JPH10178176A - トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ - Google Patents

トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ

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JPH10178176A
JPH10178176A JP9331732A JP33173297A JPH10178176A JP H10178176 A JPH10178176 A JP H10178176A JP 9331732 A JP9331732 A JP 9331732A JP 33173297 A JP33173297 A JP 33173297A JP H10178176 A JPH10178176 A JP H10178176A
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trench
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Reinhard Dr Herzer
ヘルツァー ラインハルト
Mario Netzel
ネッツェル マーリオ
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Semikron Elektronik GmbH and Co KG
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Abstract

(57)【要約】 【課題】 トレンチ・ゲート形絶縁ゲート・バイポーラ
・トランジスタとして実現される電力半導体素子で、第
１の導電型の基板領域（１）と、垂直ＭＯＳ構造と、ス
トリップ状、アイランドまたは格子状に配設されて、シ
リコンに面する全側部にゲート絶縁（６）が設けられ、
ポリシリコン（７）を充填され、パッシベーション層
（８）で覆われたトレンチ構造（５）とを有する。 【解決手段】 該トレンチ構造は、垂直ＭＯＳ構造の一
方の垂直側面側で交互に第２の導電型のバルク領域
（２）と該バルク領域用の第２の導電型のコンタクト領
域（４）と、第１の導電型のソースもしくはエミッタ領
域（３）とから構成され、他側の垂直側面側では、絶縁
領域（１７）、第２の導電型のドープ領域（１８）また
は第１の導電型（１）の基板領域により囲繞される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特許請求の範囲の
請求項１の謂わゆる上位概念の部分に記載の構成を有す
るトレンチ・ゲート構造（溝ゲート構造とも称する）を
備えた絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢ
Ｔとも略称する）に関する。
【０００２】近年、当該技術分野において、トレンチ・
ゲート構造を有する絶縁ゲート・バイポーラ・トランジ
スタ（ＩＧＢＴ）が知られるようになった。トレンチ構
造自体は、高集積度の記憶回路の記憶セルの製造で広汎
に用いられている。また、トレンチ構造を有する電力半
導体素子も知られており、特に、該トレンチ構造の電力
半導体素子は、数年以前からゲート複合構造を実現する
のに採用されている。例えば、低電圧範囲（＜１００
Ｖ）で用いられる垂直ＤＭＯＳトランジスタ（二重拡散
ＭＯＳトランジスタ）を挙げることができよう。
【０００３】このようなトレンチＭＯＳトランジスタに
は、垂直方向の深さが小さい狭幅のトレンチ溝が用いら
れている。例えば、５０Ｖ定格のＭＯＳＦＥＴでは、該
トレンチ溝の深さが約１.５μｍで幅も約１.５μｍであ
る。この場合、単位面積当たり大きいチャンネル幅を実
現する目的から、高密度のトレンチ構造が追及されてい
る。このようなトレンチ・ゲート構造のＭＯＳトランジ
スタのためのトレンチ・ゲート複合構造の製造に関して
は、先行技術として、ＥＰ０６９８９１９Ａ２に記載の
技術がある。
【０００４】トレンチ・ゲート構造は既に、絶縁ゲート
・バイポーラ・トランジスタに対しても提案され且つま
た使用されている（ＩＥＤＭ、Techn．Digest、頁６７
４−６７７、１９８７参照）ので、先ず、応用例を掲げ
て関連の技術的背景に関し詳しく説明する。
【０００５】図１は、従来のこの種の構造の断面を、１
つのセルについて正確な寸法関係を考慮せずに略示する
図である。先ず、基本的構造要素として、図１に示すよ
うに、厚膜のｎ-−基板（１）と、デバイス全体のコレ
クタと、背側の薄膜のインプランテーションｐ−エミッ
タ（１２）とを特徴とする非パンチ・スルー絶縁ゲート
・バイポーラ・トランジスタ構造がある。第２の例（図
示せず）として、ｐ+−基板を有し、該基板上に第１の
ｎ−ドープ中間層と第２の低ドープ・エピタキシャルｎ
-−層とが被着されていることを特徴とするパンチ・ス
ルーＩＧＢＴ構造とを区別する必要がある。
【０００６】ウェーハ上面におけるセル構造は、上記２
つの種類の構造に対して同じである。このセル構造は、
ｐ−バルク領域（２）と、ｎ+−ソース領域（３）と、
Ｐ+−バルク・コンタクト領域（４）とから構成され、
これら領域は、ストリップもしくは格子状に配設された
垂直方向のエッチング溝もしくはトレンチ（５）により
区割されている。このようなトレンチ構造は、シリコン
に面する全側にゲート絶縁（６）が設けられ、ポリシリ
コン（７）が充填され、該ポリシリコン部（７）は、パ
ッシベーション層（８）で覆われ、その上にアルミニウ
ム層（９）が形成されている。
【０００７】ポリシリコン（７）、ゲート絶縁（６）及
びｐ−領域（２）は、内部ＭＯＳＦＥＴのＭＯＳコンデ
ンサを形成し、ｎ+−ソース領域（３）とｎ-−基板
（１）との間には、チャンネル（１１）がトレンチの側
壁に沿い垂直方向に生じている。ストリップもしくは格
子状に配設されたトレンチ・ゲート構造は、Ｚ方向にお
いて順次共通のゲート・コンタクトもしくは接続端子
（１５）に接続されている。
【０００８】このようにして形成された総てのセルのｎ
+−ソース領域（３）並びにｐ+−バルク・コンタクト領
域（４）は、アルミニウム・メタリゼーション層（９）
を介して相互に接続される。このメタリゼーション層
は、絶縁ゲート・バイポーラ・トランジスタのエミッタ
・コンタクトもしくは接続端子（１４）として用いられ
る。構造全体は、底面を除いてパッシベーション層（１
０）で覆われる。絶縁ゲート・バイポーラ・トランジス
タのコレクタ（１６）は、別のメタリゼーション層（１
３）によりウェーハの背面側に形成される。
【０００９】上記従来技術は、電力半導体デバイスの関
連分野において、ＭＯＳ技術によるターン・オフ可能な
サイリスタに対するトレンチの適用と言う問題に係るも
のである。
【００１０】米国特許第５,３２９,１４２号明細書に
は、ＭＯＳ制御サイリスタに関するＩＥＧＴ技術の半導
体に関する問題点が非常に詳細に且つ精密に論じられて
いる。高電圧負荷時のサイリスタ増幅動作に際して順方
向電圧を得るための前提条件である多重トレンチ構造が
開示されている。サイリスタ技術において電子注入作用
を確実に高めるためには、このような多重トレンチ構造
が不可欠である。
【００１１】上記米国特許明細書の主請求項、図６９、
図７１、図７２、図７４及び図７５並びにそれらに関連
の説明には、ＭＯＳサイリスタ構造が正確且つ詳細に示
されている。ここで、上記米国特許明細書に開示されて
いる技術に関し些か詳細に説明しておく必要があろう。
【００１２】上記米国特許明細書に開示されているサイ
リスタ構造においては、付加的に設けられたｐ+−領域
（２８）がカソード（３４）に接続されるが、ｐ-−領
域（１８）は上記カソード（３４）とは接続されず、そ
れによりターン・オフ可能なＭＯＳ−サイリスタ構造が
実現されている。この構造によれば、２つの切換可能な
状態が生ずる。そのうちの１つは、ｎ-−領域（１２）
とｐ-−領域（１８）と、ｎ-−領域（２６）と、トレン
チ・ゲートから形成される状態、即ち、垂直ｎ−チャン
ネル・トランジスタである。尚、該トレンチ・ゲートを
介して、上記ｎ−チャンネルＭＯＳＦＥＴは、正のゲー
ト電圧でターン・オンする（サイリスタのターン・オン
・トランジスタ）。
【００１３】他方、ｐ-−領域（１８）と、ｎ-−領域
（２６）と、ｐ+−領域（２８）と、トレンチ・ゲート
とから構成される垂直ｐ−チャンネル・トランジスタが
形成され、上記トレンチ・ゲートを介して、該ｐ−チャ
ンネルＭＯＳＦＥＴは負のゲート電圧でターン・オンす
る（サイリスタのターン・オフ・トランジスタ）。
【００１４】上記構造及びそれにより実現される機能
は、上記米国特許公報の２３欄の５４行以下に正確に記
述されており、そしてクレイム１にも関連の記述がある
（トレンチ間のｐ／ｎ／ｐ／ｎ−構造並びに第１のチャ
ンネル領域（ｐ−チャンネル領域）及び第２のチャンネ
ル領域（ｎ−チャンネル領域））。更に、トレンチの両
側にｐ−領域が設けられている多重トレンチ構造が図示
され（図４３乃至図４７）説明されている。このような
構造はサイリスタ構造には有益ではあるが、絶縁ゲート
・バイポーラ・トランジスタに対しては非常に不利であ
る。
【００１５】即ち、上記のように大きなゲート面積が原
因で、ミラー容量が顕著に大きくなり、スイッチング損
失の増加を招く。しかしながら、このような事実は、従
来、サイリスタ制御回路において殆ど問題にならなかっ
た。と言うのは、順方向電圧が最小であるという利点が
最優先されて、低い駆動周波数で駆動されていたからで
ある。
【００１６】ところで、所要のＩＧＢＴ構造を用いての
本発明の課題解決には、従来提案されているような課題
解決技術を適用することはできない。と言うのは、高い
駆動周波数を実現するためには順方向電圧とスイッチン
グ損失との間に最適な妥協が必要となり、そのために
は、順方向電圧が低いこと並びにミラー容量が比較的に
小さいことが要求されるからである。
【００１７】更に、従来知られている関連技術として、
米国特許第５,４４８,０８３号、１９９５年、横浜で開
催された電力半導体デバイス及び集積回路に関する国際
シンポジュームの議事録の４８６頁乃至４９０頁に掲載
されている北川光彦他の論文「４５００ＶＩＥＧＴs ha
ving Switching Characterisitics Superior toＧＴ
Ｏ」及びＪＥＤＭ（１９９３）、６７９頁乃至６８２頁
に掲載の北川光彦他の論文「Ａ４５００Ｖ Injection E
nhanced Insulated Gate Bipolar Transistor」に開示
されている公知の技術があるが、これらは総て、本発明
の課題を解決するための構成を示唆するものではなく、
ＩＥＧＴ−構造を実現する上での構成に関するものであ
る。更に、ＤＥ４３２４４８１Ａ１に開示されているよ
うな別の技術もあるが、絶縁ゲート・バイポーラ・トラ
ンジスタの縁部構造にのみ関するものであって、本発明
を示唆するものではない。
【００１８】更に、三菱の研究者により、トレンチＭＯ
ＳＦＥＴ構造から出発して、深さが約３μｍで幅が約１
μｍのトレンチ・ゲートを有する６００Ｖ定格の絶縁ゲ
ート・バイポーラ・トランジスタが提案されている（Ｐ
ｒｏｃ.ＩＳＰＳＤ１９９４、頁４１１乃至４１６、ダ
ボス、１９９４参照）。ストリップ形状のトレンチの間
隔は、３.５μｍ乃至１４μｍの範囲内で変化する。間
隔が小さい場合には、このようなトレンチ絶縁ゲート・
バイポーラ・トランジスタ（ＴＩＧＢＴとも略称する）
に対し確かに、高いトレンチ構造密度が得られる。
【００１９】上記のＴＩＧＢＴの構造によれば、プラナ
ーゲートを有する絶縁ゲート・バイポーラ・トランジス
タと比較して、順方向電圧は顕著に減少する。この減少
は、特に、単位面積当たりのチャンネル幅が大きいこと
に起因しチャンネル抵抗が低いことによる。しかしなが
ら、このようなＴＩＧＢＴには、チャンネル幅が大きい
ために、飽和電流レベルが、プラナ・ゲートを有する絶
縁ゲート・バイポーラ・トランジスタと比較して複数倍
高いという欠点がある。そのため、素子が破壊すること
なく短絡電流に耐えることができる期間が著しく短縮し
てしまう。
【００２０】最近、トレンチ・ゲート複合構造の更なる
改善及び変更が提案されている。例えば、トレンチ・ゲ
ートの深さを３μｍから５μｍまたは９μｍに深くする
ことにより、順方向電圧を更に減少する試みがなされて
いる。しかしながら、トレンチ・ゲートをこのように狭
隘で且つ深い構造にすると、阻止電圧の印加時に、該ト
レンチの縁部に相当大きい負荷がかかり、そのため、静
状態における阻止能力並びに動的負荷時におけるアバラ
ンシェ（なだれ）耐性が低減する。
【００２１】しかしながら、トレンチ・ゲート複合構造
を非常に幅広に実現すれば、総ての重要なパラメータに
対し良好な妥協が達成される。ここで幅広に実現すると
言うことは、トレンチの幅がトレンチの深さの複数倍で
あることを意味する。この種の構造は、１９９５年フラ
イブルグ（Freiburg）で開催されたコロクイーム「Halb
leiterbauelemente und Materialgute Silizium」並び
に１９９５年横浜で開催されたＩＳＰＳＤの議事録頁２
２４乃至２２９に論述されている。
【００２２】図２には、上記設計変更例が示してある。
図から明らかなように、広幅のトレンチ構造（５）に
は、シリコンに面する総ての側面にゲート絶縁（６）が
設けられ、ポリシリコン（７）が完全に充填され、上記
のアルミニウム層（９）に至るまで、パッシベーション
層（８）で覆われている。ストリップもしくは格子状に
配列された広幅のトレンチ・ゲート構造間には、図１に
示したデバイスと同様に、ｐ−バルク領域（２）、ｎ+
−ソース領域（３）及びｐ+−バルク・コンタクト領域
（４）が配設されている。
【００２３】トレンチ幅をこのように顕著に大きくする
ことにより、大きなセルが得られ、従って、単位面積当
たりのチャンネル幅は図１に示した構造と比較し相当に
減少する。この構造によれば、確かに、内部ＭＯＳＦＥ
Ｔのチャンネル抵抗は増加するが、ｐ−バルク領域の侵
入深さよりも極く僅かに大きいトレンチ深さで、狭幅且
つ非常に深い構造と比較し、低い順方向電圧が素子全体
に対して保証される。チャンネル幅の減少により、飽和
電流レベルが著しく低くなり、プラナーゲートを有する
絶縁ゲート・バイポーラ・トランジスタに匹敵する範囲
内の値になる。また、阻止時のトレンチ縁部の負荷も、
狭幅で深いトレンチと比較して相当に低くなる。
【００２４】広幅のトレンチ・ゲート複合構造を有する
ＴＩＧＢＴに対する実際上の使用例は知られていない。
特に、トレンチの充填及び平坦化は従来の純デポジショ
ン法では容易に実現することができないため、デポジシ
ョン法と機械／化学的平坦化プロセスとの組合せが必要
となる。
【００２５】更に加えて、ゲート面積の増加で、謂わゆ
るミラー容量が増大する。以上のように、トレンチ・ゲ
ート構造を有する絶縁ゲート・バイポーラ・トランジス
タの動作並びに特性に関する認識は本発明を以て嚆矢と
するものではなく、従来存在していた。
【００２６】
【発明が解決しようとする課題】本発明の課題は、高い
素子電圧及び低い導通損失に加えて低いスイッチング損
失及び小さい飽和電流という特性を有するトレンチ・ゲ
ート形絶縁ゲート・バイポーラ・トランジスタとして実
現される電力半導体素子を提供することにある。本発明
の二次的な目的もしくは課題は、水平方向及び／または
垂直方向の素子もしくは回路を集積化することにより、
トレンチ絶縁ゲート・バイポーラ・トランジスタのｐ−
領域を利用することにある。
【００２７】
【課題を解決するための手段】上記課題は、上に述べた
形式のＩＧＢＴトレンチ・ゲート構造を有する電力半導
体素子において、特許請求の範囲の請求項１の謂わゆる
特徴部分に記載の構成によって達成される。なお、請求
項２以降には、本発明の好適な実施の形態が記述してあ
る。
【００２８】以下、トレンチ・ゲート複合構造を説明す
ることにより本発明の思想を明らかにする。本発明の本
質的な思想もしくは教示は、追って説明する手段と組み
合わせて、技術的に簡単に実現することができる２個の
狭幅の特殊なトレンチ構造により広幅のトレンチ・ゲー
トの作用を模擬することにある。
【００２９】以下、図３乃至図１９を参照し、本発明思
想について説明する。
【００３０】
【発明の実施の形態】図３は、基本的に全素子の繰り返
しパターンで表される絶縁ゲート・バイポーラ・トラン
ジスタのセル構造の断面を示す既述の図１及び図２に類
似の図である。以下、図３を参照し、本発明の１つの実
施の形態に関し説明する。図３に示した２個の狭幅のト
レンチ構造の間隔は、図２と関連して述べたトレンチ・
ゲート複合構造の最適幅に対応する。従来技術とは異な
り、垂直方向のＭＯＳチャンネル(１１）は、２つの狭
幅のトレンチ構造のそれぞれ外側部にのみ形成される。
【００３１】２つのトレンチ構造（５）間には、先ず第
１に、基板材料（１）が存在する。トレンチ構造（５）
のシリコンに面する全側部には、ゲート絶縁（６）が設
けられており、更に該トレンチ構造は、完全にポリシリ
コン（７）で充填され、上部のアルミニウム層（９）に
至るまでパッシベーション層（８）で覆われている。ス
トリップまたは格子状に配列されたトレンチ・ゲート構
造間には、１つの側に交互にｐ−バルク領域（２）、ｎ
−ソース領域（３）及びｐ+−バルク・コンタクト領域
（９）がそして他側には基板領域（１）が設けられてい
る。
【００３２】上記の構造で、図２に示した構造の場合と
同様の順方向電圧及び飽和電流が達成される。図２に示
した構造と比較しての利点は、特に、狭幅のトレンチの
エッチング及び充填に関し技術的実現が簡易なことであ
る。確かに、トレンチ・セル間のｎ-−領域（１）に
は、不均一な電荷キャリヤの分布が生じ、これは、素子
の動的特性に対し好ましくない影響を与える。ミラー容
量の減少並びにそれによるスイッチング損失の減少及び
電荷キャリヤ分布の均一性の改善は、以下に述べる本発
明の別の実施の形態により実現することができる。
【００３３】第１の別の実施の形態によれば、トレンチ
構造間のｎ-−基板領域（１）を垂直方向に部分的に、
或るいはまた完全に除去して、厚い絶縁領域と置換す
る。この場合、該絶縁領域の厚さは、該絶縁領域の上側
の拡張部が、以前の基板表面の下側で、該基板表面と同
じ高さで終端するか或るいは該基板表面を越えて突出す
るように選択する。
【００３４】図４は、図３に類似の本発明の別の実施の
形態を示す。この図においても、絶縁ゲート・バイポー
ラ・トランジスタのセル構造が示してある。この実施の
形態においては、絶縁領域（１７）の上限が以前の基板
表面と同じ高さに位置し、従って、トレンチ構造間にお
いては、基板領域（１）がほぼ完全に除去されている。
トレンチ構造（５）のシリコンに面する総ての側部に
は、ゲート絶縁（６）が施され、ポリシリコン（７）が
完全に充填され、その上部のアルミニウム層（９）に至
るまでパッシベーション層（８）で覆われている。
【００３５】ストリップもしくは格子状に配設されたト
レンチ・ゲート構造間には、１つの側に交互に、ｐ−バ
ルク領域（２）、ｎ+−ソース領域（３）及びｐ+−バル
ク・コンタクト領域（４）が設けられ、他側には絶縁領
域（１７）が設けられる。
【００３６】トレンチ間の絶縁領域（１７）の厚さを大
きく選択すればする程、ミラー容量は応分に減少し、電
荷キャリヤ分布の均一性が改善される。しかしながら、
阻止時においては、絶縁領域(１７)の側部のトレンチ縁
部における負荷が増加する。
【００３７】図５は、図１乃至図４に類似の断面で、本
発明思想が適用された絶縁ゲート・バイポーラ・トラン
ジスタのセル構造を示す図である。この実施の形態に具
現された本発明の教示によれば、絶縁領域（図４の領域
１７）の代わりにｐ−領域（１８）が用いられる。この
ｐ−領域（１８）は、ｐ−バルク領域（２）と比較しそ
れよりも小さい或るいはそれと同じ侵入深さを有する。
【００３８】別法として上記侵入深さは、構造の内側の
トレンチ縁部が囲繞されるように選択することができ
る。この例でも、トレンチ構造（５）のシリコンに面す
る全側部にはゲート絶縁（６）が設けられ、次いでポリ
シリコンが完全に充填され、上部はアルミニウム層
（９）に至るまでパッシベーション層（８）で覆われ
る。
【００３９】先の実施の形態と同様に、ストリップもし
くは格子状に配設されたトレンチ・ゲート構造間には、
その１つの側においては、交互に、ｐ−バルク領域
（２）、ｎ+−ソース領域（３）及びｐ+−バルク・コン
タクト領域（４）が設けられ、他の側には、ｐ−領域
（１８）が設けられる。
【００４０】電気的駆動に際しては、ｐ−領域をフロー
ト状態で駆動することができ、その場合には、コンタク
ト（１９）は不必要である。他方また、コンタクト（１
９）及びメタリゼーション層（２０）を介して、ｐ−領
域に外部電位を直接または他の素子を介し印加すること
ができる。上記他の素子としては、例えば、固定の抵抗
器、制御可能な抵抗器（可変抵抗器）或るいは外部のま
たは一体的に設けられた電子スイッチとすることができ
る。
【００４１】１つの配列方法として、垂直のＭＯＳ構造
並びにまたｐ−領域（１８）または基板領域（１）また
は絶縁領域（１７）を厳格な規則性で交互に設け、それ
により当該セルの繰り返しパターンもしくは構造を実現
し接続することができる。
【００４２】図５に示した構造によれば、先に図２乃至
図４を参照して説明した構造と同様に低い順方向電圧が
実現される。しかしながら、図５で示した構造では、ミ
ラー容量も減少し、それによりスイッチング損失も低減
する。更にまた、付加的に設けられたｐ−領域に由り、
阻止時の負荷でトレンチのｐ−領域（１８）側の縁部に
望ましくないアバランシェ（なだれ）の発生が阻止され
る。この実施の形態においては、上記縁部を、付加的に
設けられるｐ−領域によって囲繞することにより最良の
作用効果が得られる。なお、図５において、図２乃至図
４で説明した領域に対応する領域は同じ参照数字を付
し、再述は省略する。
【００４３】図６は、図５に示した構造の可能な外部電
気接続の一例を示す。ｐ−領域を直接または別の素子を
介して外部電位、例えば、抵抗器（ＲP）を介してエミ
ッタ電位に接続する主たる回路が簡略に図示されてい
る。更にまた、フリーホイール・ダイオード（ＤF）、
Ｒ1及びＲLからなる負荷並びに漂遊インダクタンス（Ｌ
2）が示してある。なお、漂遊インダクタンス（Ｌ2）
は、総ての寄生的な配線インダクタンスを総合的に表す
ものである。
【００４４】図７は、一例として、１２００Ｖ定格の絶
縁ゲート・バイポーラ・トランジスタ（図５に示す構造
を有し、電流密度が８０Ａ／ｃｍ2でチップ面積が１ｃ
ｍ2）を駆動した場合の図６に示した回路の電気的効果
もしくは特性を図解する図である。図７から明らかなよ
うに、ｐ−領域（１８）とエミッタ（１４）との間で抵
抗（ＲP）を０.０１乃至１０オームの範囲内で変化する
と、３つの本質的な損失成分、即ち、オン損失
（Ｗon）、オフ損失（Ｗoff）及び導通電圧（ＵCE）が
変化する。従って、ｐ−領域及びその外部接続を介し
て、素子全体の損失を制御することができる。
【００４５】更に図７から理解されるように、制御可能
な抵抗もしくは可変抵抗をｐ−領域に接続することによ
り、電気特性を更に改善することができる。即ち、所定
の抵抗値で、ターン・オフ時に、オフ損失が減少し、そ
れにより、素子の堅牢性が増加する。また、ターン・オ
ン時に抵抗値を変えて、オン損失を減少し、順方向電圧
を低減することができる。このような抵抗の制御は、以
下に図８を参照して説明するような電子回路を用いて行
うことが可能である。
【００４６】図８は、図６に例示した回路装置の別の変
形例を示す回路図である。同図を参照するに、可変抵抗
器（ＲP）はこの実施の形態においては、例として、ｎ
−及びｐ−チャンネルＭＯＳＦＥＴ（Ｔ1、Ｔ2）の並列
接続により実現されており、ｐ−領域とエミッタとの間
に接続されている。該ＭＯＳＦＥＴの抵抗値は、ターン
・オンもしくはターン・オフに対し最適な値に対応し、
そのゲートはＩＧＢＴのゲートに接続されている。
【００４７】図９は、スイッチング周波数の関数として
種々なトレンチ・ゲート構造の全損失を例示する特性図
である。具体的に述べると、図２及び図４に示した構造
に関しては平均損失電力の周波数に対する依存性が、そ
して、図５の構造に対しては平均損失電力の外部回路に
対する依存性が共に示してある。図９に示す４例に対し
原理的に静導通損失（ＵCE）が同じであるとすると、総
合損失Ｐtotal の減少は、従来技術による出発構造（図
２）と比較し、図４及び図５に示した本発明を具現した
構造でスイッチング損失が大きく減少することを示して
いる。
【００４８】図１０は、ｐ−領域（１８）における構成
要素の集積例を示す。図示の構成要素並びに配線もしく
は外部接続の機能により、絶縁ゲート・バイポーラ・ト
ランジスタの電気パラメータが改善されるばかりではな
く、回路装置に用いて制御及び監視機能を実現すること
ができる。
【００４９】ｐ−領域（１８）は、ｐ-バルク領域
（２）より小さいかまたはそれに匹敵する侵入深さを有
することができる。また、この侵入深さは、構造の内側
のトレンチ縁部が囲繞されるように選択することができ
る。なお、図１０は、図１乃至図５と同様に、基本的に
は素子全体の繰り返しパターンである絶縁ゲート・バイ
ポーラ・トランジスタ・セル構造の一部分を示す図であ
る。トレンチ構造（５）のシリコンに面する総ての側部
には、ゲート絶縁（６）が設けられ、次いで、ポリシリ
コン（７）が完全に充填され、そして上部ではアルミニ
ウム層（９）に至るまで、パッシベーション層（８）で
覆われている。ストリップまたは格子状に配列されたト
レンチ・ゲート構造間には、交互にｐ−バルク領域
（２）、ｎ+−エミッタ領域（３）及びＰ+−バルク・コ
ンタクト領域（４）が設けられると共に、他方またｐ−
領域（１８）が設けられている。
【００５０】ｐ−領域（１８）自体においては、境界を
画するトレンチ構造の側部に、垂直ｐ−ＭＯＳトランジ
スタが形成され、該トランジスタは、ｐ+−ドレイン領
域（２２）、ｎ−型ウェル領域（２１）及びｐ−ソース
領域（１８）から構成される。該ｐ−ＭＯＳトランジス
タは、ゲート絶縁部（６）及びポリシリコン・ゲート
（７）からなるトレンチ（５）のゲート構造を介して制
御される。
【００５１】上記ｐ−ＭＯＳトランジスタのｐ+−ドレ
イン領域（２２）は、メタリゼーション層（９）を介し
てエミッタ（１４）と短絡している。また、該ｐ−ＭＯ
Ｓトランジスタのｐ−ソース領域（１８）及びｎ−型ウ
ェル領域（２１）は、メタリゼーション層（２０）を介
して短絡されており、該メタリゼーション層（２０）
は、図５に示した構造と同様にコンタクト（１９）とし
て外部に引き出される。このコンタクトは、フローティ
ング状態で駆動されるか或るいは外部電源に直接接続さ
れるか或るいはまた別の素子を介して外部電源に接続す
ることができる。その他の素子としては、固定抵抗、可
変抵抗または外部或るいは集積化された回路素子が存在
する。
【００５２】ｐ−ＭＯＳトランジスタの集積化により更
に、ｎ−型ウェル領域（２１）、ｐ−バルク領域（１
８）及びｎ-−ドレイン領域（１）からなる寄生ｎ−Ｍ
ＯＳトランジスタが形成される。このｎ−ＭＯＳトラン
ジスタは、トレンチ（５）のゲート構造を介して制御さ
れる。
【００５３】尚、原理的には、ｎ−型ウェル領域（２
１）をｐ−領域（１８）と電気的に接続せずに、フロー
ティング状態で駆動することも可能である。その場合に
は、寄生ｎ−ＭＯＳトランジスタには電流は流れない
（ソースが接続されていないため）。従って、この構造
には、寄生バイポーラもしくはサイリスタ構造が生ずる
と言う欠点があることを述べておく。
【００５４】図１１は、図１０に示した絶縁ゲート・バ
イポーラ・トランジスタ構造の可能な配線もしくは回路
接続を示す等価回路図である。同図から明らかなよう
に、ｐ−領域（１９）のコンタクトとエミッタ（１４）
との間には固定抵抗ＲPが接続されている。外部回路の
他の通例の素子としては、フリーホイール・ダイオード
ＤF及び漂遊インダクタンスＬ2及びＬ1とＲLからなる負
荷が存在する。
【００５５】図１１を参照するに、抵抗ＲPの抵抗値
は、図７に示すように、ターン・オン損失が最小となり
且つ順方向電圧が低くなるように選択される。また、ソ
ース負帰還結合により寄生ｎ−ＭＯＳトランジスタに感
知する程の電流が流れず、それにより、構造全体の電気
的特性が劣化しないようにするためには、上記抵抗値が
所定の値を有することが要求される。
【００５６】上述のように、ｐ−ＭＯＳトランジスタ
を、並列接続された抵抗構造として設けることにより、
ｐ−ＭＯＳトランジスタに対し大きなチャンネル幅、従
って低いターン・オン抵抗が実現される。ｐ−領域（１
８）及びｎ−型ウェル領域（２１）の侵入深さ及びドー
プ量は、ｐ−領域においてパンチスルー裕度、従ってま
た素子全体の阻止能力が保証されると共にｐ−ＭＯＳト
ランジスタの閾値電圧が負電圧（例えば、−３Ｖ）とな
るように選択し且つ相互調整すべきである。
【００５７】ポリシリコン−ゲート（７）に正の電圧、
例えば、エミッタ（１４）に対し＋１５Ｖの電圧が印加
されると、トレンチ（５）の一側には垂直ｎ−チャンネ
ル（１１）が形成され、絶縁ゲート・バイポーラ・トラ
ンジスタがオンになり、他方、トレンチ（５）の他側の
ｐ−ＭＯＳトランジスタの垂直ｐ−チャンネル（２４）
は阻止状態になる。他方、エミッタ（１４）に対し負の
電圧が、例えば、−１５Ｖがポリシリコン・ゲート
（７）に対して印加されると、垂直ｎ−チャンネル（１
１）、従ってまた絶縁ゲート・バイポーラ・トランジス
タは阻止状態になると共に、垂直ｐ−チャンネル（２
４）が形成されてｐ−ＭＯＳトランジスタはオン状態に
なる。
【００５８】この場合には、絶縁ゲート・バイポーラ・
トランジスタのｎ-−領域（１）から、ｐ−高濃度層
（２３）及びｐ−チャンネル（２４）を介し、メタリゼ
ーション層（９）を介してエミッタ（１４）に接続され
ているｐ−ＭＯＳトランジスタのｐ+−ドレイン（２
２）にホール電流が流れる。
【００５９】図１０に示した上述の構造及び図１１に示
した配線接続によれば、ｐ−領域（１８）とエミッタ
（１４）との間の抵抗は自動的に、トレンチ・ゲート電
圧により次のように制御される。則ち、絶縁ゲート・バ
イポーラ・トランジスタのターン・オン時には、高オー
ムの抵抗ＲPが作用し（ｐ−ＭＯＳトランジスタはオフ
となり）、他方、絶縁ゲート・バイポーラ・トランジス
タのターン・オフ時には、低オームのｐ−ＭＯＳトラン
ジスタが導通となり、ｎ-−領域（１）からのホールの
放逐が加速される。これにより、図７及び図９を参照し
て既に述べたように、スイッチング損失は改善されるこ
とになる。
【００６０】図１２は、更に別の絶縁ゲート・バイポー
ラ・トランジスタのトレンチ・ゲート構造を示す。同図
に示すトレンチ・ゲート構造においても、抵抗ＲPは半
導体本体に集積されており、その結果として、付加的な
絶縁ゲート・バイポーラ・トランジスタのコンタクト及
び抵抗ＲPの外部抵抗配線接続が省略されている。この
ようにして、例えばポリシリコンからなり、ｐ−領域
（１８）のメタリゼーション層（２０）とエミッタ（１
４）のメタリゼーション層（９）との間に位置する対応
の高オームの抵抗領域（２５）が形成され、これが上述
の抵抗ＲPに対応する。なお、絶縁ゲート・バイポーラ
・トランジスタのセル構造及び他の領域は、図１０に示
した対応のセル構造及び対応の領域と同じである。
【００６１】図１３は、ストリップ状設計による図１の
絶縁ゲート・バイポーラ・トランジスタの構造を示す上
面図である。なお、個々の素子は同じ参照数字で示して
ある。また、図１３は、ストリップ・パターンのみを示
す図である。則ち、ストリップ状のポリシリコン領域
（７）を有するシリコン構造が（被覆層を除いて）示し
てあり、両側、則ち両側面には、ゲート酸化層（６）及
びｎ+−ソース領域（３）が形成されている。ｎ+−ソー
ス領域（３）間にはｐ+−バルク・コンタクト領域
（４）が設けられている。
【００６２】図１４は、図１３に示したパターンの別の
例を示す図である。ポリシリコン（７）のストリップ・
パターンは、図１３の場合と同じように形成されてい
る。但しｎ+−ソース領域（３）は中断して形成されて
おり、その結果、ｎ+−ソース領域（３）並びにｐ+−バ
ルク・コンタクト領域（４）が、ゲート絶縁（６）を形
成する酸化物層に直接接して位置する。
【００６３】図１５は、フローティングｐ−領域を有す
る図５に示した構造の最も単純な可能変形例を示す横断
面図である。ここでフローティングもしくはフローティ
ング状態とは、ｐ−領域（１８）全体が、パッシベーシ
ョン層（８）により覆われていることを意味する。図５
に示した構成とは異なり、図１５に示した構造において
は、ｐ−領域（１８）に対してコンタクト用のメタリゼ
ーション層（２０）は設けられない。なお、図１５にお
いて他の参照符号は、図５と関連して説明したのと同じ
要素を表す。
【００６４】図１６は、図１５に示した本発明によるト
レンチ・ゲート構造のストリップ・パターンを示す上面
図である。この図から拡散層の位置における相異が理解
されるであろう。例えば、図１６の構造においては、ｐ
−領域（１８）は２つのトレンチ領域（６、７）との間
に、既述のｎ+−ソース領域（３）及びｐ+−バルク・コ
ンタクト領域（４）と交互に設けられ、このパターンが
厳密に繰り返されている。
【００６５】図１７は、トレンチ・ゲート・セルのアイ
ランド・パターンを示す。本発明による個々のトレンチ
・ゲート・セルは、空間的にも電気的にも互いに分離さ
れている。図１７には、４個の個々のセルを有する構造
部分が示してある。該セルは、原則として、ｐ+−バル
ク・コンタクト領域（４）、ｎ+−ソース領域（３）及
びトレンチ（５）から構成されている。個々のトレンチ
は互いに絶縁されている。トレンチ・ゲート・セル間に
おける介在空間は、交互に絶縁領域（１７）、及び第２
の導電型のドープ領域（１８）または第１の導電型の基
板領域（１）からなる。
【００６６】図１８は、図１７に示した構造に対する電
気接続の本発明による１つの可能な実施の形態を示す。
埋設される領域によるトレンチ領域（５）（破線で示
す）との接続は、技術的には、トレンチの製作における
のと同じプロセス段階により可能である。
【００６７】個々のトレンチ相互間の電気接続の形成に
関する上述の本発明の考え方は、製造面で技術的に最適
であり、而も比較的に低コストで実現できる。本発明に
よれば、半導体デバイスにおいて、トレンチ構造を実現
するためのスペースが充分に得られる。トレンチ溝
（５）（破線で示す）には、技術的に容易に、トレンチ
の相互電気接触を実現するためにポリシリコン導体路を
埋設することができる。トレンチ（５）におけるゲート
酸化物（６）及びパッシベーション層（６）は、埋設さ
れる導電路を完全に絶縁する。他の任意のセル構造（例
えば、正方形、四角形或るいは六角形）においても、本
発明による電気接続を実施することが可能である。
【００６８】図１９は、セル設計における図１７のトレ
ンチ・ゲート構造を示す上面図である。図から明らかな
ように、非常に複雑な配列を実現することが可能であ
る。この構造は、ｐ−ソース領域（１８）において、ｎ
−型ウェル領域（２１）（ｎ−バルク領域）が維持さ
れ、この構造は、ｐ+−ドレイン領域（２２）でも維持
される。なお、図１９における他の参照数字は、既述の
構成要素を表す。
【００６９】別法として、空間的及び電気的に分離され
るトレンチ・ゲート構造間の接続を、シリコン表面上
で、金属またはポリシリコン導体路により実現すること
が可能である。しかしながら、そのためには、付加的な
導体路及び絶縁層並びにまた、例えば、メタリゼーショ
ン層をフィンガ構造で実現することにより形成すること
が可能な構造と一体のコンタクト領域が要求される。
【００７０】本発明による改良デバイスに対する有利な
具体的数値例として、下に述べるような寸法値を採用す
ることができる。なお、下記の寸法値は単なる例に過ぎ
ない。トレンチ構造（５）のトレンチ深さは１μｍ乃至
１５μｍであり、トレンチ幅は１μｍ乃至４μｍであ
り、１つの側部、即ち垂直ＭＯＳ構造を有する側部もし
くはＭＯＳトランジスタ・コンタクト領域（３）及び
（４）におけるトレンチ構造間の間隔は、エミッタ・コ
ンタクト（１４）を実現するために用いられるリソグラ
フィ技術に依存する。
【００７１】他側、即ち絶縁部（１７）、ドープ領域
（１８）または基板領域（１）に接する側におけるトレ
ンチ構造の間隔は、ＴＩＧＢＴの所定の阻止電圧等級並
びにトレンチの幾何学的形態によって決定される。
【００７２】３μｍ乃至５μｍのｐ−バルク領域（２）
を有する１２００Ｖ等級のＴＩＧＢＴの場合には、トレ
ンチ深さは４μｍ乃至６μｍでトレンチ幅は１μｍ乃至
２μｍであり、１つの側、即ち、垂直ＭＯＳ構造を有す
る側、言い換えるならば、ＭＯＳトランジスタのコンタ
クト領域（３）及び（４）が存在する側におけるトレン
チ構造の間隔は、４μｍ乃至１０μｍ幅であり、他側、
即ち絶縁領域（１７）、ドープ領域（１８）または基板
領域（１）が接する側におけるトレンチ構造の間隔は、
１５μｍ乃至２５μｍとするのが有利である。
【図面の簡単な説明】
【図１】従来公知のＩＧＢＴのセル構造を示す図であ
る。
【図２】従来公知のＩＧＢＴのセル構造の別の例を示す
図である。
【図３】本発明の１つの実施の形態によるトレンチ・ゲ
ート形ＩＧＢＴ構造を示す断面図である。
【図４】図３に類似の図であって、本発明の別の実施の
形態による構造を示す図である。
【図５】本発明思想の適用例を模式的に示す図である。
【図６】図５に示した外部接続の一例を示す回路図であ
る。
【図７】図５に示したトレンチ・ゲート形ＩＧＢＴの電
気的作用効果をグラフで説明する図である。
【図８】図５に例示した回路の別の変形例を示す回路図
である。
【図９】種々なトレンチ・ゲート構造の総合損失をスイ
ッチング周波数の関数としてグラフで示す図である。
【図１０】ｐ−領域における構成要素の集積化を例示す
る模式図である。
【図１１】図１０に示した絶縁ゲート・バイポーラ・ト
ランジスタ構造の可能な外装回路を示す回路図である。
【図１２】集積化されたターン・オン抵抗（ＲP）を有
するトレンチ構造の別の可能な実施の形態による構造を
示す模式図である。
【図１３】図１に示した構造を有しストリップ状に設計
された絶縁ゲート・バイポーラ・トランジスタ構造の上
面図である。
【図１４】図１３の変形例を示す図である。
【図１５】ストリップ状配列で実現された本発明による
トレンチ・ゲート構造の上面図である。
【図１６】フローティングｐ−領域を有する図５の実施
の形態の最も単純な実現可能な構造を示す断面図であ
る。
【図１７】トレンチ・ゲート・セルのアイランド・パタ
ーンを示す図である。
【図１８】図１７に示した構造における電気接続に関す
る本発明の１つの可能な実施の形態を示す図である。
【図１９】セル設計による図１２の構造を有するトレン
チ・ゲート構造の上面図である。
【符号の説明】
１ ｎ-−基板領域 ２ ｐ−バルク領域 ３ ｎ+−ソース領域 ４ ｐ+−バルク接続領域 ５ トレンチ構造 ６ ゲート絶縁 ７ ポリシリコン ８ パッシベーション層 ９ アルミニウム・メタリゼーション １０ パッシベーション層 １１ ＭＯＳチャンネル １２ ｐ−エミッタ １３ メタリゼーション層 １４ エミッタ・コンタクト １５ ゲード・コンタクト １６ コレクタ １７ 絶縁 １８ ｐ-−領域 １９ コンタクト ２０ メタリゼーション層 ２１ ｎ−型ウェル領域 ２２ ドレイン領域 ２３ 濃ドープ層 ２４ ｐ−チャンネル ２５ 抵抗領域 ２６ ｎ-−領域 ２８ ｐ+−領域 ＤF フリーホイール・ダイオード Ｌ2 漂遊インダクタンス ＲP 抵抗 Ｔ1 ｎ−チャンネルＭＯＳＦＥＴ Ｔ2 ｐ−チャンネルＭＯＳＦＥＴ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ｎ個の互いに隣接する同じ形態のセル
    と、第１の導電型の基板領域（１）と、背側に設けられ
    た第２の導電型のエミッタと、垂直ＭＯＳ構造と、スト
    リップ状、アイランド状または格子状に配設されて、シ
    リコンに面する全側部にゲート絶縁（６）が設けられ、
    ポリシリコン（７）を充填され、パッシベーション層
    （８）で覆われたトレンチ構造（５）とを有する電力半
    導体素子であるトレンチ・ゲート形絶縁ゲート・バイポ
    ーラ・トランジスタにおいて、 前記各セルは、２つの狭隘なトレンチ構造（５）を含
    み、該トレンチ構造のセル外部に面する垂直な側面にそ
    れぞれ垂直ＭＯＳ構造を設け、該垂直ＭＯＳ構造は、第
    ２の導電型のバルク領域（２）と、該バルク領域のエミ
    ッタ電極に接続された第２の導電型のコンタクト領域
    （４）と、前記バルク領域（２）の内部に位置し、同様
    に前記エミッタ電極と接続された第１の導電型のソース
    もしくはエミッタ領域（３）とから構成され、セル内部
    に面する垂直側面間に、第２の導電型のドープ領域（１
    ８）、絶縁領域（１３）または第１の導電型の基板領域
    （１）を設けたことを特徴とするトレンチ・ゲート形絶
    縁ゲート・バイポーラ・トランジスタ。
  2. 【請求項２】 各セルの第２の導電型のドープ領域（１
    ８）に、第１の導電型のウェル領域（２１）並びに第２
    の導電型のドープ領域（２２）及び／または第１の導電
    型のドープ領域（３）が形成されていることを特徴とす
    る請求項１に記載のトレンチ・ゲート形絶縁ゲート・バ
    イポーラ・トランジスタ。
  3. 【請求項３】 ウェル領域（２１）及びドープ領域（２
    ２）が、ｐ−領域（１８）及び基板領域（１）と共に、
    メタリゼーション層（９、２０）により互いにコンタク
    ト接続されたｐ−ＭＯＳ、ｎ−ＭＯＳ、バイポーラ・ト
    ランジスタのようなトランジスタ及び／または集積回路
    を形成していることを特徴とする請求項２に記載のトレ
    ンチ・ゲート形絶縁ゲート・バイポーラ・トランジス
    タ。
  4. 【請求項４】 エミッタ（１４）のメタリゼーション層
    （９）と、ｐ−領域の集積素子のメタリゼーション層
    （２０）との間に抵抗層を介設したことを特徴とする請
    求項３に記載のトレンチ・ゲート形絶縁ゲート・バイポ
    ーラ・トランジスタ。
  5. 【請求項５】 トレンチ構造間に存在するｐ−領域（１
    ８）がフロート状態にあるか又は電極（２０）とコンタ
    クト接続され且つ外部接続回路が設けられている請求項
    １に記載のトレンチ・ゲート形絶縁ゲート・バイポーラ
    ・トランジスタ。
  6. 【請求項６】 絶縁領域（１７）が二酸化シリコン及び
    ／または窒化シリコンから形成されていることを特徴と
    する請求項１に記載のトレンチ・ゲート形絶縁ゲート・
    バイポーラ・トランジスタ。
  7. 【請求項７】 トレンチ構造（５）が１μｍ乃至１５μ
    ｍのトレンチ深さ及び１μｍ乃至４μｍのトレンチ幅を
    有し、一側、即ち、垂直ＭＯＳ構造もしくはＭＯＳトラ
    ンジスタ・コンタクト領域（３）及び（４）が存在する
    側におけるトレンチ構造の間隔が、エミッタ・コンタク
    ト（１４）を実現するために用いられるリソグラフィ技
    術に依存し、他側、即ち、連接する絶縁領域（１７）、
    ドープ領域（１８）または基板領域（１）を有する側に
    おいて前記トレンチ構造の間隔が、前記トレンチ・ゲー
    ト形絶縁ゲート・バイポーラ・トランジスタの所定の阻
    止電圧等級及びトレンチの幾何学的形態により決定され
    ることを特徴とする請求項１に記載のトレンチ・ゲート
    形絶縁ゲート・バイポーラ・トランジスタ。
  8. 【請求項８】 ２μｍ乃至５μｍのｐ−バルク領域
    （２）を有する１２００Ｖ等級のトレンチ・ゲート形絶
    縁ゲート・バイポーラ・トランジスタにおいてトレンチ
    深さが４μｍ乃至６μｍであり、トレンチ幅が１μｍ乃
    至２μｍであり、一側、即ち、垂直ＭＯＳ構造もしくは
    ＭＯＳトランジスタ・コンタクト領域（３）及び（４）
    が存在する側における前記トレンチ構造の間隔が４μｍ
    乃至１０μｍ幅であり、他側、即ち、絶縁領域（１
    ７）、ドープ領域（１８）または基板領域（１）が連接
    する側におけるトレンチ構造の間隔が１５μｍ乃至２５
    μｍであることを特徴とする請求項１に記載のトレンチ
    ・ゲート形絶縁ゲート・バイポーラ・トランジスタ。
  9. 【請求項９】 空間的及び電気的に絶縁されたトレンチ
    ・ゲート・セルが形成され、電気接続のために付加的な
    トレンチ・ゲート構造もしくは金属またはポリシリコン
    導電路を具備していることを特徴とする請求項１に記載
    のトレンチ・ゲート形絶縁ゲート・バイポーラ・トラン
    ジスタ。
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