KR100278526B1 - 반도체 소자 - Google Patents

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요트.게.아. 롤페즈
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Abstract

반도체 소자는 서로 이격된 표면 인접 측방향 제1 및 제2 소자 영역을 포함한다. 채널 영역이 상기 제2 소자 영역을 적어도 부분적으로 에워싸고, 게이트 영역이 상기 채널 영역에 인접하게 상기 채널 영역으로부터 절연된 상태로 상기 제2 소자 영역 및 상기 채널 영역에 제공된다.
게이트 영역은 동작동안 상기 소자의 채널 영역에 실질적으로 수직 방향의 도전 채널을 야기시키기 위해 상기 제2 소자 영역 및 상기 채널 영역에 인접하게 실질적으로 수직 방향으로 연장된다. 상기 게이트 영역은 상기 트랜지스터 소자를 에워싼 트랜치에 제공될 수 있으며, 트랜치형 게이트 유전체층이 상기 소자의 잔여부로부터 상기 게이트를 분리시키기 위해 트랜치 측벽 및 플로어에 제공되어진다. 소자는 반도체 기판이나 또는 그밖에 개재한 절연층중 어느 하나에 직접 제공될 수 도 있는 에피택셜 표면층에 제조될 수도 있다. 이들 소자는 낮은 온-저항, 빠른 스위칭 시간, 높은 항복 전압 및 높은 래치 업 전류 밀도의 장점을 제공한다.

Description

반도체 소자
제1도는 본 발명의 제1 실시예에 따른 래터럴 트랜치-게이트 바이폴라 트랜지스터(LTGBT; lateral trench-gate bipolar transistor) 소자의 단면도.
제2도는 본 발명의 제2 실시예에 따라 절연층상에 제조된 LTGBT 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : LTGBT 소자 10 : 기판
12 : 제1 주 표면 14 : 에피택셜층
16 : 트랜치 18 : 유전층
20 : 게이트 영역
본 발명은 반도체 소자에 관한 것으로서, 보다 명확하게 말하면, 파워 집적회로 어플리케이션에 적합한 래터럴 트랜치-게이트 바이폴라 트랜지스터(LTGBT; lateral trench-gate bipolar transistor)소자에 관한 것이다.
파워 집적 회로의 분야에서, 소자 고안자들은 낮은 온 저항(low on-resistance), 빠른 스위칭 시간(fast switching time) 및 높은 항복 전압(high breakdown voltage)을 가진 소자를 고안하려고 노력한다. 이 분야에서 주류를 이루어왔던 소자의 한 형태를 종래의 다수 캐리어(majority-carrier) MOS 소자의 절연 게이트 구조를 사용하는 종류의 소자이고 부가적으로 도전성 변조를 위해 소수 캐리어(minority-carrier) 도전을 사용하는 절연-게이트 바이폴라 트랜지스터(IGBT)이다. 전형적인 종래 기술의 IGBT 소자가 EP 0 111 803, EP 0 372 391 및 DE 3820677호에 도시되어 있다. 다양한 트랜치 구성을 사용하는 다른 형태의 구조의 예가 미합중국 특허 제4,546,367호 및 EP 0 047 392호에 개시되어 있다.
비록, 소수 캐리어 IGBT 소자가 고-파워 어플리케이션에 사용될 때 성능 특성이 양호하기 때문에 상당히 주목을 받아왔다 할지라도, 상기 소자는 지금까지 중요한 결점을 지니고 있었다. 특히, 도전성-변조 파워 소자는 고전류 밀도에서 “래치 업(latch up)”되는 경향이 있는데, 이런 문제점은 고전압이 제공될시에 한층 더 심화된다. 파워 소자는 항상 고전류 및/ 또는 고전압 조건에서 사용되기 때문에, 래치 업에 대해 높은 저항성을 가진 도전성-변조 파워 소자를 제공할 필요가 있다. 이러한 개선이 없다면, 이들 소자는 상기 소자가 “오프”로 턴되어질 수 없을 만큼, 사이리스터(thyristor)에 의해 나타내어진 것과 유사한 방식으로 “래치 업”될 것이다. 이는 일시적 또는 영구적으로 상기 소자에 손상을 초래할 수도 있다.
상기 문제점을 해결하기 위한 종래 기술의 해결책은 IGBT 소자의 채널 영역의 도핑을 증가시키는 것이었다. 이는 채널 저항과, 도전동안 상기 채널 양단의 전압 강하를 낮추어 래치 업에 대해 보다 큰 저항성을 가진 소자를 형성한다. 그러나, 상기 기술의 중요한 결점은 상기 소자의 임계 전압이 통상 충분한 게이트 턴-온 전압을 제공하는 것이 어려운 수준까지 증가된다는 것이다. 게다가, 상기 방법은 상기 문제점을 감소시킬 수는 있지만 제거하지는 못한다.
따라서, 실제 필요로하는 것은 종래의 IGBT 소자의 고유 장점을 가지면서, 동시에 래치 업에 대한 저항성이 실질적으로 개선된 소자이다.
그러므로, 본 발명의 목적은 낮은 저항, 빠른 스위칭 시간 및 높은 항복 전압을 가지며, 동시에 고파워 및/또는 고전압 회로 어플리케이션에서 래치 업에 대하여 실질적으로 개선된 저항을 제공하는 IGBT 소자를 제공하는 것이다.
본 발명의 또다른 목적은 구조가 단순하고 소형이고 SOI 기술로 제조될 수 있는 상술한 장점을 가진 IGBT 소자를 제공하는 것이다.
본 발명에 따라, 상기 목적은 본원에서 이후 “래터럴 트랜치-게이트 바이폴라 트랜지스터(LTGBT)” 소자라 언급될 반도체 소자의 새로운 구성에 의해 이루어지는데, 상기 소자는 주 표면(12)을 구비한 제1 도전형의 반도체 기판(10)과, 상기 주 표면(12)상에 위치된 제1 도전형에 반대되는 제2 도전형의 반도체 표면층(14)과, 상기 표면층(14)의 일부를 둘러싸서 상기 표면층(14)내에 아일랜드를 형성하고, 상기 아일랜드를 경계짓는 내부 측벽, 외부 측벽 및 플로어를 구비하며, 상기 표면층(14) 전체를 통해 연장되는 트랜치(16)와, 상기 트랜치(16)의 플로어와 측벽을 덮는 유전층(18)과, 상기 유전층(18)상의 상기 트랜치내에 배치되어 상기 트랜치(16)의 내부 측벽을 결합하면서 상기 표면층(14)의 상기 아일랜드 내에 위치된 제1 도전형의 도전성 표면 인접 채널 영역(22)을 포함하는 게이트 영역(20)과, 상기 표면층(14)의 상기 아일랜드의 중앙부에 위치되어 상기 채널 영역(22)으로부터 이격되어 있는 표면 인접 제1 소자 영역(26) 및 상기 채널 영역(22)내에 위치되어 상기 트랜치(16)의 상기 내부 측벽에 인접한 제2 도전형의 적어도 고 도핑 표면 인접 영역(24a)을 포함하는 표면 제2 소자 영역(24a, 24b)과, 상기 제1 소자 영역(26)에 전기적인 접속을 제공하는 전극(A)과, 상기 제2 소자 영역(24a, 24b)에 전기적 접속을 제공하는 전극(K)을 포함하며, 상기 게이트 영역(20)은 상기 제2 소자 영역(24a, 24b) 및 상기 채널 영역(22)에 인접하게 실질적으로 수직 방향으로 연장되어 작동시에 상기 채널 영역(22)내에 실질적으로 수직인 도전 채널을 생성하는 것을 특징으로 한다. 본 발명의 제1 실시예에서, 상기 LTGBT 소자는 기판상에 제공된 반도체 표면층에 형성된다. 제2 실시예에서는 매립된 절연층이 기판상에 제공되며, 상기 매립된 절연층상에 표면층이 제공되어 기판으로부터 상기 소자를 완전히 절연한다.
본질적으로, 상기 구조는 래터럴 소자 구조를 형성하며, 상기 제1 및 제2 소자 영역 양자는 동일한 표면에 인접하고, 동시에 절연된 게이트 영역에 의해 제어되는 수직 도전 채널을 제공하며, 상기 채널 영역에 인접하게 실질적으로 수직방향으로 트랜치내에서 연장되는 것이 바람직하다.
상술한 바와 같이 특징적인 구조는 홀에 대해 애노드로부터 캐소드로의 측방향 표면 인접 통로와, 수직 도전 채널을 통해 짧은 거리만큼 하향한 후에 애노드에 대해 측방향으로 가로지르는 캐소드로부터 연장되는 제2 통로를 제공한다. 소수 캐리어(홀)가 수직 도전 채널을 통한 제1 흐름 없이도 측방향으로 직접 캐소드로 흐를수 있기 때문에, 캐소드-채널 접합의 포워드 바이어스가 최소화된다. 이는 사이 구조에서 고유한 이 기생 npn 트랜지스터의 턴 온을 방지하고, 그래서, 고전류 밀도에서 조차도 래치 업을 방지한다. 게다가, 전자 흐름이 초기에는 아래쪽 방향이기 때문에, 전자-홀 재결합 전류가 종래 기술의 측면 절연 게이트 바이폴라 트랜지스터의 경우에서처럼 표면에서 흐르는 것이 아니라 상기 소자의 본체에서 흐를 수 있다. 제안된 구조의 또다른 장점은 게이트-제어 채널 도전 영역이 실질적으로 수직이기 때문에, 상기 영역의 치수가 최적화될 수 있으며, 개선된 고전압 항복 특성을 초래하는 필드를 제공하기 위해서 상기 채널 영역의 측면 치수가 증가될 수 있다.
부가적으로, 상기 LTGBT 소자가 매립된 절연층상에 형성될 수 있기 때문에, 전체 소자는 쉽게 유효하게 매립될 수 있으며, 따라서, 전체 소자의 고전압 절연을 필요로 하는 소스-팔로우어(source-follower) “하이 사이드(high side)” 스위치 등의 분야에 대해 특히 적합하다.
도면들은 축척대로 그려진 것이 아니며, 특히, 수직 치수는 명료성을 위해 과장되었음을 알아야 한다. 덧붙여, 동일 도전형의 반도체 영역은 일반적으로 동일 방향으로 가는 평행성이 그어져 있고, 두 도면에서 동일한 영역은 일반적으로 동일 참조 부호로 도시되어 있다.
도면 중 제1도는 본 발명의 제1 실시예에 따른 래터럴 트랜치-게이트 바이폴라 트랜지스터(LTGBT) 소자를 도시한다. 제1도에서, LTGBT 소자(1)는 본원에서는 p형인 제1 도전형의 반도체 기판(10)을 갖는다. 상기 기판은 약 1014원자/cm3의 전형적인 도핑 농도로 비교적 약하게 도핑된다. 상기 제1 도전형에 반대되는 제2 도전형(본 원에서는 n-형)의 에피택셜 반도체 표면층(14)이 상기 기판의 제1 주 표면(12)상에 제공되어, p-n 접합을 형성한다. 상기 에피택셜층(14)은 통상 약 2.5 미크론의 두께와 1 내지 2×1012원자/cm2사이의 유닛 영역 당 전하를 가진다. 트랜치(16)는 상기 에피택셜 표면층(14)에 제공되어, 상기 에피택셜층 전체를 통해 연장된다. 에칭과 같은 종래의 기술에 의해 형성되는 상기 트랜치는 통상 폭이 약 2미크론이며, 상기 소자의 활성부를 감싸고 있다.
통상, 약 0.05 미크론 두께의 실리콘 산화물막인 유전층(18)이 상기 트랜치의 측벽 및 플로어를 덮고 있다. 상기 트랜치를 덮고 있는 유전층은 폴리실리콘과 같은 도전 재료로 형성되고, 폴리 리필(poly refill) 등의 표준 공정에 의해 제조되는 게이트 영역(20)을 포함한다. 게이트 전극(G)은 게이트 영역(20)과 전기적으로 접속되도록 제공된다.
p-형 도전성의 표면 인접 채널 영역(22)은 트랜치(16)의 내부 측벽에 인접한 에피택셜층(14)에 제공된다. 상기 채널 영역(22)은 상기 에피택셜 표면층의 일부를 통해 수직으로 연장되고, 상기 트랜치의 내부 측벽으로부터 상기 LTGBT 소자의 중심부쪽으로 측방향으로 연장된다. 비록, 상기 채널 영역의 구조가 소자 고안 조건에 따라 다양하게 변화될 수 있지만, 상기 영역은 통상 1.5 미크론 두께이고, 약 1017원자/cm3의 도핑 농도와 측면 방향으로 약 20 내지 25 미크론의 길이를 갖는다.
제1도의 LTGBT 소자는 캐소드 영역이라 지칭되는 트랜치(16)의 내부 측벽에 인접한 고 도핑 n-형 표면 인접 영역(24a)을 가진 표면 인접 제2 소자 영역(24a, 24b)을 포함하고, 채널 영역(22)의 일부를 통하여 아래쪽으로 연장된다. 상기 실시예에서, 상기 캐소드 영역은 영역(24a)에 인접하게 제공된 p-형 전도성의 고 도핑 제2 표면 인접 영역(24b)을 포함하고, 상기 채널 영역(22)에 대한 접속을 개선시키는 작용을 한다. 상기 캐소드 영역의 영역(24a 및 24b)은 둘다 통상 약 5 미크론 두께이며, 약 1020원자/cm3의 비교적 강한 도핑 농도를 갖는다. 상기 영역(24a 및 24b) 폭은 통상 각각 약 5 미크론이며, 영역(24a 및 24b) 양자에 접촉하는 캐소드 전극(K)에 의해 캐소드 영역과의 전기적 접속이 제공된다.
상기 LTGBT 소자 구조는 애노드 영역이라 지칭되는 상기 에피택셜층(14)과 p-n 접합을 형성하는 표면에 인접한 제1 소자 영역(26)에 의해 완성된다. 애노드 영역(26)이 상기 에피택셜 층의 중심부에 위치되고, 채널 영역(22)으로부터 이격되어 있다. 애노드 전극(A)은 애노드 영역(26)과의 전기적 접속을 제공한다. 제1도에 도시된 실시예에서, 본 발명의 영역내에서 선택적인 구조가 제공될 수도 있지만, 표면 인접 애노드 영역은 통상 약 0.5 미크론의 두께와, 약 1020원자/cm3의 도핑 농도를 가지는 고 도핑 p-형 표면 인접 영역(26)을 포함한다. 따라서, 예를들어, 애노드 영역은 스위칭 속도를 개선하기 위해서, 분할된 p+/n+ 애노드와, 분할된 p+/쇼트키 애노드 또는, 진성 쇼트키 다이오드로서 제공될 수도 있다. 이런 선택적인 애노드 구조는 종래 기술에서 공지되어 있고, MUKHERJEE 등에게 허여된 명칭이 “분할된-애노드 측방향 절연-게이트 바이폴라 트랜지스터 소자”인 미합중국 특허출원서 제576,131호에서 설명되었다. 따라서, 이들의 특성에 대해서는 본원에서는 도시 및 설명하지 않는다. 비록, 전체적인 상기 채널 영역이 측방향으로 향한다 할지라도, 캐소드 영역과 상기 에피택셜층의 밑에 놓인 부분간에 실질적으로 수직한 도전 채널(22a)을 제공하는 채널 영역(22)의 특징적인 구조는 종래의 소자에서 트레이드-오프(trade-off)를 초래하는 방식으로 선택되어야 하는 다수의 파라미터의 동시에 최적화할 수 있도록 해준다. 따라서, 예를들어, 실질적으로 수직한 도전 채널(22a)이 바람직하게 짧아질 수 있으며, 동시에 상기 채널 영역 자체는 고전압 항복 특성을 개선하기 위해서 애노드 영역쪽으로 내부로 연장될 수 있다. 특히 유리한 구조로는 상기 채널 영역(22)이 캐소드 영역(24b)과 애노드 영역(26)간의 거리의 약 1/2인 거리 만큼 캐소드 영역을 초과하여 내부로 측방향으로 연장된다.
본 발명에 따른 LTGBT 소자의 제2 실시예가 제2도에 도시되어 있다. 상기 실시예는 일반적으로 제1도에 도시된 구조와 유사하나, 한가지 중요한 차이가 있다. 상기 소자에 대해 접합 분리를 제공하기 위해 표면(12)에서 p-n 접합에 부합되는 기판(10) 및 에피택셜층(14)을 갖지 않고, 에피택셜 표면층 및 기판이 기판(10)상에 제공된 매립된 절연층(13)에 의해 서로 분리되어 있으며, 상기 에피택셜표면층(14)은 매립된 절연층상에 제공되어진다. 매립된 절연층(13)은 통상, 종래의 방식으로 형성된 열적 실리콘 산화물의 약 0.5 미크론의 층일수도 있다. 따라서, 실리콘-온-절연체(silicon-on-insulator; SOI) LTGBT 소자가 형성되며, 상기 소자는 모든 에워싼 반도체 영역으로부터 완전히 절연되어진다. 따라서, 제2도에 도시된 구조는 소스-팔로우어 하이 사이드 스위치와 같은 고전압 어플리케이션에 특히 적합하며, 전체 소자는 항복의 손상없이도 고전압에 견디게 효과적으로 절연돼야 한다.
요약하면, 본 발명에 따른 소자는 종래 기술의 LTGBT 소자와 관련된 모든 이점을 제공할 수 있으며, 동시에 종래 구조의 가장 명백한 결점을 극복한다. 즉, 고전류 및/또는 고전압 레벨에서 래치 업 손상 위험을 극복한다. 게다가, 본원에 설명된 소자는 특히 SOI 기술에 적용할수 있어, 폭넓은 범위의 고전압 회로 응용을 허용한다.
비록, 본 발명이 특히 본 발명의 다수의 양호한 실시예와 관련하여 도시 및 설명되어졌다 하더라도, 종래 기술에 숙련된 자에 의해 본 발명의 정신 및 범위를 벗어나지 않고도 형태 및 세부에서 다양한 변화가 행해질 수도 있음을 알야 한다.

Claims (6)

  1. 주 표면(12)을 구비한 제1 도전형의 반도체 기판(10)과, 상기 주 표면(12)상에 위치된 제1 도전형에 반대되는 제2 도전형의 반도체 표면층(14)과, 상기 표면층(14)의 일부를 둘러싸서 상기 표면층(14)내에 아일랜드를 형성하고, 상기 아일랜드를 경계짓는 내부 측벽, 외부 측벽 및 플로어를 구비하며, 상기 표면층(14) 전체를 통해 연장되는 트랜치(16)와, 상기 트랜치(16)의 플로어와 측벽을 덮는 유전층(18)과, 상기 유전층(18)상의 상기 트랜치내에 배치되어 상기 트랜치(16)의 내부 측벽을 결합하면서 상기 표면층(14)의 상기 아일랜드 내에 위치된 제1 도전형의 도전성 표면 인접 채널 영역(22)을 포함하는 게이트 영역(20)과, 상기 표면층(14)의 상기 아일랜드의 중앙부에 위치되어 상기 채널 영역(22)으로부터 이격되어 있는 표면 인접 제1 소자 영역(26) 및 상기 채널 영역(22)내에 위치되어 상기 트랜치(16)의 상기 내부 측벽에 인접한 제2 도전형의 적어도 고 도핑 표면 인접 영역(24a)을 포함하는 표면 인접 제2 소자 영역(24a, 24b)과, 상기 제1 소자 영역(26)에 전기적인 접속을 제공하는 전극(A)과, 상기 제2 소자 영역(24a, 24b)에 전기적 접속을 제공하는 전극(K)을 포함하며, 상기 게이트 영역(20)은 상기 제2 소자 영역(24a, 24b) 및 상기 채널 영역(22)에 인접하게 실질적으로 수직 방향으로 연장되어 작동시에 상기 채널 영역(22)내에 실질적으로 수직인 도전 채널을 생성하는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터 소자.
  2. 주 표면(12)을 구비한 제1 도전형의 반도체 기판(10)과, 상기 주 표면(12)상에 위치된 절연층(13)과, 상기 절연층(13)이 파묻히도록 상기 절연층(13)상에 위치된 제1 도전형에 반대되는 제2 도전형의 반도체 표면층(14)과, 상기 표면층(14)의 일부를 둘러싸도록 상기 표면층(14) 전체를 통해 연장되며, 아일랜드를 경계짓는 내부 측벽과, 외부 측벽 및 플로어를 구비하는 트랜치(16)와, 상기 트랜치(16)의 플로어와 측벽을 덮는 유전층(18)과, 상기 유전층(18)상의 상기 트랜치내에 배치되어, 상기 트랜치(16)의 내부 측벽을 결합하면서 상기 표면층(14)의 상기 아일랜드 내에 위치된 제1 도전형의 도전성 표면 인접 채널 영역(22)을 포함하는 게이트 영역(20)과, 상기 표면층(14)의 상기 아일랜드의 중앙부에 위치되어 상기 채널 영역(22)으로부터 이격되어 있는 표면 인접 제1 소자 영역(26) 및 상기 채널 영역(22)내에 위치되어 상기 트랜치(16)의 상기 내부 측벽에 인접한 제2 도전형의 적어도 고 도핑 표면 인접 영역(24a)을 포함하는 표면 인접 제2 소자 영역(24a, 24b)과, 상기 제1 소자 영역(26)에 전기적인 접속을 제공하는 전극(A)과, 상기 제2 소자 영역(24a, 24b)에 전기적 접속을 제공하는 전극(K)을 포함하고, 상기 게이트 영역(20)은 상기 제2 소자 영역(24a, 24b) 및 상기 채널 영역(22)에 인접하게 실질적으로 수직 방향으로 연장되어 작동시에 상기 채널 영역(22)내에 실질적으로 수직인 도전 채널을 생성하는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터 소자.
  3. 제1항 또는 제2항에 있어서, 상기 표면 인접 제2 영역(24a, 24b)은 제2 도전형의 표면 인접 영역(24a)에 의해 상기 트랜치(16)의 내부 측벽으로부터 이격되어 있으면서 상기 채널 영역(22)의 일부를 통해 하향 연장되는 상기 제2 도전형의 표면 인접 영역(24a)에 인접한 제1 도전형의 고 도핑 인접 영역(24b)을 추가로 포함하는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터.
  4. 제1항 또는 제2항에 있어서, 상기 표면 인접 채널 영역(22)은 상기 제2 소자 영역(24, 24b)과 상기 제1 소자 영역(26) 사이의 거리의 1/2 정도의 거리만큼 상기 제2 소자 영역(24a, 24b)을 초과하여 측방향으로 내향 연장되는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터.
  5. 제1항 또는 제2항에 있어서, 상기 표면 인접 제1 소자 영역(26)은 제1 도전형의 고 도핑 영역을 포함하는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터.
  6. 제1항 또는 제2항에 있어서, 상기 표면 인접 제1소자 영역(26)은 쇼트키 다이오드(shottky diode)를 포함하는 것을 특징으로 하는 반도체 측방향 절연 게이트 바이폴라 트랜지스터.
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