JP2008283112A

JP2008283112A - 半導体装置

Info

Publication number: JP2008283112A
Application number: JP2007127887A
Authority: JP
Inventors: Yukio Tsuzuki; 幸夫都築
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-05-14
Filing date: 2007-05-14
Publication date: 2008-11-20
Anticipated expiration: 2027-05-14
Also published as: JP5223235B2

Abstract

【課題】ＦＷＤ内蔵ＩＧＢＴにおいて、ＦＷＤおよびＩＧＢＴ以外の素子周辺領域の寄生ダイオード動作を抑制することにより、ダイオード動作時のリカバリ特性を改善し、破壊しにくい半導体装置を提供する。
【解決手段】ＦＷＤ内蔵ＩＧＢＴにおいて、ＩＧＢＴ部１およびＦＷＤ部３以外の領域、すなわちランナー部２にＰ型拡散層２０を貫通してＮ−型ドリフト層１１に達するダミートレンチであるトレンチ２１を、ＩＧＢＴ部１と同じピッチ、深さで形成する。この場合、トレンチ１６、２１の間隔を４μｍ以下にする。これにより、ランナー部２の耐圧を低下させずに、Ｐ型拡散層２０をエミッタ電極２５にコンタクトしない構造にすることができ、Ｐ型拡散層２０がリカバリ時にダイオードとして機能しないようにすることができる。
【選択図】図１

Description

本発明は、ＦＷＤ（フリーホイールダイオード）を内蔵したＩＧＢＴを備えてなる半導体装置に関する。

従来より、ＦＷＤをＩＧＢＴに内蔵したＦＷＤ内蔵ＩＧＢＴが知られている。当該ＦＷＤ内蔵ＩＧＢＴは、高性能ＩＧＢＴに高性能ＦＷＤを組み合わせた構造である。図５は、従来のＦＷＤ内蔵型ＩＧＢＴの概略断面図である。この図に示されるように、ＦＷＤ内蔵型ＩＧＢＴは、ＩＧＢＴ部３０、ランナー部３１、ＦＷＤ部３２を備えて構成されている。これら各部は、Ｎ型シリコン基板４１上に形成されたＮ−型ドリフト層４２の表層部にそれぞれ設けられている。このＮ型シリコン基板４１の裏面にはＩＧＢＴ部３０およびランナー部３１に対応する領域にＰ＋型領域４３が形成されており、ＦＷＤ部３２に対応する領域にＮ＋型領域４４が形成されている。これらＰ＋型領域４３、Ｎ＋型領域４４は例えばコレクタ接地とされている。

ＩＧＢＴ部３０では、Ｎ−型ドリフト層４２の表層部にＰ型ベース領域４５が形成されており、当該Ｐ型ベース領域４５の表層部にＮ＋型ソース領域４６が形成されている。そして、Ｎ＋型ソース領域４６およびＰ型ベース領域４５を貫通してＮ−型ドリフト層４２に達するトレンチ４７が形成されており、このトレンチ４７内にゲート絶縁膜４８およびゲート電極４９が形成され、トレンチゲート構造が構成されている。そして、ゲート電極４９上を含み、Ｎ＋型ソース領域４６の上に層間絶縁膜５０が形成されている。

ランナー部３１では、Ｎ−型ドリフト層４２の表層部に、当該Ｎ−型ドリフト層４２を貫通するＰ型拡散領域５１が形成されている。そして、このＰ型拡散領域５１上にＳｉＯ_２からなる層間絶縁膜５２が形成されており、この層間絶縁膜５２上に例えばＳｉＯ_２からなる層間絶縁膜５３が形成されている。また、ＦＷＤ部３２では、Ｎ−型ドリフト層４２の表層部にＩＧＢＴ部３０と同様のトレンチゲート構造が形成され、Ｎ型シリコン基板４１の裏面にＮ＋型領域４４が形成されている。

そして、各部にわたってＮ型シリコン基板４１の表面側にＡｌで形成されたエミッタ電極５４が形成されている。当該エミッタ電極５４は、ＩＧＢＴ部３０ではＮ＋型ソース領域４６にコンタクトされており、ランナー部３１ではＰ型拡散領域５１にコンタクトされている。また、ＦＷＤ部３２では、エミッタ電極５４はＰ型ベース領域４５とコンタクトされ、アノード電極として機能するようになっている。

このように、ＦＷＤをＩＧＢＴに内蔵した半導体装置では、ＩＧＢＴとＦＷＤに加えてランナー部３１のような素子周辺領域が存在する。この素子周辺領域は、通常Ｎ型シリコン基板４１の場合、Ｐ型拡散領域５１が各領域を電気的に分離するものとして機能するようになっている。このＰ型拡散領域５１の耐圧は、素子耐圧と同等以上となるように、動作時に不安定動作（寄生動作）しないように、上述のようにエミッタ接地とされている。

しかしながら、上記従来の構造では、素子周辺領域としてのランナー部３１はダイオード構造となっており、高注入型のダイオードとなる。したがって、内蔵されるダイオードを高性能構造にしたとしても、周辺領域の寄生ダイオードの性能が悪いために、ランナー部３１でのダイオード構造で半導体装置の特性が決まってしまう。そのため、ダイオードリカバリ時にこの箇所に電流集中が起こりやすく、素子破壊し易いという問題が生じる。

本発明は、上記点に鑑み、ＦＷＤ内蔵ＩＧＢＴにおいて、ＦＷＤおよびＩＧＢＴ以外の素子周辺領域の寄生ダイオード動作を抑制することにより、ダイオード動作時のリカバリ特性を改善し、破壊しにくい半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の第１の特徴では、素子周辺部（２）は、第１導電型半導体基板（１０、１１）の表層部に形成された第２導電型拡散層（２０）と、第２導電型拡散層（２０）を貫通して第１導電型半導体基板（１０、１１）に達する複数の第２トレンチ（２１）と、当該第２トレンチ（２１）の壁面および素子周辺部（２）における第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、酸化膜（２２）上に形成された第２ゲート電極（２３）と、第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備え、第２トレンチ（２１）間に配置された第２導電型拡散層（２０）は、第２トレンチ（２１）および第２層間絶縁膜（２４）によって第１電極（２５）と絶縁されていることを特徴とする。

これにより、素子周辺部（２）では寄生ダイオード構造が形成されず、素子周辺部（２）が寄生ダイオードとして動作しないので、ダイオードリカバリ特性を良好とすることができ、電流集中が無くなって素子破壊しにくい半導体装置を提供することができる。また、素子周辺部（２）に複数の第２トレンチ（２１）を設けることで、電界緩和効果によって耐圧を確保することができる。

本発明の第２の特徴では、素子周辺部（２）は、第１導電型半導体基板（１０、１１）の表層部に形成された複数の第２トレンチ（２１）と、当該第２トレンチ（２１）の壁面および素子周辺部（２）における第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、酸化膜（２２）上に形成された第２ゲート電極（２３）と、第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備え、第２トレンチ（２１）間に配置された第１導電型半導体基板（１０、１１）の一部は、第２トレンチ（２１）および第２層間絶縁膜（２４）によって第１電極（２５）と絶縁されていることを特徴とする。

このように、上記のように素子周辺部（２）に第２導電型拡散層（２０）を設けない構成としても、素子周辺部（２）における第１導電型半導体基板（１０、１１）が第１電極（２５）と絶縁された状態とすることができ、素子周辺部（２）が寄生ダイオードとして動作しないようにすることができる。これにより、上記と同様の効果を得ることができる。

また、素子周辺部（２）における複数の第２トレンチ（２１）の深さおよび間隔は、ＩＧＢＴ部（１）における複数の第１トレンチ（１６）の深さおよび間隔と同じになっていることが好ましい。

これにより、ＩＧＢＴ部（１）と素子周辺部（２）との耐圧を同一にすることができ、耐圧低下のない半導体装置を提供することができる。

さらに、第１トレンチ（１６）および第２トレンチ（２１）の間隔は、それぞれ４μｍ以下とすることができる。これにより、良好な耐圧を得ることができる（図３参照）。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、フリーホイールダイオード（フライホイールダイオード）、ダイオードを内蔵した電力用素子、ダイオード内蔵型ＩＧＢＴに適用することができるものである。

図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、ＦＷＤ内蔵型ＩＧＢＴは、ＩＧＢＴ部１、ランナー部２、ＦＷＤ部３を備えて構成されている。これらは、Ｎ型シリコン基板１０上に形成されたＮ−型ドリフト層１１の表層部にそれぞれ設けられている。また、Ｎ型シリコン基板１０の裏面にはＩＧＢＴ部１およびランナー部２に対応する領域にＰ＋型領域１２が形成されており、ＦＷＤ部３に対応する領域にＮ＋型領域１３が形成されている。本実施形態ではＰ＋型領域１２およびＮ＋型領域１３はコレクタ接地されている。

ＩＧＢＴ部１では、Ｎ−型ドリフト層１１の表層部に、チャネル領域を設定するＰ型ベース領域１４が形成されている。このＰ型ベース領域１４の表層部にはＮ＋型ソース領域１５が形成されている。以下では、Ｎ型シリコン基板１０、Ｎ−型ドリフト層１１によって構成される基板を半導体基板という。なお、当該半導体基板は、本発明の第１導電型半導体基板に相当する。

また、半導体基板には、Ｎ＋型ソース領域１５およびＰ型ベース領域１４を貫通してＮ−型ドリフト層１１に達するようにトレンチ１６が形成されている。そして、このトレンチ１６の内壁にＳｉＯ_２で構成されたゲート絶縁膜１７とＰｏｌｙＳｉで構成されたゲート電極１８とが順に形成され、これらトレンチ１６、ゲート絶縁膜１７、ゲート電極１８からなるトレンチゲート構造が構成されている。本実施形態では、ＩＧＢＴ部１におけるトレンチ１６の間隔は例えば４μｍ以下になっている。さらに、ゲート電極１８上を含み、Ｎ＋型ソース領域１５の上にはＢＰＳＧ等からなる層間絶縁膜１９が形成されている。

なお、ＩＧＢＴ部１に設けられるトレンチ１６、ゲート電極１８、層間絶縁膜１９は、それぞれ本発明の第１トレンチ、第１ゲート電極、第１層間絶縁膜に相当する。

ランナー部２は、ＩＧＢＴ部１に挟まれた領域であり、Ｎ−型ドリフト層１１の表層部にＰ型拡散層２０が形成され、当該Ｐ型拡散層２０を貫通してＮ−型ドリフト層１１に達するトレンチ２１が複数形成されている。

このトレンチ２１の壁面およびＰ型拡散層２０上にはＳｉＯ_２からなるシリコン酸化膜２２が形成されており、当該シリコン酸化膜２２上にＰｏｌｙＳｉからなるゲート電極２３が形成されている。また、ゲート電極２３上には例えばＳｉＯ_２からなる層間絶縁膜２４が形成されている。

なお、ランナー部２は本発明の素子周辺部に相当する。また、ランナー部２におけるトレンチ２１、シリコン酸化膜２２、ゲート電極２３、層間絶縁膜２４は、それぞれ本発明の第２トレンチ、酸化膜、第２ゲート電極、第２層間絶縁膜に相当する。

このような構造により、ランナー部２におけるトレンチ２１は、ＩＧＢＴ部１に形成されたトレンチ１６と同じ間隔、かつ、同じ深さとされたダミートレンチをなしている。すなわち、各トレンチ２１の間隔は例えば４μｍ以下になっている。

ランナー部２では、Ｐ型拡散層２０はトレンチ２１および層間絶縁膜２４によってフローティングにされており、どこにも接地されていない。言い換えると、Ｐ型拡散層２０は、トレンチ２１および層間絶縁膜２４によってエミッタ電極２５と絶縁されている。

また、各トレンチ２１内に形成された各ゲート電極２３は半導体基板上に一体的に形成されているため、ダミートレンチ間は電気的に短絡されている。本実施形態では、ゲート電極２３はＩＧＢＴ部１のゲート電極１８に接続されている。

ＦＷＤ部３は、ダイオードとして機能する領域である。このようなＦＷＤ部３では、半導体基板の表層部にＩＧＢＴ部１と同様のトレンチゲート構造が多数形成されていると共に、Ｎ型シリコン基板１０の裏面上にＮ＋型領域１３が設けられている。このような構成を有するＦＷＤ部３では、Ｐ型ベース領域１４とＮ−型ドリフト層１１とがＰＮダイオードとして機能することとなる。

そして、半導体基板上にエミッタ電極２５が形成されている。これにより、ＩＧＢＴ部１では、層間絶縁膜１９に形成されたコンタクトホール１９ａを介して、Ｐ型ベース領域１４およびＮ＋型ソース領域１５にエミッタ電極２５が電気的に接続されている。また、ランナー部２では、Ｐ型拡散層２０は、層間絶縁膜２４さらにはシリコン酸化膜２２によってエミッタ電極２５と絶縁されている。さらに、ＦＷＤ部３では、エミッタ電極２５はＰ型ベース領域１４に電気的に接続されている。すなわち、エミッタ電極２５はＦＷＤ部３においてアノード電極としても機能する。

なお、Ｎ型シリコン基板１０の裏面側に設けられたＰ＋型領域１２およびＮ＋型領域１３上にコレクタ電極が形成される。当該コレクタ電極は、ＩＧＢＴ部１ではコレクタ電極として機能するが、ＦＷＤ部３ではカソード電極として機能する各部共通の電極となっている。また、上記エミッタ電極２５は本発明の第１電極に相当し、コレクタ電極は本発明の第２電極に相当する。以上が、本実施形態に係る半導体装置の全体構成である。

次に、上記半導体装置の製造方法について説明する。まず、Ｎ型シリコン基板１０を用意し、このＮ型シリコン基板１０の上にエピタキシャル成長によってＮ−型ドリフト層１１を成膜する。ついで、Ｎ−型ドリフト層１１のうち、ＩＧＢＴ部１およびＦＷＤ部３ののＰ型ベース領域１４、Ｎ＋型ソース領域１５となる部分に選択的にイオン注入を行い、ランナー部２のＰ型拡散層２０となる部分に選択的にイオン注入を行い、熱拡散によってＰ型ベース領域１４、Ｎ＋型ソース領域１５、Ｐ型拡散層２０をそれぞれ形成する。

この後、マスク材となるシリコン酸化膜をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜をパターニングすることで、シリコン酸化膜に開口部を形成する。

続いて、パターニングされたシリコン酸化膜をマスクとして用いた異方性ドライエッチングにより、ＩＧＢＴ部１およびランナー部２にＮ＋型ソース領域１５およびＰ型ベース領域１４を貫通してＮ−型ドリフト層１１に達するトレンチ１６、およびＰ型拡散層２０を貫通してＮ−型ドリフト層１１に達するトレンチ２１をそれぞれ形成する。この場合、ＩＧＢＴ部１、ランナー部２に形成する各トレンチ１６、２１の間隔をそれぞれ４μｍとする。

次に、Ｈ_２ＯまたはＯ_２雰囲気中での熱酸化により、各トレンチ１６、２１内にゲート絶縁膜１７およびシリコン酸化膜２２をそれぞれ形成する。そして、例えばＬＰＣＶＤ法により、ゲート電極１８、２３を形成するためのＰｏｌｙＳｉを成膜したのち、ＩＧＢＴ部１ではＰｏｌｙＳｉをパターニングしてゲート電極１８を形成する。他方、ランナー部２ではＰｏｌｙＳｉをパターニングせずに各トレンチ２１内に形成されたゲート電極２３をそれぞれ一体化させた状態とする。

さらに、ＣＶＤ法による層間絶縁膜１９、２４の形成を行い、ＩＧＢＴ部１にはフォトリソグラフィおよび異方性エッチングによる層間絶縁膜１９へのコンタクトホール１９ａの形成を行う。そして、スパッタ法によるエミッタ電極２５の電極形成を行う。

そして、Ｎ型シリコン基板１０を裏面研磨することによって厚みを薄くしたのち、Ｎ型シリコン基板１０の裏面に選択的にイオン注入を行ってＩＧＢＴ部１およびランナー部２に対応する領域にＰ＋型領域１２を形成し、ＦＷＤ部３に対応する領域にＮ＋型領域１３を形成する。この後、Ｐ＋型領域１２およびＮ＋型領域１３上にスパッタ法によってコレクタ電極の形成を行うことで、図１に示す半導体装置が完成する。

上記のようにして製造された半導体装置においては、ランナー部２におけるＰ型拡散層２０をエミッタ電極２５にコンタクトせずにフローティングとしている。このため、ランナー部２では寄生ダイオード構造が形成されないので、ダイオードリカバリ特性は良好となり、電流集中が無くなって素子破壊しにくくなる。

しかしながら、ランナー部２のＰ型拡散層２０を単にフローティングにするだけでは、このＰ型拡散層２０の耐圧が低下してしまい、ランナー部２、または耐圧部より低くなり素子全体の耐圧が低下するという問題が生ずる。そこで、上述のように、フローティングになっているＰ型拡散層２０に、ＩＧＢＴ部１に設けたトレンチ１６と同一ピッチでダミートレンチであるトレンチ２１を形成することにより、トレンチ２１間での電界緩和効果によってＰ型拡散層２０の耐圧をＩＧＢＴ部１と同一の耐圧とすることができ、耐圧低下の無い構造を得ることができる。

また、発明者らは、ＩＧＢＴ部１やランナー部２におけるトレンチ１６、２１の間隔によって得られる耐圧についてシミュレーションを行った。図２は、ＩＧＢＴ部１またはランナー部２の構造モデルの断面を示したものである。図２に示されるように、シミュレーションでは、トレンチ２６間の領域２７は、図１に示されるＰ型ベース領域１４に相当する。

なお、図２に示されるトレンチ２６は、図１に示されるトレンチ１６、２１に相当するものとしている。また、図２に示される構造は、図１に示されるＩＧＢＴ部１やランナー部２におけるトレンチゲート構造が形成されたものと同様の構造である。

そして、この領域２７が、Ｐ型不純物が拡散したＰ型ベース領域１４になっている場合とＮ−型ドリフト層１１になっている場合とについて、トレンチ２６の間隔をパラメータとすると共にエミッタ（ゲート）−コレクタ間に電圧を印加して耐圧をシミュレーションした。ここで、トレンチ２６の間隔とは、隣り合うトレンチ２６の中心位置の距離としている。シミュレーションの結果を図３に示す。

図３に示されるように、領域２７がＰ型ベース領域１４、Ｎ−型ドリフト層１１になっている場合いずれについても、トレンチ２６間の間隔が狭くなるほど耐圧が上昇している。特に、トレンチ２６・トレンチ２６間隔が４μｍでは、耐圧が１５００Ｖを超える結果が得られた。図３に示される結果から、トレンチ２６の間隔を４μｍ以下としても、耐圧は下がらないと考えられる。したがって、少なくとも４μｍ以下とすることで、ＩＧＢＴ部１における良好な耐圧を得ることができる。そして、ランナー部２におけるトレンチ２１の間隔をＩＧＢＴ部１と同じにすることで、ランナー部２においてもＩＧＢＴ部１と同じ耐圧を得ることができる。

以上説明したように、本実施形態では、ＩＧＢＴ部１およびＦＷＤ部３の領域、すなわちランナー部２において、半導体基板の表層部に設けられたＰ型拡散層２０をエミッタ電極２５に接地させずにフローティングさせることが特徴となっている。これにより、ダイオードリカバリ動作時にランナー部２をダイオードとして動作しない構造にすることができ、リカバリ特性を改善することができる。

また、ランナー部２にダミートレンチであるトレンチ２１を形成することで、耐圧を低下させずにエミッタ電極２５とのコンタクトを設けない構造にすることができる。この場合、ＩＧＢＴ部１およびランナー部２におけるトレンチ１６、２１の間隔を４μｍ以下とすることで、良好な耐圧を得ることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図４は、本発明の第２実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態における半導体装置では、図１に示される半導体装置に対してＰ型拡散層２０が設けられていない構造になっている。

すなわち、ランナー部２ではトレンチ２１がＮ−型ドリフト層１１に設けられている。このような場合であっても、ランナー部２のトレンチ２１は、ＩＧＢＴ部１に形成されたトレンチ１６とピッチや深さが同じになるように形成される。

この場合、図３に示されるように、トレンチ１６、２１の間隔を４μｍ以下とすることで、ＩＧＢＴ部１およびランナー部２における耐圧を高くすることができ、ＩＧＢＴ部１、ランナー部２における各トレンチ１６、２１の間隔を等しくすることで、ＩＧＢＴ部１とランナー部２との耐圧を等しくすることができる。

このように、ランナー部２においてＰ型拡散層２０が設けられていない場合であっても、ランナー部２にトレンチ２１を複数設けることによってランナー部２における耐圧を確保することができ、破壊しにくい半導体装置を得ることができる。

（他の実施形態）
上記各実施形態では、ランナー部２においてシリコン酸化膜２２がトレンチ２１の側壁およびＰ型拡散層２０上すべてに形成されているが、ＩＧＢＴ部１やＦＷＤ部３に隣接するトレンチ２１内のゲート電極２３をそれぞれゲートに接続し、ＩＧＢＴ部１やＦＷＤ部３に隣接しないトレンチ２１内のゲート電極２３をそれぞれフローティングにしても構わない。この場合、フローティングとされたゲート電極２３をＰ型拡散層２０に接地しても構わない。

上記各実施形態では、ランナー部２はＩＧＢＴ部１の間に設けられているが、例えばＩＧＢＴ部１とＦＷＤ部３との間に配置される構成であっても構わない。

本発明の第１実施形態に係る半導体装置の概略断面図である。耐圧のシミュレーションを行うに際し、ＩＧＢＴ部またはランナー部の構造モデルの断面を示した図である。図２に示される試験によって得られたＩＧＢＴ部におけるトレンチの間隔と耐圧との相関関係を示した図である。本発明の第２実施形態に係る半導体装置の概略断面図である。従来のＦＷＤ内蔵型ＩＧＢＴの概略断面図である。

符号の説明

１…ＩＧＢＴ部、２…素子周辺部、３…ＦＷＤ部、１０…Ｎ型シリコン基板、１１…Ｎ−型ドリフト層、１２…Ｐ＋型領域、１３…Ｎ＋型領域、１６、２１…トレンチ、１７…ゲート絶縁膜、１８、２３…ゲート電極、１９、２４…層間絶縁膜、２０…Ｐ型拡散層、２２…シリコン酸化膜、２５…エミッタ電極。

Claims

第１導電型半導体基板（１０、１１）の表層部に、スイッチング素子として機能するＩＧＢＴ部（１）、ダイオードとして機能するＦＷＤ部（３）、そして素子周辺部（２）が設けられ、前記第１導電型半導体基板（１０、１１）の裏面に前記ＦＷＤ部（３）に対応する領域に前記第１導電型半導体基板（１０、１１）よりも不純物濃度が高い第１導電型領域（１３）が形成され、前記ＩＧＢＴ部（１）および前記素子周辺部（２）に対応する領域に第２導電型領域（１２）が形成され、
前記ＩＧＢＴ部（１）および前記ＦＷＤ部（３）では、前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第１トレンチ（１６）内それぞれにゲート絶縁膜（１７）と第１ゲート電極（１８）とが順に形成されることでトレンチゲート構造が構成されており、前記第１ゲート電極（１８）上を含むように第１層間絶縁膜（１９）が形成されており、
前記第１導電型半導体基板（１０、１１）の表面側に形成された第１電極（２５）と、前記第１導電型領域（１３）および前記第２導電型領域（１２）上に形成された第２電極との間に電流を流すように構成された半導体装置であって、
前記素子周辺部（２）は、
前記第１導電型半導体基板（１０、１１）の表層部に形成された第２導電型拡散層（２０）と、
前記第２導電型拡散層（２０）を貫通して前記第１導電型半導体基板（１０、１１）に達する複数の第２トレンチ（２１）と、
当該第２トレンチ（２１）の壁面および前記素子周辺部（２）における前記第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、
前記酸化膜（２２）上に形成された第２ゲート電極（２３）と、
前記第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備えており、
前記第２トレンチ（２１）間に配置された前記第２導電型拡散層（２０）は、前記第２トレンチ（２１）および前記第２層間絶縁膜（２４）によって前記第１電極（２５）と絶縁されていることを特徴とする半導体装置。
第１導電型半導体基板（１０、１１）の表層部に、スイッチング素子として機能するＩＧＢＴ部（１）、ダイオードとして機能するＦＷＤ部（３）、そして素子周辺部（２）が設けられ、前記第１導電型半導体基板（１０、１１）の裏面に前記ＦＷＤ部（３）に対応する領域に前記第１導電型半導体基板（１０、１１）よりも不純物濃度が高い第１導電型領域（１３）が形成され、前記ＩＧＢＴ部（１）および前記素子周辺部（２）に対応する領域に第２導電型領域（１２）が形成され、
前記ＩＧＢＴ部（１）および前記ＦＷＤ部（３）では、前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第１トレンチ（１６）内それぞれにゲート絶縁膜（１７）と第１ゲート電極（１８）とが順に形成されることでトレンチゲート構造が構成されており、前記第１ゲート電極（１８）上を含むように第１層間絶縁膜（１９）が形成されており、
前記第１導電型半導体基板（１０、１１）の表面側に形成された第１電極（２５）と、前記第１導電型領域（１３）および前記第２導電型領域（１２）上に形成された第２電極との間に電流を流すように構成された半導体装置であって、
前記素子周辺部（２）は、
前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第２トレンチ（２１）と、
当該第２トレンチ（２１）の壁面および前記素子周辺部（２）における前記第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、
前記酸化膜（２２）上に形成された第２ゲート電極（２３）と、
前記第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備えており、
前記第２トレンチ（２１）間に配置された前記第１導電型半導体基板（１０、１１）の一部は、前記第２トレンチ（２１）および前記第２層間絶縁膜（２４）によって前記第１電極（２５）と絶縁されていることを特徴とする半導体装置。
前記素子周辺部（２）における前記複数の第２トレンチ（２１）の深さおよび間隔は、前記ＩＧＢＴ部（１）における前記複数の第１トレンチ（１６）の深さおよび間隔と同じになっていることを特徴とする請求項１または２に記載の半導体装置。
前記第１トレンチ（１６）および前記第２トレンチ（２１）の間隔は、それぞれ４μｍ以下になっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。