JP3934613B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3934613B2 JP3934613B2 JP2004013459A JP2004013459A JP3934613B2 JP 3934613 B2 JP3934613 B2 JP 3934613B2 JP 2004013459 A JP2004013459 A JP 2004013459A JP 2004013459 A JP2004013459 A JP 2004013459A JP 3934613 B2 JP3934613 B2 JP 3934613B2
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- type
- layer
- trench
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 59
- 239000010410 layer Substances 0.000 description 107
- 239000000758 substrate Substances 0.000 description 18
- 239000012535 impurity Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 12
- 239000000969 carrier Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000007599 discharging Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、トレンチゲート型の絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴと略記する）を含む半導体装置に関する。
近年、電力用半導体素子に対して低損失化という市場要求が高まっており、更なる低オン電圧を得るためにトレンチゲート型ＩＧＢＴが製品化されている。
トレンチゲート型ＩＧＢＴは、古典的なプレーナゲート型ＩＧＢＴと比べてセルサイズの微細化によるチャネル抵抗の低減、及びプレーナゲート型ＩＧＢＴにおける寄生ＪＦＥＴ（Junction Field Effect Transistor）が構造上存在せず、ピンチオフ効果による電圧降下が無いため低オン電圧特性が得られる。
従来のトレンチゲート型ＩＧＢＴの基本的な断面構造を、図１０に示す。
ｐ＋型半導体基板１１上に、低不純物濃度の高抵抗ｎ−型半導体層１２が形成され、このｎ−型半導体層１２の表面部分に深さ約４μｍのｐ型ベース層１３が形成され、このｐ型ベース層１３の表面部分に深さ約０．５μｍのｎ＋型エミッタ層１４が不純物の拡散により形成されている。
さらに、ＲＩＥ法（Reactive Ion Etching）により幅が約１μｍで深さが約６〜７μｍのトレンチ溝が選択的に形成される。トレンチ溝内には、約０．１μｍのゲート絶縁膜１５を介して、約０．５μｍのポリシリコン等が積層されて埋め込まれた後、表面が平坦化されてゲート電極１６が形成されている。
そして、ｐ型ベース層１３とｎ＋型エミッタ層１４とに共にオーミックコンタクトするエミッタ電極１７が形成されている。また、ｐ＋型半導体基板１１の裏面にはコレクタ電極１８が形成されている。
従来のＩＧＢＴに関する技術を開示した文献名について記載する。
特開２００１−１６８３３３号公報
しかし、上述した従来のトレンチゲート型ＩＧＢＴには、次のような問題があった。
ｐ型ベース層１３の面積が大きく、ｐ＋型半導体基板１１から高抵抗ｎ−型半導体層１２に注入された正孔の排出効果が高い。このため、電荷中性条件に従い補うようにエミッタ層１４から電子が注入される作用が弱く、高抵抗ｎ−型半導体層１２の伝導度変調が十分に作用せずオン電圧を低減できなかった。
また、キャリアを排出する事象であるターンオフ時においても損失を十分に低減することができないという問題もあった。
本発明は上記の点に鑑みてなされたもので、低オン電圧で且つ高速ターンオフ特性のトレンチゲート型ＩＧＢＴを含む半導体装置を提供することを目的とする。
本発明の一態様による半導体装置は、
第１導電型第１の半導体層と、
前記第１の半導体層の一方の表面上に形成された第２導電型第２の半導体層と、
前記第２の半導体層の表面部分に形成された第１導電型ベース層と、
前記ベース層の表面部分に選択的に形成された第２導電型エミッタ層と、
前記エミッタ層及び前記ベース層を貫通し前記第２の半導体層の所定の深さまで設けられた複数のトレンチ溝と、
前記トレンチ溝内にゲート絶縁膜を介して形成されたゲート電極と、
前記エミッタ層及び前記ベース層上に形成されたエミッタ電極と、
前記第１の半導体層の他方の表面上に形成されたコレクタ電極と、
隣接する二つの前記トレンチ溝間における任意の領域において前記トレンチ溝底面より深く形成され、前記エミッタ電極と絶縁された第１導電型第１補助ベース層と、
前記領域における前記第１導電型第１補助ベース層上に形成された第２導電型第２補助ベース層と、
前記領域における前記第２導電型第２補助ベース層上に形成され、前記エミッタ電極にコンタクトする第１導電型第３補助ベース層と、
を備えることを特徴とする。
第１導電型第１の半導体層と、
前記第１の半導体層の一方の表面上に形成された第２導電型第２の半導体層と、
前記第２の半導体層の表面部分に形成された第１導電型ベース層と、
前記ベース層の表面部分に選択的に形成された第２導電型エミッタ層と、
前記エミッタ層及び前記ベース層を貫通し前記第２の半導体層の所定の深さまで設けられた複数のトレンチ溝と、
前記トレンチ溝内にゲート絶縁膜を介して形成されたゲート電極と、
前記エミッタ層及び前記ベース層上に形成されたエミッタ電極と、
前記第１の半導体層の他方の表面上に形成されたコレクタ電極と、
隣接する二つの前記トレンチ溝間における任意の領域において前記トレンチ溝底面より深く形成され、前記エミッタ電極と絶縁された第１導電型第１補助ベース層と、
前記領域における前記第１導電型第１補助ベース層上に形成された第２導電型第２補助ベース層と、
前記領域における前記第２導電型第２補助ベース層上に形成され、前記エミッタ電極にコンタクトする第１導電型第３補助ベース層と、
を備えることを特徴とする。
本発明の半導体装置によれば、トレンチゲート型ＩＧＢＴにキャリア排出用の専用電極を設け、キャリア排出用のＭＩＳＦＥＴを接続あるいはＩＧＢＴ内に内蔵することで、低オン電圧且つ高速ターンオフ特性を実現することが可能である。
以下、本発明の実施の形態について図面を参照して説明する。
（１）実施の形態１
本発明の実施の形態１による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ１の断面構造を示す図１を用いて以下に説明する。
本発明の実施の形態１による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ１の断面構造を示す図１を用いて以下に説明する。
先ず、トレンチゲート型ＩＧＢＴにおいて低オン電圧化を実現するためには、セルの充填密度効率を考慮した上で、トレンチゲート幅が広い方が望ましい。トレンチゲート幅が広いことで、ｐ型ベース層１３の面積が縮小される。これにより、ｐ＋型半導体基板１１から高抵抗ｎ−型半導体層１２に注入された正孔の排出効果が弱まり、電荷中性条件に従い補うようにエミッタ層１４からの電子の注入が促進され、高抵抗ｎ−型半導体層１２がより効果的に伝導度変調するためである。
そこで、隣接するトレンチゲート間に浮遊電位の補助ｐ型ベース層２０を挿入することで、実質的にトレンチゲート幅を広くし、ｐ型ベース層１３の面積を縮小している。この結果、ｐ型ベース層１３の面積が縮小してキャリア密度が向上し、低オン電圧化が実現される。
しかしこのままの構造では、ターンオン時において、トレンチゲート幅を広くしている補助ｐ型ベース層２０の下部にキャリア３１が蓄積してしまい、キャリアの排出の事象であるターンオフ時においてこのキャリア３１の排出作用が弱く、損失が増大することとなる。
そこで、ＩＧＢＴのターンオフ時にオンするＰチャネルＭＩＳＦＥＴ Ｍ１を設けている。さらに、補助ｐ型ベース層２０の表面にコンタクトするようにキャリア排出電極２１を設け、これにＰチャネルＭＩＳＦＥＴ Ｍ１のソースを接続し、エミッタ電極１７にドレインを接続し、ゲート電極１６にＭＩＳＦＥＴ Ｍ１のゲートを接続する。ＩＧＢＴのターンオフ時にゲート電極１６がローレベルとなってＰチャネルＭＩＳＦＥＴ Ｍ１がオンする。蓄積していたキャリア３１が、補助ベース層２０、キャリア排出電極２１、ＭＩＳＦＥＴ Ｍ１を介してエミッタ電極１７へ排出される。これにより、ターンオフ時におけるキャリア排出作用が促進され、高速なターンオフ特性が実現される。
以下に、本実施の形態１における半導体装置の製造方法について説明する。
第１導電型第１の半導体層として、例えばｐ＋型半導体基板１１の表面上に、エピタキシャル成長により低不純物濃度で比抵抗５０Ωｃｍ以上のｎ−型半導体層１２が約１００μｍ形成される。
半導体層１２の表面部分に、トレンチ溝がＲＩＥ法によって深さ約７μｍで形成される。
半導体基板１１に酸化処理が施され、トレンチ溝内の表面に約０．１μｍの膜厚でゲート絶縁膜１５が形成される。ポリシリコンが約０．５μｍの膜厚でＣＶＤ法により積層されて、トレンチ溝が埋め込まれる。この後、ＲＩＥ法によりポリシリコンがエッチバックされて表面が平坦化される。
次に、隣接するトレンチ溝の間に１つおきに、補助ｐ型ベース層２０を形成する領域が開口された、図示されていないレジスト膜が形成される。このレジスト膜をマスクとしてボロン等の不純物がイオン注入され、８μｍ程度拡散されて補助ｐ型ベース層２０が形成される。この後、レジスト膜が剥離される。
隣接するトレンチ溝の間のうち、補助ｐ型ベース層２０が形成されていない領域が開口されたレジスト膜が形成され、これをマスクとしてボロンがイオン注入され、４μｍ程度拡散されてｐ型ベース層１３が形成される。この後、レジスト膜が剥離される。
同様の手法で砒素が選択的にイオン注入され、０．５μｍ程度拡散されて約２μｍ平方のｎ＋型エミッタ層１４が形成される。このエミッタ層１４は、隣接するトレンチ溝間のベース層１３の表面部分において、中央領域を除いてそれぞれ一方のトレンチ溝から所定距離に渡って形成される。
この後、ＣＶＤ法によりシリコン酸化膜等の絶縁膜が堆積されて、層間絶縁膜１９が形成される。この層間絶縁膜１９に対し、ｐ型ベース層１３とｎ＋型エミッタ層１４の双方にコンタクトするための開孔部が形成され、エミッタ電極１７及びキャリア排出電極２１が形成される。
半導体基板１１の裏面側に、Ｖ−Ｎｉ−Ａｕ膜等が蒸着により形成されてコレクタ電極１８が形成される。
本実施の形態によるＩＧＢＴは、上述したように、補助ｐ型ベース層２０にコンタクトするキャリア排出電極２１を有する。
このキャリア排出電極２１にＰチャネルＭＩＳＦＥＴ Ｍ１のソースが接続され、ドレインがエミッタ電極１７に接続され、ゲート電極が共通に接続されている。ＩＧＢＴがオン状態ではゲート電極に共にハイレベルの電圧が印加されており、ＰチャネルＭＩＳＦＥＴ Ｍ１はオフ状態であり、キャリア排出電極２１からキャリア（正孔）の排出は行われず、高抵抗ｎ−型半導体層１２は効果的に伝導度変調して低オン電圧化が実現される。
ＩＧＢＴがターンオフする時は、ゲートに共にローレベルの電圧が印加され、ＰチャネルＭＩＳＦＥＴ Ｍ１がオンし、補助ｐ型ベース層２０がエミッタ電極１７と短絡状態となり、キャリアが積極的に排出されてターンオフ時間が短縮される。
この結果、低オン電圧特性とターンオフ損失の低減の両立が可能となる。
ところで、ＩＧＢＴと外付けのＰチャネルＭＩＳＦＥＴ Ｍ１とが、１）同一パッケージ内に設けられている場合と、２）異なるパッケージに設けられている場合とが考えられる。
１）同一パッケージ内に設けられている場合
１−１）ＭＩＳＦＥＴ Ｍ１が横型である場合
図２に示されたように、ＩＧＢＴのチップ１上におけるエミッタ電極の任意の場所に、ＰチャネルＭＩＳＦＥＴ Ｍ１が固着されたチップオンチップ構造を有する。ＰチャネルＭＩＳＦＥＴ Ｍ１は、半導体基板４１及びシリコン酸化膜４２を有するＳＯＩ基板上に、ソース、ドレイン領域としてｐ型不純物拡散層４３、チャネル領域としてｎ型不純物拡散層４４が形成されている。ＭＩＳＦＥＴ Ｍ１の裏面側は、シリコン酸化膜４２により絶縁された状態でＩＧＢＴのチップ１に固着されている。
１−１）ＭＩＳＦＥＴ Ｍ１が横型である場合
図２に示されたように、ＩＧＢＴのチップ１上におけるエミッタ電極の任意の場所に、ＰチャネルＭＩＳＦＥＴ Ｍ１が固着されたチップオンチップ構造を有する。ＰチャネルＭＩＳＦＥＴ Ｍ１は、半導体基板４１及びシリコン酸化膜４２を有するＳＯＩ基板上に、ソース、ドレイン領域としてｐ型不純物拡散層４３、チャネル領域としてｎ型不純物拡散層４４が形成されている。ＭＩＳＦＥＴ Ｍ１の裏面側は、シリコン酸化膜４２により絶縁された状態でＩＧＢＴのチップ１に固着されている。
そして、ＰチャネルＭＩＳＦＥＴ Ｍ１のゲート電極がＩＧＢＴのゲート電極に接続され、ＭＩＳＦＥＴ Ｍ１のソース電極がキャリア排出電極２１に接続され、ＭＩＳＦＥＴ Ｍ１のドレイン電極がエミッタ電極に接続されている。この状態で、同一パッケージ内に封止される。
１−２）ＭＩＳＦＥＴ Ｍ１が縦型である場合
この場合は、ＭＩＳＦＥＴ Ｍ１をＩＧＢＴのチップ１上に固着するのではなく、二つのチップを横並びに並べて結線した構造を有する。
この場合は、ＭＩＳＦＥＴ Ｍ１をＩＧＢＴのチップ１上に固着するのではなく、二つのチップを横並びに並べて結線した構造を有する。
縦型のＭＩＳＦＥＴ Ｍ１は、例えば図３に示される構造を有し、ｐ型半導体基板５２一方の表面の一部分に、チャネル領域としてｎ型不純物拡散層５３が形成され、このｎ型不純物拡散層５３の一部分にドレイン領域としてｐ＋型不純物拡散層５４が形成され、ｐ型半導体基板５２の他方の表面の全面にソース領域としてｐ＋型不純物拡散層５１が形成されている。
そして、図４に示されたように、ＩＧＢＴのチップ１とＭＩＳＦＥＴ Ｍ１のチップ２とがリードフレーム６１〜６４上に搭載され、ボンディングワイヤにより結線される。
より詳細には、コレクタ用リードフレーム６２上にＩＧＢＴのチップ１が搭載され、ドレイン用リードフレーム６４上にＭＩＳＦＥＴ Ｍ１のチップ２が搭載される。
チップ１のエミッタ電極１７がエミッタ用リードフレーム６１及びドレイン用リードフレーム６４に結線される。チップ１のゲート電極がチップ２のゲート電極に結線され、このゲート電極がゲート用リードフレーム６３に結線される。チップ１のキャリア排出電極２１がチップ２のソース電極に接続される。この状態で、同一パッケージ内に封止される。
２）異なるパッケージに設けられている場合
この場合は、ＩＧＢＴのチップと外付けのＭＩＳＦＥＴ Ｍ１のチップとが異なるパッケージに封止された構造を有する。以下に、別パッケージのＭＩＳＦＥＴ Ｍ１に接続するためのＩＧＢＴの電極構造について説明する。
この場合は、ＩＧＢＴのチップと外付けのＭＩＳＦＥＴ Ｍ１のチップとが異なるパッケージに封止された構造を有する。以下に、別パッケージのＭＩＳＦＥＴ Ｍ１に接続するためのＩＧＢＴの電極構造について説明する。
先ず、図１に示されたＩＧＢＴのチップ１におけるエミッタ電極１７及びキャリア排出電極２１は、図５の斜視図に示された平面構造を有する。
このようなチップ１上に、図６に示されたキャリア排出用の櫛形電極７１と、これと対向するようにエミッタ用の櫛形電極７２とが設けられる。
あるいはチップ１上に、図７に示されたように、１層目のキャリア排出用配線層８１が形成され、図示されていない層間絶縁膜を介して２層目のエミッタ用配線層８２が形成されている。エミッタ用配線層８２には、エミッタ電極１７に接続するためのコンタクトが接触する領域８３が存在する。
（２）実施の形態２
本発明の実施の形態２による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ２の断面構造を示す図８を用いて以下に説明する。
本発明の実施の形態２による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ２の断面構造を示す図８を用いて以下に説明する。
本実施の形態１におけるＩＧＢＴは、キャリア排出用のＰチャネルＭＩＳＦＥＴを素子内部に取り込んだ構造を有する。以下に、本実施の形態１による半導体装置の製造方法について説明する。
ｐ＋半導体基板１１上に、エピタキシャル成長により低不純物濃度で比抵抗５０Ωｃｍ以上のｎ−型半導体層１２が約１００μｍ形成される。
隣接するトレンチ溝の間における１つおきの領域に、所定の深さに第１補助ｐ型ベース層２２を形成するため、図示されていないマスクが形成され、数ＭｅＶの高加速イオン注入法によりボロンが選択的にイオン注入され、拡散されて第１補助ｐ型ベース層２２が形成される。
次に、トレンチ溝がＲＩＥ法によって深さ約７μｍで形成され、半導体基板１１が０．１μｍ程度酸化されてゲート絶縁膜１５が形成される。
ポリシリコンが０．５μｍ程度ＣＶＤ法により積層されてトレンチ溝が埋め込まれた後、ＲＩＥによりポリシリコンがエッチバックされて表面が平坦化される。
トレンチ溝の間において第１補助ｐ型ベース層２２の上部に第２補助ｎ型ベース層２３を形成するため、リンが選択的にイオン注入され、拡散されて第２補助ｎ型ベース層２３が形成される。
トレンチ溝の間において第２補助ｎ型ベース層２３の上部に第３補助ｐ型ベース層２４を形成するため、再びボロンが選択的にイオン注入され、拡散されて第３補助ｐ型ベース層２４が形成される。
さらに、トレンチ溝の間において、第１補助ｐ型ベース層２２〜第３補助ｐ型ベース層２４が形成されていない領域の表面部分にボロンがイオン注入され、４μｍ程度拡散されてｐ型ベース層１３が形成される。このｐ型ベース層１３の表面部分のうち、中央部分を除いて砒素が選択的にイオン注入され、０．５μｍ程度拡散されて２μｍ平方程度のｎ＋型エミッタ層１４が形成される。
この後、ＣＶＤ法により絶縁層間膜１９が形成され後、ｐ型ベース層１３とｎ＋型エミッタ層１４との双方にコンタクトするため開孔され、また第３補助ｐ型ベース層２４にコンタクトするため開孔され、エミッタ電極１７が形成される。
半導体基板１１の裏面には、Ｖ−Ｎｉ−Ａｕ膜等が蒸着により形成されて、コレクタ電極１８が形成される。
本実施の形態２によれば、第１補助ｐ型ベース層２２、第２補助ｎ型ベース層２３、第３補助ｐ型ベース層２４からなるＰチャネルＭＩＳＦＥＴがゲート電極を共有する形でＩＧＢＴと同一チップ３内に形成されており、上記実施の形態１と同様の作用、効果を奏する。
（３）実施の形態３
本発明の実施の形態３による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ４の断面構造を示す図９を用いて以下に説明する。
本発明の実施の形態３による半導体装置に含まれるトレンチ型ＩＧＢＴについて、そのチップ４の断面構造を示す図９を用いて以下に説明する。
本実施の形態３による半導体装置の構造は、上記実施の形態２における隣接するゲート電極の間に形成された第１補助ｐ型ベース層２２、第２補助ｎ型ベース層２３、第３補助ｐ型ベース層２４に対し、さらにその間にゲート電極を形成することにより、ベース層２２〜２４から成るＰチャネルＭＩＳＦＥＴを複数形成したものに相当する。
ＰチャネルＭＩＳＦＥＴを複数備えることから、ターンオフ時のキャリア排出を効率よく行うことができるので、ターンオフをより高速化することが可能である。
上述した上記実施の形態１〜３はいずれも一例であって、本発明を限定するものではない。例えば、導電型に関して上記実施の形態１〜３におけるものを全て反転したものであってもよい。
また、上記実施の形態１では、隣接するトレンチ溝間における一つおきの領域にｐ型補助ベース層２０を備えているが、必ずしも一つおきの全ての領域に備える必要はなく、それよりも少ない任意の領域に備えてもよい。同様に、上記実施の形態２、３では、隣接するトレンチ溝間における一つおきの領域にｐ型第１補助ベース層２２、ｎ型第２補助ベース層２３、ｐ型第３補助ベース層２４を備えているが、必ずしも一つおきの全ての領域に備える必要はなく、それよりも少ない任意の領域に備えてもよい。
さらに、上記実施の形態３では２本のゲート電極の間に設けた１組のベース層２２〜２４に対しその間に３本のゲート電極を設けているが、その数は任意に設定することができる。
また、上記実施の形態１において、図５を用いて説明したＩＧＢＴのキャリア排出用電極及びエミッタ電極、図６を用いて説明したキャリア排出用櫛形電極及びエミッタ用櫛形電極、あるいはまた図７を用いて説明したキャリア排出用配線層及びエミッタ用配線層に関する構成を、キャリア排出用ＭＩＳＦＥＴを内蔵した上記実施の形態２あるいは３による半導体装置が備えてもよい。
１１ ｐ＋型半導体基板
１２ ｎ−型半導体層
１３ ｐ型ベース層
１４ ｎ＋型エミッタ層
１５ ゲート酸化膜
１６ ゲート電極
１７ エミッタ電極
１８ コレクタ電極
２０ ｐ型補助ベース層
２１ キャリア排出電極
２２ ｐ型第１補助ベース層
２３ ｎ型第２補助ベース層
２４ ｐ型第３補助ベース層
３１ キャリア
４１ 半導体基板
４２ 絶縁膜
４３ ｐ型不純物拡散層
４４ ｎ型不純物拡散層
５１ ｐ＋型半導体基板
５２ ｐ型不純物拡散層
５３ ｎ型不純物拡散層
５４ ｐ型不純物拡散層
６１〜６４、７１〜７２ リードフレーム
７１〜７２ 櫛型電極
８１〜８２ 配線
１２ ｎ−型半導体層
１３ ｐ型ベース層
１４ ｎ＋型エミッタ層
１５ ゲート酸化膜
１６ ゲート電極
１７ エミッタ電極
１８ コレクタ電極
２０ ｐ型補助ベース層
２１ キャリア排出電極
２２ ｐ型第１補助ベース層
２３ ｎ型第２補助ベース層
２４ ｐ型第３補助ベース層
３１ キャリア
４１ 半導体基板
４２ 絶縁膜
４３ ｐ型不純物拡散層
４４ ｎ型不純物拡散層
５１ ｐ＋型半導体基板
５２ ｐ型不純物拡散層
５３ ｎ型不純物拡散層
５４ ｐ型不純物拡散層
６１〜６４、７１〜７２ リードフレーム
７１〜７２ 櫛型電極
８１〜８２ 配線
Claims (2)
- 第１導電型第１の半導体層と、
前記第１の半導体層の一方の表面上に形成された第２導電型第２の半導体層と、
前記第２の半導体層の表面部分に形成された第１導電型ベース層と、
前記ベース層の表面部分に選択的に形成された第２導電型エミッタ層と、
前記エミッタ層及び前記ベース層を貫通し前記第２の半導体層の所定の深さまで設けられた複数のトレンチ溝と、
前記トレンチ溝内にゲート絶縁膜を介して形成されたゲート電極と、
前記エミッタ層及び前記ベース層上に形成されたエミッタ電極と、
前記第１の半導体層の他方の表面上に形成されたコレクタ電極と、
隣接する二つの前記トレンチ溝間における任意の領域において前記トレンチ溝底面より深く形成され、前記エミッタ電極と絶縁された第１導電型第１補助ベース層と、
前記領域における前記第１導電型第１補助ベース層上に形成された第２導電型第２補助ベース層と、
前記領域における前記第２導電型第２補助ベース層上に形成され、前記エミッタ電極にコンタクトする第１導電型第３補助ベース層と、
を備えることを特徴とするトレンチゲート型ＩＧＢＴを含む半導体装置。 - 隣接する二つの前記トレンチ溝間における前記任意の領域において、第１導電型第１補助ベース層より浅く形成された少なくとも一つの他のゲート電極をさらに備えることを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004013459A JP3934613B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体装置 |
| US10/807,247 US7038273B2 (en) | 2004-01-21 | 2004-03-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004013459A JP3934613B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005209811A JP2005209811A (ja) | 2005-08-04 |
| JP3934613B2 true JP3934613B2 (ja) | 2007-06-20 |
Family
ID=34747363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004013459A Expired - Lifetime JP3934613B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7038273B2 (ja) |
| JP (1) | JP3934613B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152466B2 (en) | 2018-09-19 | 2021-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3934613B2 (ja) * | 2004-01-21 | 2007-06-20 | 株式会社東芝 | 半導体装置 |
| JP4978013B2 (ja) * | 2006-01-24 | 2012-07-18 | 株式会社デンソー | 半導体装置 |
| JP2009111110A (ja) * | 2007-10-30 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
| JP5235443B2 (ja) * | 2008-02-13 | 2013-07-10 | 株式会社日立製作所 | トレンチゲート型半導体装置 |
| JP4957840B2 (ja) * | 2010-02-05 | 2012-06-20 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| JP2011187693A (ja) * | 2010-03-09 | 2011-09-22 | Toshiba Corp | 半導体装置 |
| JP2014011418A (ja) | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| DE112013007278B4 (de) | 2013-08-29 | 2020-01-30 | Hitachi, Ltd. | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| JP2015162610A (ja) * | 2014-02-27 | 2015-09-07 | 株式会社東芝 | 半導体装置 |
| KR101745776B1 (ko) | 2015-05-12 | 2017-06-28 | 매그나칩 반도체 유한회사 | 전력용 반도체 소자 |
| JP6472714B2 (ja) * | 2015-06-03 | 2019-02-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR20180104236A (ko) | 2017-03-10 | 2018-09-20 | 매그나칩 반도체 유한회사 | 전력 반도체 소자의 제조 방법 |
| DE102017012345B3 (de) | 2017-04-04 | 2022-11-10 | Infineon Technologies Ag | IGBT mit dV/dt-Steuerbarkeit |
| JP7024273B2 (ja) * | 2017-07-14 | 2022-02-24 | 富士電機株式会社 | 半導体装置 |
| CN113054012B (zh) * | 2021-02-23 | 2021-12-03 | 杭州士兰微电子股份有限公司 | 绝缘栅双极晶体管及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19705276A1 (de) * | 1996-12-06 | 1998-08-20 | Semikron Elektronik Gmbh | IGBT mit Trench-Gate-Struktur |
| JP3934613B2 (ja) * | 2004-01-21 | 2007-06-20 | 株式会社東芝 | 半導体装置 |
-
2004
- 2004-01-21 JP JP2004013459A patent/JP3934613B2/ja not_active Expired - Lifetime
- 2004-03-24 US US10/807,247 patent/US7038273B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152466B2 (en) | 2018-09-19 | 2021-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005209811A (ja) | 2005-08-04 |
| US20050156201A1 (en) | 2005-07-21 |
| US7038273B2 (en) | 2006-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10923582B2 (en) | Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region | |
| JP4351745B2 (ja) | 半導体装置 | |
| JP3356162B2 (ja) | 半導体装置及びその製造方法 | |
| KR100714857B1 (ko) | 절연 게이트형 반도체장치 | |
| JP2504862B2 (ja) | 半導体装置及びその製造方法 | |
| JP3934613B2 (ja) | 半導体装置 | |
| US20200235230A1 (en) | Super-junction igbt device and method for manufacturing same | |
| CN107210299B (zh) | 半导体装置 | |
| US10763252B2 (en) | Semiconductor device | |
| JP2002353456A (ja) | 半導体装置及びその製造方法 | |
| JP2007184486A (ja) | 半導体装置 | |
| JP2004022941A (ja) | 半導体装置 | |
| JP5480084B2 (ja) | 半導体装置 | |
| JP2002026320A (ja) | 双方向超接合半導体素子およびその製造方法 | |
| JP2002314080A (ja) | 半導体装置およびその製造方法 | |
| JP2018092968A (ja) | 半導体装置、ｒｃ−ｉｇｂｔ及び半導体装置の製造方法 | |
| JP2005285913A (ja) | 半導体装置およびその製造方法 | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP5687582B2 (ja) | 半導体素子およびその製造方法 | |
| JP2002353452A (ja) | 電力用半導体素子 | |
| JP2022000920A (ja) | 半導体装置 | |
| JP2018152426A (ja) | 半導体装置 | |
| US7091554B2 (en) | Semiconductor device | |
| JP2008153620A (ja) | 半導体装置 | |
| CN108305893B (zh) | 半导体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070306 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070315 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3934613 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |