JP2002522925A - トレンチゲート半導体装置 - Google Patents

トレンチゲート半導体装置

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Abstract

(57)【要約】 トレンチゲートパワー装置、例えばＭＯＳＦＥＴは、この装置のトレンチゲート構造（３３，２３，２０）に隣接する平行な導電チャネル（１２）を収容する複数の並列な基体領域（３）を有する半導体基体（１０）、例えば単結晶シリコンを有する。このチャネル（１２）は、並列なソース領域（１）に共通する第１主電極（２１）と並列な基体領域（３）に共通する第２領域（２）との間に平行に接続される。これら並列なソース領域（１）は、基体（１０）の並列な基体領域（３）でソースｐｎヘテロ接合（３１）を形成するために、この基体（１０）の主表面（１０ａ）上に堆積する狭いバンドギャップ半導体材料（ＳｉｘＧｅ（ １−ｘ））の層（１１）を有する。この狭いバンドギャップ半導体材料（ＳｉｘＧｅ（１−ｘ））は、耐久性を向上させ、パワー装置の第２の降伏を抑制するのに役立つ。有利なことに、少なくとも幾つかの基体領域（３）がこれらの電位を決定するために電極（２１）に短絡される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、狭いバンドギャップの半導体材料を有する領域を含むトレンチゲー
ト半導体装置に関する。特に、本発明は、例えば（一般にはパワーＭＯＳＦＥＴ
と呼ばれる）絶縁ゲート電界効果トランジスタのようなトレンチゲートパワー半
導体装置を提供する。
【０００２】 米国特許番号第ＵＳ−Ａ−５，６９８，８６９号は、トレンチゲート構造が第
１主表面から半導体基体へ延在する第１主表面を有する半導体基体を有したトレ
ンチゲート半導体装置を述べている。この基体はトレンチゲート構造に隣接して
延在する第１導電型の基体領域を含んでいる。この基体領域は、装置の通電路に
おいて反対の第２導電型である第１領域と第２領域との間にチャネル収容部分を
この装置に供給する。この第１領域は第２導電型であって、ヘテロ接合を供給す
る、半導体基体よりも狭いバンドギャップである狭いエネルギーバンドギャップ
を有する。米国特許番号第ＵＳ−Ａ−５，６９８，８６９号の全明細書は、参考
文献としてここに含まれる。
【０００３】 米国特許番号第ＵＳ−Ａ−５，６９８，８６９号に開示されている装置は、多
くの場合、この装置に対しいわゆるＳＯＩ(silicon on insulator)形式のために
、浮遊電位での基体領域を持つ。狭いバンドギャップ半導体基体の含有物は、こ
の”浮体効果”(floating body effect)を抑制し、この装置を通る漏れ電流を減
少させ、ドレイン降伏電圧を改善する。米国特許番号第ＵＳ−Ａ−５，６９８，
８６９号における多くの実施例は、ＤＲＡＭ(dynamic random access memory)で
あり、これのホールディング特性は、ＤＲＡＭセル選択トランジスタのドレイン
領域の内部に狭いバンドギャップ半導体材料を含有することで改善される。この
ドレイン領域は、トレンチされた、半導体基体の第１主表面に隣接して形成され
る。これらの実施例において、狭いバンドギャップの半導体材料はイオン打込み
、特に単結晶シリコンにゲルマニウムイオンを打込むことでこの領域に形成され
る。
【０００４】 本発明は、狭いバンドギャップの半導体材料が、米国特許番号第ＵＳ−Ａ−５
，６９８，８６９号の装置の特性とは全く異なる、パワー装置の特性を改善する
ためのトレンチゲートパワー半導体装置において、新規及び特別のやり方で有利
に使用することができるという発明者の認識に基づいている。
【０００５】 本発明によると、パワー装置であるトレンチゲート半導体装置と、この装置の
隣接する並列な基体領域のチャネル収容部分間に延在するトレンチゲート構造と
を提供する。これらチャネル収容部分は、（並列なソース領域に共通の）第１主
電極と（並列な基体領域に共通の）第２領域との間に平行に接続される。このパ
ワー装置における狭いバンドギャップ材料は、ヘテロ接合を有するソースｐｎ接
合を基体領域で形成するこれらのソース領域を供給するようにドープされる。こ
のｐｎヘテロ接合は、いわゆる”第２の降伏”を抑制するのに役に立ち、これは
さもなければ、第１主電極と第２領域との間の高電流、高電圧状態において、（
第２導電型の第１／ソース領域と第２領域との間に第１導電型の基体領域によっ
て形成される）寄生バイポーラトランジスタのターンオンから生じただろう。こ
れはパワー装置の安全な動作エリアＳＯＡ(safe operating area)を改善し、そ
れの”丈夫さ”とも呼ばれる。
【０００６】 半導体基体の第１主表面上の狭いバンドギャップ層は、半導体基体の外側に並
列なソース領域を供給する。ヘテロ接合は、ソース領域から第１導電型の基体領
域に第２導電型の電荷キャリアを注入することが、基体領域からソース領域に第
１導電型の電荷キャリアを注入するよりも非常に低くなるようなやり方でソース
ｐｎ接合と結合して働く。従って、寄生トランジスタは非常に低いゲインを有す
る。
【０００７】 この装置が、第１導電型の電荷キャリアのアバランシェ電流が基体領域からソ
ース領域に流れ始める第２の降伏状態に近づき始める場合、このときソース領域
から基体領域への第２導電型の電荷キャリアの電流が、寄生バイポーラトランジ
スタのターンオンを回避し、よってｐｎヘテロ接合に抑制される。結果的に、基
体領域は、この寄生バイポーラトランジスタのゲインを抑制することを局部的増
加させるのに必要なドープをせずに、第１導電型の低いドーピング濃度を有する
ことができる。このパワー装置の配置の幾何学形状は、コンパクトにすることが
でき、それの製造も簡単にすることもできる。
【０００８】
【発明の実施の形態】
全ての図は概略図であり、これら図面の部品の相対的な大きさ及び比率は図面
の明瞭性及び便宜性のために誇張又は縮小して示される。対応する参照符号は一
般的に、改良及び異なる実施例における一致する又は同様な特徴を先行技術と同
じように参照して使用される。
【０００９】 図１は、トレンチゲート３３を有し、本発明に従って構築されるセルラーパワ
ー半導体装置の実施例を説明する。このトレンチゲートパワー装置は、第１主電
極２１と第２主電極２２との間に並列トランジスタセル８の配列を収容する半導
体基体１０を有する。これら電極２１及び２２は、この装置を通る通電路の端子
を供給する。
【００１０】 この装置の各能動トランジスタセルエリア８において、第１導電型（すなわち
図１の実施例においてはｐ型）の基体領域３が、反対の第２導電型（本実施例に
おいてはｎ型）の第１領域１と第２領域２（それぞれソース及びドレイン）とを
分離する。よって、この装置は半導体基体１０に並列に置かれた複数の基体領域
３を有し、これら基体の各々はソース領域１及びドレイン領域２とそれぞれｐｎ
接合３１及び３２を形成する。
【００１１】 各セル８のソース領域１は、半導体基体１０よりも狭いエネルギーバンドギャ
ップの半導体物質からなる狭いバンドギャップ層１１を有する。典型的に、この
基体１０が単結晶シリコンからなるとき、ソース領域１がゲルマニウムとシリコ
ンとからなる混晶（ＳｉｘＧｅ（１−ｘ））を有してもよい。この狭いバンドギ
ャップ層１１は、並列する基体領域３とそれぞれヘテロ接合からなるソースｐｎ
接合を形成する前記装置の並列するソース領域１を供給する。それは半導体基体
１０の主表面１０ａ上に堆積される層１１なので、この狭いバンドギャップのソ
ース領域１は半導体基体１０の外側にあり、ｐｎヘテロ接合３１を組み合わせて
、結果的に生じたものがこの基体表面１０ａに形成される。
【００１２】 前記パワー装置セルの個々のソース領域１は、共通なソース電極を形成する電
極２１によって全ての装置セルの配列と共通に接続される。ドレイン領域２も全
てのセルに共通であり、半導体基体１０において基体領域３の下に置かれる。
【００１３】 このパワー装置は、基体表面１０ａから基体領域３を介してドレイン領域２へ
延在するトレンチ２０に存在するトレンチゲート３３を有する。このトレンチゲ
ート３３は、（図１の実施例においてはゲート絶縁層２３を横切って）トレンチ
２０の側壁に隣接する基体領域３の部分３ａと静電結合される。この静電結合は
、公知のやり方において、電圧信号をゲート３３に利用することによって、スイ
ッチのオン状態にソース領域１とドレイン領域２との間の第２導電型である電荷
キャリアの導電チャネル１２を第１導電型の部分３ａに誘導することに利用でき
る。並列する基体領域３のこれらチャネル収容部分３ａは、ソース電極２１とド
レイン領域２とに間に並列に接続されている。
【００１４】 図１に説明されるように、ソースｐｎ接合３１及びドレインｐｎ接合３２は、
平面的な幾何学形状であり、トレンチ２０の側壁において終了する。
【００１５】 パワー装置に対するセルラー配置の幾何学形状の実施例が図２に示され、基体
表面１０ａのレベルで行われる。この図２の実施例は、稠密六方幾何学形状であ
る。しかしながら、図１の装置の構造が全く異なる既知の幾何学形状、例えば方
形幾何学形状又は長形ストライプ幾何学形状で実施されてもよい。各々の場合に
おいて、トレンチ２０のゲート３３は、隣接する並列な基体領域３のチャネル収
容部分３ａの間に延在するグリッド部３３ａを有する。
【００１６】 図２の配置において、トレンチされたグリッド部３３ａは、各セル８の境界周
辺に延在するネットワークを共通の絶縁ゲート電極の配列として一緒に形成する
。従って、このトレンチ２０は、これらセルにおける領域１及び領域３とドレイ
ン領域２の一部を横方向に境界付けする。トレンチゲート３３は、制御を与える
ために図１の平面の外側にこの装置の第３端子を接触させる。図１及び図２は数
個のセル８だけしか示さないが、典型的にこの装置は、電極２１及び２２間に何
千ものこれら平行なセル８を有する。
【００１７】 実施例として、図１は縦形装置構造を示し、この構造において、共通な第２領
域２は、高い抵抗率のエピタキシアル層によって高い導電率の単結晶基板領域２
ａ上に形成されるドレインドリフト領域でもよい。この基板領域２は、縦形ＭＯ
ＳＦＥＴを供給する領域２と同じ導電型（本実施例においてはｎ型）でもよく、
又は縦形ＩＧＢＴを供給する反対の導電型（本実施例においてはｐ型）でもよい
。この基板領域２ａは、ＭＯＳＦＥＴの場合はドレイン電極と呼ばれ、ＩＧＢＴ
の場合はアノード電極と呼ばれる電極２２によってこの装置基体の底部の主表面
１０ｂに接触される。
【００１８】 ソース電極２１（図２に図示せず）は、トレンチゲート３３の上を単一層とし
て延在し、トレンチゲート３３上の中間絶縁層２０によってこの電極から絶縁さ
れる。狭いバンドギャップのソース領域層１１が、少なくとも多数の並列する基
体領域３のエリアに無くなるので、電極２１が基体領域３の電位を事前に規定す
るために、これらの特定の基体領域３と接触する。ｐｎヘテロ接合３１が存在す
るにもかかわらず、パワー装置において、このやり方で基体領域３の電位を事前
に決定すること及びそれを浮動させたままにしないことが有利となる。
【００１９】 従って、図１に説明されるように、ソース電極２１は、基体１０の第１主表面
１０ａにおいて狭いバンドギャップソース領域１及び基体領域３上に延在する。
このやり方で、ソース電極３１はｐｎヘテロ接合３１を短絡させるが、ソース領
域１より下方にあるチャネル収容部分３ａからは離れている。この状態でさえも
、本発明は、チャネルしきい値電圧及びパワー装置の電圧阻止性能に適するよう
に、基体領域３に対し低いドーピングレベル及び低い抵抗率の使用を許容する利
点を有する。図１及び図２に説明される基体領域３の全てがこのやり方で短絡さ
れる。説明された形式において、狭いバンドギャップ層１１は、いまだこれらの
短絡された基体領域３を持ってソースｐｎ接合３１を形成しているが、電極２１
が基体領域３をこれらのソース領域１に短絡させる場所が存在する（図２におけ
る六角形の輪郭である）局部開口５を有する。よって、図２の実施例において各
セルのソース領域１は、六角リングの形状である。
【００２０】 本発明のヘテロ接合ソーストレンチゲートパワー装置の背後にある原理は、ｐ
ｎ接合を横断する注入効率が大きく異なることを利用する。このｐｎ接合３１は
、異なるバンドギャップ半導体材料１１と３との間にヘテロ接合を有する。後述
する議論において、エピタキシアルＳｉｘＧｅ（１−ｘ）は深くドープされた（
Ｎ＋）ｎ型ソース領域１の半導体材料として使用されるのに対し、基体１０（及
び故に基体領域３）は単結晶シリコンであると仮定する。
【００２１】 ｐｎ接合３１において、ＳｉとＳｉｘＧｅ（１−ｘ）との間のヘテロ接合は、
このｐｎ接合の零バイアス空乏層内に置かれる。ｐ型からｎ型への遷移は、Ｓｉ
からＳｉｘＧｅ（１−ｘ）への遷移（又は反対の導電型の装置においては逆への
遷移）と一致する。実際には、ｐｎ接合の正確な位置にシフトし、高くドープさ
れたソース領域からの少量のドーパント拡散(dopant diffusion)が製造中に起こ
ってもよい。このような拡散を許容するために、反対の導電型の狭いバンドギャ
ップ（ＳｉｘＧｅ（１−ｘ））層１１の非常に薄い部分が基体領域３と同じ導電
型（本実施例においてｐ型）でこの基体領域３に隣接して堆積される。従って、
本実施例において、製造された装置のＳｉｘＧｅ（１−ｘ）層１１が完全なｎ型
、又はＳｉｘＧｅ（１−ｘ）層１１の一部が、ｐ型のＳｉ基体領域３から約５ｎ
ｍ以下の距離にわたり低くドープされたｐ型で、その残りの厚さがｎ型でもよい
。ｐ型のＳｉｘＧｅ（１−ｘ）のこの非常に短い距離がｐｎ接合の零バイアス空
乏層内、すなわちＳｉｘＧｅ（１−ｘ）層１１の十分に空乏となる部分にある。
【００２２】 従来のＳｉ型装置の特性は、小さな直列抵抗を加えた位しかないＳｉｘＧｅ（ １−ｘ） で生じるので、シリコン半導体基体１０’におけるドーパントイオン及
びＧｅイオンの両方を打込むことでパワー装置のソース領域１’を形成すること
が満たされない。代わりとして、ｐｎ接合３１において、ソース領域１は、完全
にＳｉｘＧｅ（１−ｘ）となり、低くドープされた基体領域３は、少なくともｐ
ｎ接合自体から非常に短い距離の後に完全なＳｉとなる。
【００２３】 ｐｎ接合３１の各側の電荷キャリア濃度は、Ｅｇがこのヘテロ接合の当該側の
バンドギャップである（−Ｅｇ／ｋＴ）の指数に比例するので、バンドギャップ
における僅かな変化が注入比において非常に大きな差となる。結果として、ｐｎ
ヘテロ接合の広いバンドギャップ側（Ｓｉ）から狭いバンドギャップ側（Ｓｉｘ Ｇｅ（１−ｘ））への注入は、通常使用されるドーピングレベルを考慮せずに反
対に注入するよりも効果的である。
【００２４】 図５は、図１及び図２の型と似ているが、単結晶Ｓｉから形成されるソース領
域１’を持つ既知の型のパワー装置を説明する。従って、図５の装置のソースｐ
ｎ接合３１’は単結晶Ｓｉにおけるホモ接合であり、ヘテロ接合ではない。領域
１’２’３’により形成され、それのエミッタとして領域１’を備える寄生ＮＰ
Ｎバイポーラトランジスタが存在する。図５の装置の耐久性テスト（又はアバラ
ンシェ故障状態）中に、正孔がｐ型基体領域３’によってアバランシェ電流から
集められ、この寄生ＮＰＮトランジスタをターンオンし、これら正孔がバイアス
にソースｐｎ接合３１’を送ることができる。この接合３１’が高くドープされ
た（Ｎ＋）ソース領域１’と低くドープされた（Ｐ−）基体領域３’との間にあ
るので、ｎ型領域１’からｐ型領域３’への電子注入は、ｐ型領域３’からｎ型
領域１’への正孔の注入よりも普通はかなり高くなる。よって、（アバランシェ
電流から）この接合３１’を横断する各正孔は、例えば１０個の電子を反対方向
に戻させ、これが寄生トランジスタを非常に効果的にターンオンすることを供給
する。これはいわゆる”第２の降伏”によるパワー装置の故障を生じる。寄生ト
ランジスタの効率を減少させるために、基体領域３’において高くドープされた
部分３０をチャネル収容部分３ａ’の外側に含むことが従来の実施である。これ
は各セルに対し余計な製造ステップと余計な配置エリアを必要とする。この高く
ドープされた部分３０がチャネル収容部分３ａ’には供給されないので、寄生Ｎ
ＰＮトランジスタはいまだこのエリア内に存在する。
【００２５】 本発明は、ソース領域１を少なくともｐｎ接合に隣接する層１１として供給さ
れる、例えばＳｉｘＧｅ（１−ｘ）のような狭いバンドギャップ材料に変えるこ
とでこれらの問題を避ける。結果生じたｐｎヘテロ接合３１でのバンドギャップ
における差は、注入状態が保存されるので、低くドープされたｐ型基体領域３か
ら高くドープされたｎ型ソース領域１への正孔の注入が、ｎ型ソース領域１から
ｐ型基体領域３への電子の注入よりも高くなることを意味する。従って、例えば
アバランシェ電流からの１０個の正孔が１つの電子だけをｎ型ソース領域１から
ｐｎ接合３１を横断しｐ型基体領域３に戻させてもよい。これは寄生ＮＰＮトラ
ンジスタがターンオンされないことを意味し、第２の降伏の故障も起こらない。
【００２６】 よって、本発明は、図５の高くドープされた部分３０の追加供給を必要とせず
に、寄生ＮＰＮトランジスタを抑制する。製造工程は簡素化可能であり、各々の
装置セルに対するよりコンパクトな配置も可能である。その上、本発明に係る狭
いバンドギャップソース領域１のｐｎヘテロ接合３１は、低くドープされたチャ
ネル収容部分３ａ’のエリアにおいても寄生ＮＰＮトランジスタを抑制するのに
効果的である。
【００２７】 典型的に、基体１０は単結晶シリコンからなり、ソース領域層１１は低温、例
えば約７００℃で基体表面１０ａ上にエピタキシアル法で堆積されたゲルマニウ
ム及びシリコンの混晶（ＳｉｘＧｅ（１−ｘ））を有してもよい。ＰＥＣＶＤ(P
lasma Enhanced Chemical Vapour Doposition)は、特に便利であるが、他の低温
での堆積工程、例えば分子線エピタキシ(MBE:molecular beam epitaxy)を代わり
に使用してもよい。このＳｉｘＧｅ（１−ｘ）材料は、ソース領域１の所望の導
電率を決定するドーパント濃度（Ｎ＋）、例えば１０１８から１０２１までのリ
ン又はヒ素若しくは他のドナー（原子ｃｍ−３）で堆積される。Ｎ＋にドープさ
れたＳｉｘＧｅ（１−ｘ）材料をソース領域１上に供給した後、ヘテロ接合を越
えてｐｎ接合が拡散するのを避けるために、後続する長い処理ステップに対して
も低温での処理のみに使用されることが望ましい。
【００２８】 このソース領域１は、例えば１０ｎｍから５０ｎｍの範囲の厚さを持つＳｉｘ Ｇｅ（１−ｘ）からなる単なる単一の薄いエピタキシアル層１１にする。この合
金層１１におけるＧｅの比率（１−ｘ）は、Ｇｅ及びＳｉの格子のミスマッチに
よる歪みによって破損されるヘテロ接合３１に結晶格子を持たずに、ｐｎ接合３
１において領域１と３との間に所望の注入比率を与えることを必要とする追加の
電位エネルギーバリアを供給するように十分高く選択される。これは前記層１１
の厚さ（ｄｎｍ）と約４０ｎｍ％以下にすべきそれのＧｅ原子パーセント（Ｐ）
との積ｄ・Ｐを選択することで達成される。典型的に、この混合結晶層における
Ｇｅの含有率（１−ｘ）は、０．１から０．３の範囲内である。この層１１は、
全体の厚さにわたって又はホウ素でドープされたＳｉ基体領域３に隣接するホウ
素でドープされたｐ型の少なくとも厚さ５ｎｍ以下の大部分にわたってｎ型にす
るために、リンでドープされてもよい。短絡開口５は、フォトリソグラフィーに
より規定され、ＳｉｘＧｅ（１−ｘ）層１１を介し、下方に置かれたＳｉ基体領
域３にエッチングすることで形成される。
【００２９】 Ｓｉ基体領域３は、均一なドーピング濃度（Ｐ）で単結晶Ｓｉ領域２上に堆積
するエピタキシアル層でもよく、又はこの領域２に過剰なドーピングを実施する
ことで傾斜ドーピング濃度（Ｐ）により形成されてもよい。この傾斜ドーピング
濃度（Ｐ）は、前記表面１０ａに隣接して最大値を有してもよい。典型的な実施
例において、基体領域３（故にそれのチャネル収容部分３ａ）のドーピング濃度
（Ｐ）は、例えば１０１６から１０１７（原子ｃｍ−３）のホウ素でもよい。基
体領域３の厚さ（表面３ａより下の深さ）及びチャネル１２の長さは、トレンチ
ゲートパワー装置の所望の特性に依存する。この大きさは、例えば（主電極２１
と２２との間を約７０Ｖで動作する）低電圧のパワー装置の場合は、少なくとも
０．５μｍである。より高電圧な装置に対しては、その大きさは典型的に１μｍ
以上である。トレンチ２０の深さは、例えば０．７μｍから１．５μｍのように
いくらか深くなる。典型的に、トレンチゲート３３は、酸化シリコンのゲート絶
縁層２３上のドープされた単結晶シリコンであり、電極２１及び２２は例えばア
ルミニウムでもよい。
【００３０】 従って、図１のパワー装置の構造は、従来のトレンチゲートＭＯＳＦＥＴの構
造と似ており、ソース領域１の狭いバンドギャップ層１１とｐｎヘテロ接合３１
を形成することを除いては、既知のＭＯＳＦＥＴ技術を用いて製造される。スイ
ッチの能動セルラーエリアは、多くの既知なＭＯＳＦＥＴの周辺終端方式(perip
heral termination schemes)のどれか１つによって基体１０の周辺部の周りを境
界付け、これは図１には示されない。このような方式は、トランジスタセル製造
ステップより先に、基体表面１０ａの周辺エリアで、厚いフィールド酸化層の形
式を通常は含んでいる。その上、様々な既知の回路（例えばゲート制御回路）は
、能動セルラーエリアと周辺終端方式との間に基体１０のエリアにおける装置と
結合される。典型的に、これらの回路素子は、トランジスタセルに用いられるの
と同じマスキング及びドーピングステップを幾らか使用して、この回路エリアに
それら自身を配置することで製造される。
【００３１】 図１の装置において、狭いバンドギャップ層１１は不連続であり、トレンチゲ
ート構造３３，２１，２０が基体１０まで延在する場所は存在しない。この装置
の構造は、始めにＳｉｘＧｅ（１−ｘ）ソース層１１を堆積させ、次にトレンチ
２０をエッチングアウトし、ゲート酸化層２１を成長させ、そしてトレンチネッ
トワークにゲートポリシリコン材料３３を堆積させることで形成可能である。こ
の装置がこのやり方で製造されるとき、トレンチゲート構造３３，２１，２０の
頂上にはＳｉｘＧｅ（１−ｘ）層１１は供給されない。しかしながら、図１の装
置は、トレンチゲート構造３３，２１，２０の頂上に絶縁層２０を有している。
【００３２】 図３は、本発明にも従っている改良された装置の構造を説明する。この構造に
おいて狭いバンドギャップ層１１は、トレンチゲート構造３３，２１，２０の傾
斜部分３３ａ上の絶縁層２０にわたって延在する。この装置の構造は、Ｓｉ基体
１０にトレンチゲート構造３３，２１，２０を形成した後、ＳｉｘＧｅ（１−ｘ ） 層１１を成長させることで形成される。この工程の利点は、トレンチゲート構
造３３，２１，２０を形成する処理ステップを介してＳｉｘＧｅ（１−ｘ）層１
１を置くことを避けることである。この装置の構造において、この狭いバンドギ
ャップ層１１は、並列する基体領域３及びトレンチゲート構造のグリッド部上の
絶縁層２０にわたる単一層として延在する。
【００３３】 既に述べられたように、ソース電極２１は、パワー半導体装置の主電極にしば
しば用いられるアルミニウムを有する。先行技術において公知であるように、ア
ルミニウムは、シリコンと混合する傾向を有し、幾つかの公知技術はアルミニウ
ム電極がこの電極によって接触されるシリコンを有する領域を介して混合される
ことを防ぐことを考案してきた。上記技術は、ｐｎヘテロ接合３１を保護するた
めに、本発明に従うパワー装置の電極２１に使用される。上記技術の１つは、数
％のシリコンを有したアルミニウム合金を使用している。このようなアルミニウ
ムシリコン合金（Ａｌ：Ｓｉ）は、図１及び図３の電極２１に使用されてもよい
。薄いＳｉｘＧｅ（１−ｘ）層１１を保護するために使用される他の既知の技術
は、バリア金属（例えばチタン又は窒化チタン若しくはタングステン）の薄層を
挿入することである。よって、図１及び図３の（アルミニウムを有する）電極２
１の大半が堆積する前に、上記物質からなるバリア層２８が堆積可能となる。
【００３４】 図４は、上記バリア金属でもよいバッファ層２８を持つ実施例を説明する。代
わりに、図４の層２８は、図４のｎ型のソース領域１の一部を形成し、ＳｉｘＧ
ｅ（１−ｘ）層１１と同じ導電型を持つようにドープされるシリコンでもよい。
よって、本発明に係るパワー装置は、合成ソース領域１（１１，２８）を有して
もよい。しかしながら、Ｓｉ層２８の厚さが増大するので、この薄いＳｉｘＧｅ （１−ｘ） 層１１の効果は減少する。バッファ層２８を使用することは、図１及
び図３の装置の実施例に組み込まれてもよい。
【００３５】 図１及び図２に示される装置セル８の全ては、ソース電極２１に短絡される基
体領域３を有する。しかしながら、これらの基体領域３の割合のみがこのやり方
で短絡されることも可能である。短絡する基体領域３の数は、例えばこのパワー
装置の複数の並列な基体領域３全体の５％から１０％の間である。図３は、基体
領域３の割合のみが短絡される状態を説明している。図３に説明される装置のエ
リアに４つの装置セルがあり、その１つのセル８ａは、短絡している一方、３つ
のセル８ｂは短絡せずに基体領域３を有する。非短絡セル８ｂに関し、狭いバン
ドギャップ層１１は、並列する基体領域３とトレンチゲート構造３３，２１，２
０上の絶縁層２０とにわたる単一層として延在する。これら非短絡セル８ｂは、
図１のセル８の各々が前記セルエリア内に短絡開口５を収容するための余分な配
置空間を必要とするので、図１のセル８よりも小さい表面１０ａの配置エリアを
占める。よって、よりコンパクトな装置が非短絡セル８ｂを選択することで達成
される。この狭いバンドギャップ層１１は不連続、さもなければ短絡回路がセル
８ａに形成される場所が無いかである。図３は短絡されたセル８ａに関する極端
な状況を説明する。この極端な状況において、狭いバンドギャップ層１１が短絡
された基体領域３の全エリアにわたって無くなっているので、この狭いバンドギ
ャップ層１１は、これらの短絡された基体領域３とソースｐｎ接合２１を形成し
ない。
【００３６】 他の多くの改良が本発明の範囲内で可能であることは明白である。ｎチャネル
の装置が図１から図４を参照して述べられている。しかしながら、ｐチャネルの
パワー装置も本発明に従って可能である。この装置において領域１及び２はｐ型
であり、ベース領域３はｎ型、導電チャネル１２は正孔である。
【００３７】 縦形離散装置は、図１から図４を参照して説明され、これは基体１０の後面１
０ｂに接触する第２主電極２２を有する。しかしながら結合されるパワー装置も
本発明に従って可能である。この場合、領域２は、装置基板とエピタキシアル基
体領域３との間のドープされた埋設層でもよい。このドープされた埋設層領域２
は、基体１０の前方主表面１０ａからこの埋設層領域２の深い方に延在するドー
プされた周辺接触領域を介してこの主表面１０ａで電極２２によって接触される
。
【００３８】 既に説明されたように、半導体基体が単結晶シリコンであるとき、狭いバンド
ギャップ層１１は、ゲルマニウム及びシリコンの混晶ＳｉｘＧｅ（１−ｘ）を有
利に有してもよい。しかしながら、他の既知な狭いバンドギャップ材料が例えば
ＳｉＳｎ又はＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＳｎＴｅ、ＺｎＳｂ若しくはＩｎＡ
ｓ又はＳｉとこれら他の半導体との混合される結晶合金を使用してもよい。
【００３９】 本開示を読むことにより、他の変化及び改良が当業者には明らかである。この
ような変化及び改良は、半導体装置の設計、製造及び使用とこの装置の構成部品
とにおいて既に公知であり、ここで既に述べられた特徴の代わりに又はそれに加
えて使用される同等な及び他の特徴を含んでもよい。
【００４０】 たとえ特徴の特定な組み合わせに対する請求項が、本出願に形成されていても
、本発明の開示する範囲は、どの請求項に記載されたのと同じ発明に関するか、
及び本発明が行ったのと同じ技術的問題のいくらか又は全てを軽減するかに関わ
らず、如何なる新規特徴又はここに明白に若しくは暗に述べられた特徴の新規組
み合わせ又はそれの一般論も含むことを理解すべきである。
【００４１】 本出願人は、本出願又はこの出願から得られる他のどんな出願の審査中に、如
何なる上記特徴及び／又は上記特徴の組み合わせを形成してもよいことを指摘し
ておく。
【図面の簡単な説明】
【図１】 図１は本発明に係るトレンチゲートパワー半導体装置の能動な中
心部分の断面図である。
【図２】 図２のＩ−Ｉ線を取った図１の断面図を持つ、本装置の能動な中
心部分の平面図である。
【図３】 図１と類似するが、本発明にも従う改良されたトレンチゲートパ
ワー半導体装置からなる断面図である。
【図４】 図１と類似するが、本発明にも従う改良されたトレンチゲートパ
ワー半導体装置からなる断面図である。
【図５】 図１と類似するが、従来技術に従う、故に本発明の実施例ではな
いトレンチゲートパワー半導体装置からなる断面図である。
【符号の説明】
１，１１ 第１領域 ２ 第２領域 ２ａ 基板領域 ３ 基体領域 ３ａ 主表面 ５ 局部開口 ８ トランジスタセル １０ 半導体基体 １０ａ 基体表面 １０ｂ 後面 １２ 導電チャネル ２０ トレンチ ２１，２２ 電極 ２３ ゲート絶縁層 ３１，３２ ｐｎ接合 ３３ トレンチゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ６５５Ｚ (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トレンチゲート構造が第１主表面から半導体基体へ延在する
    当該第１主表面を持つ当該半導体基体を有するトレンチゲート半導体装置であっ
    て、前記基体は前記トレンチゲート構造に隣接して延在する第１導電型の基体領
    域を含み、前記基体領域は、前記装置の通電路において反対の第２導電型の第１
    領域と第２領域との間にチャネル収容部分を前記装置に供給し、前記第１領域は
    、第２導電型であって、ヘテロ接合を供給する、前記基体の半導体材料よりも狭
    いエネルギーバンドギャップである、狭いバンドギャップの半導体材料を有する
    トレンチゲート半導体装置において、前記装置が、前記基体内に並列に置かれる
    、前記第１主表面に延在する複数の前記基体領域を有するパワー装置であり、前
    記トレンチゲート構造は、隣接する並列な基体領域の前記チャネル収容部分間に
    延在するグリッド部を有し、前記第１領域の前記狭いバンドギャップの半導体材
    料は、狭いバンドギャップ層によって前記基体の外側に設けられ、前記狭いバン
    ドギャップ層は、前記並列な基体領域が前記第１主表面に延在する基体とヘテロ
    接合を形成するために、前記第１主表面上に存在し、前記狭いバンドギャップ層
    は、前記ヘテロ接合を有する個々のソースｐｎ接合を前記基体領域と形成する前
    記装置の並列なソース領域を前記並列する基体領域に供給し、前記第２領域は、
    前記並列な基体領域を共通領域として下方に備え、及び前記並列な基体領域の前
    記チャネル収容部分が共通の第２領域と前記並列なソース領域の共通な主電極と
    の間に平行に接続されることを特徴とするトレンチゲート半導体装置。
  2. 【請求項２】 前記第１主電極は、前記基体領域を前記ソース領域に短絡さ
    せるために、多数の基体領域と接触させるように、前記狭いバンドギャップ層が
    、前記少なくとも多数の前記並列な基体領域のエリアにわたってないことを特徴
    とする請求項１に記載の装置。
  3. 【請求項３】 前記狭いバンドギャップ層は、前記多数の基体領域とソース
    ｐｎ接合を形成するが、前記第１主電極が前記基体領域を前記ソース領域に短絡
    させる場所が存在する局部開口を有することを特徴とする請求項２に記載の装置
    。
  4. 【請求項４】 前記狭いバンドギャップ層が多数の基体領域とソースｐｎ接
    合を形成しないように、前記狭いバンドギャップ層が前記多数の短絡された基体
    領域の全てのエリアにわたりないことを特徴とする請求項２に記載の装置。
  5. 【請求項５】 前記多数の短絡された基体領域が、複数の前記並列な基体領
    域全ての５％から１０％の間であることを特徴とする請求項２、３又は４に記載
    の装置。
  6. 【請求項６】 前記狭いバンドギャップ層が不連続であり、前記トレンチゲ
    ート構造が前記基体に延在する場所がないことを特徴とする先行する請求項の何
    れか一項に記載の装置。
  7. 【請求項７】 絶縁層が前記第１主表面において前記トレンチゲート構造の
    グリッド部上に存在し、前記狭いバンドギャップ層は、前記トレンチゲート構造
    の前記グリッド部上の前記絶縁層にわたって延在することを特徴とする請求項１
    乃至５の何れか一項に記載の装置。
  8. 【請求項８】 前記狭いバンドギャップ層は、前記並列な基体領域と前記ト
    レンチゲート構造の前記グリッド部上の前記絶縁層とにわたり単一層として延在
    することを特徴とする請求項７に記載の装置。
  9. 【請求項９】 前記狭いバンドギャップ層は、ゲルマニウムとシリコンとの
    混晶を有し、前記半導体基体は単結晶シリコンからなることを特徴とする先行す
    る請求項の何れか一項に記載の装置。
  10. 【請求項１０】 アルミニウムを有する層が少なくとも前記第１主電極の一
    部を供給し、バッファ層が、前記ヘテロ接合を前記アルミニウム含有層から保護
    するために、前記アルミニウム含有層と前記狭いバンドギャップ層との間に存在
    することを特徴とする請求項９に記載の装置。
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