JPH10154400A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法Info
- Publication number
- JPH10154400A JPH10154400A JP31078596A JP31078596A JPH10154400A JP H10154400 A JPH10154400 A JP H10154400A JP 31078596 A JP31078596 A JP 31078596A JP 31078596 A JP31078596 A JP 31078596A JP H10154400 A JPH10154400 A JP H10154400A
- Authority
- JP
- Japan
- Prior art keywords
- block
- erasing
- erase
- transistor
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
来る不揮発性半導体記憶装置を提供すること。 【解決手段】 本発明の不揮発性半導体記憶装置は、各
ブロックに対して消去動作時に所定の電圧を供給するた
めの消去回路30に、ブロックアドレス信号に応じて消
去用トランジスタ31がスイッチングを行うかどうかを
検出するための消去アドレス検出回路33を備えてい
る。
Description
される半導体記憶装置に関し、特に、不揮発性を有し、
一括あるいはブロック単位でデータを消去することので
きる不揮発性半導体記憶装置に関する。
としては、一括あるいはブロック単位でデータを消去す
ることのできるフラッシュメモリ及びEEPROM(El
ectrically Erasable and Programmable Read Only Mem
ory )がある。
においては、製品として出荷する前に、各ブロックの消
去機能をテストする必要があり、従来、以下のような方
法により、テストが行われていた。
モリ領域に「1」を書き込んでから、消去するブロック
を1ブロックずつ順次選択して、ブロック単位の消去動
作と、消去するブロックと他のブロックとの干渉がない
ことを確認していた。
憶装置においては、1ブロックを消去するためにかかる
時間が長いことから、このようなテスト方法では、記憶
容量が大容量になるにつれて、該テストに膨大な時間が
かかるといった問題が生じることとなった。例えば、1
ブロック消去するために2秒程度かかるものとし、ブロ
ック数が32ブロックであるとすると、当該不揮発性半
導体記憶装置全体の消去テストが終了するまでに、約1
分程度の時間を要することになっていた。
されたのが特開平4−260000号(以下、引用例)
に開示されている技術である。
のブロックからなるメモリセルアレイと、複数のブロッ
クの夫々に対応して設けられた複数の消去ラインドライ
バからなる消去ラインドライバアレイと、アドレスを指
定するためのアドレスバッファと、複数の消去ラインド
ライバを駆動するための信号を出力する消去ブロックデ
コーダを有するロウデコーダとを備えているものであ
る。
における特徴は、外部からのテスト信号がオンであった
場合、ロウデコーダの備える消去ブロックデコーダが、
アドレスバッファから指定に従って、複数のブロックの
内の偶数番目のブロックからなる偶数ブロック群と、奇
数番目のブロックからなる奇数ブロック群とのいずれか
一方に関して、対応する消去ラインドライバを同時に駆
動するための信号を出力することである。
不揮発性半導体記憶装置においては、偶数ブロック群の
消去テストと、奇数ブロック群の消去テストとの2回の
消去テストを行うことにより、消去動作において、隣接
するブロック同士の相互干渉がないことを確認できると
共に、消去テストに要する時間を大幅に短縮できるもの
としている。
た引用例の不揮発性半導体記憶装置は、以下に示すよう
な問題点を有していた。
消去ブロックデコーダは、前記公報に記載されているよ
うに、アドレスを指定するアドレス信号と、テスト信号
とを入力とするものであり、テスト信号がオンであった
場合、アドレス信号の示すビット列を構成する複数のビ
ットの内、最下位のビットのみが出力に関係するように
して構成された論理回路である。
ダにおいては、テスト信号がオンになると、アドレス信
号における最下位ビットを除く上位のビットに関わる部
分に不備を有している場合であっても、上述したような
偶数ブロック群/奇数ブロック群に対して一括に消去テ
ストを行う際に同様の結果を生じることとなる。
ブロックを個別に指定して消去動作を行う際には、当然
のことながら、消去ブロックデコーダにおけるアドレス
信号の全てのビットに関わる部分が正常に論理動作を行
っていなければならない。
においては、隣接するブロック間で消去動作時に干渉が
生じるかどうかについては判断できるものの、各ブロッ
クが個別に消去可能であるかどうかを判断しようとする
場合、従来通り各ブロックを順次指定して消去テストを
行わなければならなかった。
例の不揮発性半導体記憶装置において、消去テストを完
全なものとしようとする場合、依然として、該テストに
膨大な時間を要するといった問題が生じていた。
の有する不具合を解消し、消去テストに要する時間を短
縮することができる不揮発性半導体記憶装置を提供する
ことにある。
を解決するために、以下に示す原理に基づいて、所望と
する不揮発性半導体記憶装置を構成することとした。
いる消去回路には、消去時に各ブロックに所定の電圧を
供給するために、アドレス信号に応じてスイッチング動
作を行う消去用トランジスタが備えられている。ここ
で、各ブロックが消去動作を行う場合にセカンドタイム
スケールの時間を要するのに対して、この消去用トラン
ジスタがアドレス信号に応じてスイッチング動作を行う
ためには、ナノセカンドのタイムスケールの時間しか必
要としない。
いうブロック群に限らず、複数のブロックを指定して一
括して消去テストを行い、各ブロックが干渉なく消去可
能であると判断された場合とは、換言すれば、対応する
消去用トランジスタさえオンになれば、各ブロックが消
去可能であることを示している。
用トランジスタがオンにさえなれば、各ブロックが消去
可能であると判断された後に、個々のブロックを指定す
るアドレス信号に応じて、対応する消去用トランジスタ
がスイッチング動作を行うかどうかを判断することによ
り、消去テストに要する時間を短縮するものとした。
て、消去テストを行うための具体的手段を列挙する。
導体記憶装置として、複数のメモリセルから構成される
ブロックを複数個有するメモリセルアレイと、データ消
去すべきブロックを指定するためのブロックアドレス信
号を生成するためのブロックアドレス信号生成手段と、
前記ブロックアドレス信号を受けて前記ブロック毎にデ
ータを消去するために前記複数のブロックの夫々に対応
して設けられた複数の消去回路とを備えた不揮発性半導
体記憶装置において、前記複数の消去回路の夫々は、ブ
ロックアドレス信号に応じて、対応する前記ブロックに
対して、データ消去に必要な所定の電圧を供給するスイ
ッチング素子として動作する消去用トランジスタと、該
消去用トランジスタが、前記ブロックアドレス信号に応
じて、対応する前記ブロックに対して前記所定の電圧を
供給するかどうかを表す消去アドレス検出信号を出力す
るための消去アドレス検出回路とを備えていることを特
徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第1の不揮発性半導体記憶装
置において、前記複数の消去回路の夫々は、消去テスト
の形態を指定する外部からの消去テスト信号と、前記ブ
ロックアドレス信号とを受けて、前記消去用トランジス
タを駆動するかどうかを判定し、駆動する場合には、ト
ランジスタ駆動信号を前記消去用トランジスタに対して
出力するための駆動信号生成手段を更に備えていること
を特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第2の不揮発性半導体記憶装
置において、前記ブロックアドレス信号は、複数のビッ
トを有するビット列であり、夫々の前記駆動信号生成手
段は、前記消去テスト信号がオンである場合には、前記
ブロックアドレス信号を構成する前記ビット列の最下位
ビットに従って、対応するブロックが前記メモリセルア
レイにおいて、偶数番目であるか奇数番目であるかによ
って、対応する前記消去用トランジスタを駆動するかど
うかを判定し、駆動する場合には、前記消去用トランジ
スタに対して前記トランジスタ駆動信号を出力し、前記
消去テスト信号がオフの場合には、前記ブロックアドレ
ス信号のみに従って、前記判定を行い、前記消去用トラ
ンジスタを駆動する場合には、対応する前記消去用トラ
ンジスタに、前記トランジスタ駆動信号を出力すること
を特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第1乃至第3のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ソースは、ソースラインに接続されており、該ソースラ
インは、対応する前記消去用トランジスタに接続され
て、前記所定の電圧を供給されることを特徴とする不揮
発性半導体記憶装置が得られる。
導体記憶装置として、前記第1乃至第3のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ゲートは、消去ラインに接続されており、該消去ライン
は、対応する前記消去用トランジスタに接続されて、前
記所定の電圧を供給されることを特徴とする不揮発性半
導体記憶装置が得られる。
を受ける第4及び第5の不揮発性半導体記憶装置におけ
るブロック消去のテスト方法として、前記複数のブロッ
クの内、前記メモリセルアレイにおける偶数番目に位置
するブロックの群である偶数ブロック群と、前記メモリ
セルアレイにおける奇数番目に位置するブロックの群で
ある奇数ブロック群とに関して、該偶数ブロック群と奇
数ブロック群とのいずれか一方のブロック群のデータ消
去を行う第1のステップと、該一方のブロック群のデー
タ消去が完全になされたことと、該一方のブロック群と
残りの前記ブロック群とが干渉していないことを確認す
る第2のステップと、前記偶数ブロック群と前記奇数ブ
ロック群との内、前記残りのブロック群のデータ消去を
行う第3のステップと、該残りのブロック群のデータ消
去が完全になされたことを確認する第4のステップと、
前記複数のブロックの夫々を指定するアドレス信号に応
じて、対応する前記消去用トランジスタがオンするかど
うかを検出する第5のステップとを備えることを特徴と
する不揮発性半導体記憶装置におけるブロック消去のテ
スト方法が得られる。
ック群のデータ消去が完全になされたことと、該残りの
ブロック群と前記一方のブロック群とが干渉していない
ことを確認する第4のステップとしても良い。
揮発性半導体記憶装置について、図面を参照して説明す
る。
の形態の不揮発性半導体記憶装置は、図1に示される様
に、複数のブロックB0〜B31を有するメモリセルア
レイ10と、ブロックアドレス信号生成手段20と、複
数のブロックB0〜B31に対応した複数の消去回路E
0〜E31とを備えている。
に示される様に、メモリセル12がワードライン13、
ビットライン14、及びソースライン15で接続されて
なるメモリセルアレイ10において、一つのワードライ
ン13が接続されているメモリセル12で構成されてい
る。即ち、本実施の形態において、各ブロック11は、
メモリセルアレイ10における一行に相当する。また、
各ブロック11のソースライン15には、後述する様
に、消去用トランジスタにより所定の電圧が供給され
る。尚、メモリセルアレイ10において、偶数番目に位
置するブロックB0,B2,B4・・・,B30を総称
して偶数ブロック群と呼び、奇数番目に位置するブロッ
クB1,B3,B5,・・・,B31を総称して奇数ブ
ロック群と呼ぶこととする。
ータ消去すべきブロック11を指定するためのブロック
アドレス信号を生成して、後述する様に、消去回路の有
する駆動信号生成手段に対して、該ブロックアドレス信
号を出力するためのものである。尚、本実施の形態にお
いて、ブロックアドレス信号は、複数のビットからなる
ビット列であるものとする。
に示される様に、夫々、消去用トランジスタ31と、駆
動信号生成手段32と、消去アドレス検出回路33とを
備えている。
は、対応する各ブロックB0〜B31の夫々が有するソ
ースライン15に対して、消去動作を行う際に、後述す
るトランジスタ駆動信号により駆動されて、所定の電圧
を供給するためのスイッチング素子として動作するもの
である。
アドレス信号生成手段20の出力するブロックアドレス
信号と、外部から与えられる消去テスト信号とを受け
て、消去用トランジスタ31を駆動するかどうかを判定
し、駆動する場合には、トランジスタ駆動信号を消去用
トランジスタ31に対して出力するためのものである。
ここで、本実施の形態において、消去テスト信号は、偶
数ブロック又は奇数ブロックのいずれか一方を一括して
消去する様な消去テストを行う場合にオンであり、各ブ
ロックを一義的に指定して消去する場合にオフであるも
のとする。これに伴い、駆動信号生成手段32は、消去
テスト信号がオンである場合、ブロックアドレス信号を
構成するビット列の最下位ビットの示す“0”又は
“1”に従って、奇数ブロック群/偶数ブロック群をい
ずれか一方が一括して指定されているものと判定して、
対応するブロックが該指定に該当している場合には、前
述のトランジスタ駆動信号を消去用トランジスタ31に
対して出力する。一方、消去テスト信号がオフである場
合、駆動信号生成手段32は、ブロックアドレス信号を
構成するビット列の全てに従って、消去用トランジスタ
31を駆動するかどうかを判定する。このことから理解
される様に、テスト信号がオンである場合、ブロックア
ドレス信号を構成するビット列の内、最下位ビットを除
くビットは、以下なる値をとっても良く、消去用トラン
ジスタ31を駆動するかどうかの判定に影響を及ぼさな
いものである。
用トランジスタ31が駆動信号生成手段32からのトラ
ンジスタ駆動信号に従って、オンしているかどうか、即
ち、対応するブロック11に対して所定の電圧を供給し
ているかどうかを検出して、検出結果を消去アドレス検
出信号として、判定手段(図示せず)に出力するための
ものである。
は、図4に示される様に、トランジスタ332と、抵抗
333とを備えている。トランジスタ332のゲート
は、消去用トランジスタ31のゲートと接続されてい
る。また、このような構成を備える消去アドレス検出回
路33は、消去用トランジスタ31がオンする際に、ト
ランジスタ332のドレインと抵抗333との接続点か
ら、判定手段(図示せず)に対して電源電圧Vppを出力
する。
の形態の不揮発性半導体記憶装置においては、以下に示
す様な第1乃至第5のステップを有するブロック消去の
テスト方法を行うことが可能である。
ンとし、偶数ブロック群(奇数ブロック群)を指定し
て、偶数ブロック群(奇数ブロック群)を一括して消去
テストする。
偶数ブロック群(奇数ブロック群)の消去が正常に行わ
れたことと、偶数ブロック群(奇数ブロック群)と奇数
ブロック群(偶数ブロック群)とが干渉していないこと
をベリファイし、確認後、全てのブロックに対して
“1”(“0”)を書き込む。
し、奇数ブロック群(偶数ブロック群)を指定して、奇
数ブロック群(偶数ブロック群)を一括して消去テスト
する。
奇数ブロック群(偶数ブロック群)の消去が正常に行わ
れたかどうかをベリファイし、確認後、全てのブロック
に対して“1”(“0”)を書き込む。
で、偶数ブロック群と奇数ブロック群とが干渉していな
いことを確認しているため、第4のステップでは、奇数
ブロック群と偶数ブロック群とが干渉していないことを
確認しないこととしている。しかし、隣り合うブロック
間がダイオードの様なもので、接続している、又は干渉
されている等と考えられる場合、第4のステップとし
て、奇数ブロック群(偶数ブロック群)の消去が正常に
行われたことと、奇数ブロック群(偶数ブロック群)と
偶数ブロック群(奇数ブロック群)とが干渉していない
ことをベリファイすることとしても良い。
て、消去用トランジスタがオンになりさえすれば、消去
が正常に行われることを確認した後、以下に示す第5の
ステップを行う。尚、第2及び第4のステップにおけ
る、ベリファイ/書込動作は、従来一般に不揮発性半導
体記憶装置が備えている構成(図示せず)を用いて行わ
れる。
し、複数のブロックB0〜B31の夫々を指定するブロ
ックアドレス信号に従い、対応する消去用トランジスタ
31がオンするかどうかを判定する。ここで、ブロック
アドレス信号が、複数のブロックB0〜B31のいずれ
のブロックから指定するのかといった順番等は、任意に
定め得るものである。
第4のステップにおいて、消去用トランジスタ31がオ
ンしさえすれば、ブロック消去可能であることが分かっ
ているため、第5のステップにおいては、各ブロックが
消去完了するまで時間を費やすことなく、消去用トラン
ジスタ31がオンするかどうかのみを検出すれば良い。
従って、例えば、一度にブロックのデータを消去するた
め要する時間を約2秒とした場合、偶数ブロック群及び
奇数ブロック群の消去に要する時間は約4秒である。一
方、消去用トランジスタ31のスイッチングは、ナノセ
カンドのタイムスケールで行われることから、消去時間
に比較して無視することが出来る。結果として、本発明
のブロック消去のテスト方法によれば、約4秒で完全な
消去テストが完了することになる。それに対して、従来
の様に、各ブロックを個別にブロック消去テストを行う
とすると約64秒の時間を要することになる。このこと
から理解される様に、本発明によれば、1メモリセルア
レイ当たり約1分という時間を短縮することができる。
の形態の不揮発性半導体記憶装置は、第1の実施の形態
の変形であり、消去アドレス検出回路を除き、構成要素
が同じであるため、該同構成要素については説明を省略
するものとする。
な消去アドレス検出回路33aを備えていることにあ
る。詳しくは、消去アドレス検出回路33aは、インバ
ータで構成されており、消去用トランジスタ31のドレ
インの電位を入力とするものである。
出回路33aを備えた不揮発性半導体記憶装置において
は、消去用トランジスタ31がオンすると、判定手段へ
は、“0”が出力されることになる。結果として、ソー
スラインに所定の電圧が供給されているかどうかを判定
することができる。
については、前述の第1の実施の形態と同様であること
から、説明を省略するものとする。
の形態の不揮発性半導体記憶装置は、第2の実施の形態
と同様、第1の実施の形態の変形であり、消去アドレス
検出回路を除き、構成要素が同じであるため、該同構成
要素については説明を省略するものとする。
な消去アドレス検出回路33bを備えていることにあ
る。詳しくは、消去アドレス検出回路33bは、消去用
トランジスタ31のゲートに接続された単なるラインで
あり、消去用トランジスタ31を駆動するためのトラン
ジスタ駆動信号を直接的にみてアドレス指定が正確に行
われているかどうかを判定するためのものである。
については、前述の第1の実施の形態と同様であること
から、説明を省略するものとする。
の形態の不揮発性半導体記憶装置は、第1の実施の形態
において、ブロックの単位が異なる例である。
クは、図2を用いて説明した様に、メモリセルアレイ1
0における一行に相当するものであったが、本実施の形
態においては、図7に示される様に、メモリセルアレイ
における二行に相当するものである。
において、ワードライン13は行毎に独立に設けられて
いるが、2つのソースライン151及び152に関して
は、一つのラインにまとめられて、即ち、ワイヤードオ
アを形成されており、ブロック消去の際には、このまと
められた一つのラインに対して、消去用トランジスタを
介して所定の電圧が供給されることになる。
等については、前述の第1の実施の形態と同様であるこ
とから、説明を省略するものとする。
施の形態の変形として説明してきたが、第2及び第3の
実施の形態に適用可能なのは言うまでもないことであ
る。
ロックの単位を3行以上としても良い。
メモリセルとしては、フラッシュメモリを例にとり(文
言上は限定していないが、図示してある)説明してきた
が、これに限定されるものではないことは、言うまでも
ない。
の形態の不揮発性半導体記憶装置は、図8に示される様
なメモリセル12aを備えたものである。
記憶装置は、図9に示される様に、メモリセル12a隣
り合うメモリセル12aとソース同士/ドレイン同士を
接続される様にして構成されたメモリセルアレイ10a
を備えている。
1の単位は、メモリセルアレイ10aにおける一行であ
る。夫々の行において、ブロック消去時には、ワードラ
イン13は、消去回路から所定の電圧を供給される消去
ラインとして動作する。
のテスト方法、その他は、第1乃至第3の実施の形態に
て説明したものと同様であるため、説明を省略する。
の形態の不揮発性半導体記憶装置は、第5の実施の形態
の変形である。
施の形態は、第5の実施の形態と比較して、ブロックの
単位が異なる。即ち、本実施の形態において、ブロック
16の単位は、メモリセルアレイ10aにおける二行で
ある。
施の形態においては、消去ラインがソースラインであっ
たため、単に接続しても問題を生じなかったが、本実施
の形態においては、消去ラインがワードライン131及
び132であることから、2つのワードライン131及
び132間をショートさせてしまうと、読出及び書込動
作等のビットアドレス指定に問題を生じてしまうことが
挙げられる。
0aは、消去動作時において、各ワードラインに別個に
所定の電圧を供給するために、2つの消去用トランジス
タ311及び312を備えている。また、消去アドレス
検出回路33aは、2つの消去用トランジスタ311及
び312に関する状態を入力とし、1つの消去アドレス
検出信号を出力するものである。
ような構成を備えた消去アドレス検出回路33a及び3
3bが例として挙げられる。
3aは、2つのnMOSトランジスタで構成された2入
力NAND回路であり、2つの消去用トランジスタ31
1及び312の夫々のドレインの電位を入力とするもの
である。
3bは、2つのインバータと2入力NOR回路とを備え
るものであり、2つの消去用トランジスタ311及び3
12の夫々のドレインの電位を入力とするものである。
3bのいずれも、2つの消去用トランジスタ311及び
312の双方がオンした場合、消去アドレス検出信号と
して“0”を出力する。
揮発性半導体装置において、その他の構成要素の動作及
びテスト方法等については、前述の第1の実施の形態と
同様であることから、説明を省略するものとする。
単位がメモリセルアレイにおける二行に相当するものと
して説明してきたが、同様の原理に基づいて、ブロック
の単位が三行以上に相当する場合についても適用可能で
あることは言うまでもない。
ば、消去テストに要する時間を大幅に時間を短縮するこ
とができる不揮発性半導体記憶装置を提供することが出
来る。
から構成されており、一度ブロック消去を行うために必
要とする時間を約2秒とすると、従来例と比較して1分
近くもの時間を短縮することができる。
おける本発明にかかる構成を示すブロック図である。
示す図である。
す図である。
路の構成を示す具体例である。
路の構成を示す具体例である。
路の構成を示す具体例である。
びブロックの単位を示す図である。
示す図である。
示す図である。
及びブロックの単位を示す図である。
示すブロック図である。
回路の構成を示す具体例である。
回路の構成を示す他の具体例である。
Claims (7)
- 【請求項1】 複数のメモリセルから構成されるブロッ
クを複数個有するメモリセルアレイと、データ消去すべ
きブロックを指定するためのブロックアドレス信号を生
成するためのブロックアドレス信号生成手段と、前記ブ
ロックアドレス信号を受けて前記ブロック毎にデータを
消去するために前記複数のブロックの夫々に対応して設
けられた複数の消去回路とを備えた不揮発性半導体記憶
装置において、 前記複数の消去回路の夫々は、 ブロックアドレス信号に応じて、対応する前記ブロック
に対して、データ消去に必要な所定の電圧を供給するス
イッチング素子として動作する消去用トランジスタと、 該消去用トランジスタが、前記ブロックアドレス信号に
応じて、対応する前記ブロックに対して前記所定の電圧
を供給するかどうかを表す消去アドレス検出信号を出力
するための消去アドレス検出回路とを備えていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1に記載の不揮発性半導体記憶装
置において、 前記複数の消去回路の夫々は、消去テストの形態を指定
する外部からの消去テスト信号と、前記ブロックアドレ
ス信号とを受けて、前記消去用トランジスタを駆動する
かどうかを判定し、駆動する場合には、トランジスタ駆
動信号を前記消去用トランジスタに対して出力するため
の駆動信号生成手段を更に備えていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項3】 請求項2に記載の不揮発性半導体記憶装
置において、 前記ブロックアドレス信号は、複数のビットを有するビ
ット列であり、 夫々の前記駆動信号生成手段は、 前記消去テスト信号がオンである場合には、前記ブロッ
クアドレス信号を構成する前記ビット列の最下位ビット
に従って、対応するブロックが前記メモリセルアレイに
おいて、偶数番目であるか奇数番目であるかによって、
対応する前記消去用トランジスタを駆動するかどうかを
判定し、駆動する場合には、前記消去用トランジスタに
対して前記トランジスタ駆動信号を出力し、 前記消去テスト信号がオフの場合には、前記ブロックア
ドレス信号のみに従って、前記判定を行い、前記消去用
トランジスタを駆動する場合には、対応する前記消去用
トランジスタに、前記トランジスタ駆動信号を出力する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 請求項1乃至請求項3のいずれかに記載
の不揮発性半導体記憶装置において、 前記ブロック毎に、当該ブロックを構成する複数のメモ
リセルの夫々が有するソースは、ソースラインに接続さ
れており、 該ソースラインは、対応する前記消去用トランジスタに
接続されて、前記所定の電圧を供給されることを特徴と
する不揮発性半導体記憶装置。 - 【請求項5】 請求項1乃至請求項3のいずれかに記載
の不揮発性半導体記憶装置において、 前記ブロック毎に、当該ブロックを構成する複数のメモ
リセルの夫々が有するゲートは、消去ラインに接続され
ており、 該消去ラインは、対応する前記消去用トランジスタに接
続されて、前記所定の電圧を供給されることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項6】 複数のメモリセルから構成されるブロッ
クを複数個備えたメモリセルアレイと、前記ブロック毎
にデータを消去するために前記複数のブロックの夫々に
対応して設けられた複数の消去回路とを備え、該複数の
消去回路の夫々は、対応する前記ブロックに対して、デ
ータ消去に必要な所定の電圧を供給するスイッチング素
子として動作する消去用トランジスタを含んでいる不揮
発性半導体記憶装置におけるブロック消去のテスト方法
であって、 前記複数のブロックの内、前記メモリセルアレイにおけ
る偶数番目に位置するブロックの群である偶数ブロック
群と、前記メモリセルアレイにおける奇数番目に位置す
るブロックの群である奇数ブロック群とに関して、該偶
数ブロック群と奇数ブロック群とのいずれか一方のブロ
ック群のデータ消去を行う第1のステップと、 該一方のブロック群のデータ消去が完全になされたこと
と、該一方のブロック群と残りの前記ブロック群とが干
渉していないことを確認する第2のステップと、 前記偶数ブロック群と前記奇数ブロック群との内、前記
残りのブロック群のデータ消去を行う第3のステップ
と、 該残りのブロック群のデータ消去が完全になされたこと
を確認する第4のステップと、 前記複数のブロックの夫々を指定するアドレス信号に応
じて、対応する前記消去用トランジスタがオンするかど
うかを検出する第5のステップとを備えることを特徴と
する不揮発性半導体記憶装置におけるブロック消去のテ
スト方法。 - 【請求項7】 請求項6に記載の不揮発性半導体記憶装
置におけるブロック消去のテスト方法において、 前記第4のステップとして、該残りのブロック群のデー
タ消去が完全になされたことと、該残りのブロック群と
前記一方のブロック群とが干渉していないことを確認す
るステップを備えたことを特徴とする不揮発性半導体記
憶装置におけるブロック消去のテスト方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31078596A JP3039400B2 (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 |
EP97120024A EP0844619B1 (en) | 1996-11-21 | 1997-11-14 | Nonvolatile semiconductor memory device having test circuit for testing erasing function thereof |
DE69727770T DE69727770T2 (de) | 1996-11-21 | 1997-11-14 | Nichtflüchtige Halbleiterspeichervorrichtung mit Prüfschaltung zur Prüfung der Löschfunktion |
US08/974,670 US5812460A (en) | 1996-11-21 | 1997-11-19 | Nonvolatile semiconductor memory device having test circuit for testing erasing function thereof |
KR1019970062055A KR100313555B1 (ko) | 1996-11-21 | 1997-11-21 | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31078596A JP3039400B2 (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10154400A true JPH10154400A (ja) | 1998-06-09 |
JP3039400B2 JP3039400B2 (ja) | 2000-05-08 |
Family
ID=18009445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31078596A Expired - Fee Related JP3039400B2 (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5812460A (ja) |
EP (1) | EP0844619B1 (ja) |
JP (1) | JP3039400B2 (ja) |
KR (1) | KR100313555B1 (ja) |
DE (1) | DE69727770T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
US6307787B1 (en) | 2000-07-25 | 2001-10-23 | Advanced Micro Devices, Inc. | Burst read incorporating output based redundancy |
JP3699890B2 (ja) * | 2000-08-30 | 2005-09-28 | シャープ株式会社 | 不揮発性半導体記憶装置 |
US6966016B2 (en) * | 2001-04-16 | 2005-11-15 | Advanced Micro Devices, Inc. | System and method for erase test of integrated circuit device having non-homogeneously sized sectors |
US9658788B2 (en) * | 2014-05-28 | 2017-05-23 | Sandisk Technologies Llc | Systems and methods for immediate physical erasure of data stored in a memory system in response to a user command |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2766082B2 (ja) * | 1991-02-15 | 1998-06-18 | シャープ株式会社 | 半導体記憶装置 |
JP3305771B2 (ja) * | 1992-10-26 | 2002-07-24 | 株式会社東芝 | 半導体集積回路 |
JPH07201191A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
JP3496285B2 (ja) * | 1994-08-31 | 2004-02-09 | 富士通株式会社 | フラッシュ・メモリ |
JP3263259B2 (ja) * | 1994-10-04 | 2002-03-04 | 株式会社東芝 | 半導体記憶装置 |
JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
US5561631A (en) * | 1995-03-03 | 1996-10-01 | Xilinx, Inc. | High-speed minimal logic self blank checking method for programmable logic device |
-
1996
- 1996-11-21 JP JP31078596A patent/JP3039400B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-14 DE DE69727770T patent/DE69727770T2/de not_active Expired - Fee Related
- 1997-11-14 EP EP97120024A patent/EP0844619B1/en not_active Expired - Lifetime
- 1997-11-19 US US08/974,670 patent/US5812460A/en not_active Expired - Lifetime
- 1997-11-21 KR KR1019970062055A patent/KR100313555B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP3039400B2 (ja) | 2000-05-08 |
EP0844619A2 (en) | 1998-05-27 |
US5812460A (en) | 1998-09-22 |
EP0844619B1 (en) | 2004-02-25 |
EP0844619A3 (en) | 1999-06-09 |
DE69727770D1 (de) | 2004-04-01 |
KR100313555B1 (ko) | 2001-12-12 |
DE69727770T2 (de) | 2004-11-25 |
KR19980042664A (ko) | 1998-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2647546B2 (ja) | 半導体記憶装置のテスト方法 | |
JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
US7260016B2 (en) | Non-volatile semiconductor memory device and writing method therefor | |
JP2780674B2 (ja) | 不揮発性半導体記憶装置 | |
JPH03230400A (ja) | メモリ・セルの状態を検証する装置と方法 | |
US7639554B2 (en) | Semiconductor device and method of testing semiconductor device | |
JP2766082B2 (ja) | 半導体記憶装置 | |
JP2001273798A (ja) | 不揮発性半導体メモリ | |
JPH1166874A (ja) | 不揮発性半導体記憶装置 | |
JP2748335B2 (ja) | テスト機能を内蔵する電気的に変更可能な不揮発性メモリ | |
JPH08249900A (ja) | 電気的に書込み・消去可能な不揮発性半導体記憶装置 | |
JP3039400B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 | |
US20030095438A1 (en) | Nonvolatile semiconductor memory device having function of determining good sector | |
JP4421615B2 (ja) | 記憶装置のバイアス印加方法、および記憶装置 | |
US6831869B2 (en) | Semiconductor memory device and electronic information device using the same | |
JPH10125100A (ja) | 不揮発性半導体メモリ | |
JPH08194035A (ja) | 集積回路装置及び集積回路装置の周辺回路検査方法 | |
JP4049779B2 (ja) | 半導体記憶装置 | |
JP3703782B2 (ja) | 半導体記憶装置 | |
JP3737070B2 (ja) | 半導体記憶装置 | |
JPH10208499A (ja) | フラッシュメモリの検査方法 | |
JP4663877B2 (ja) | 不揮発性結果テーブル記憶を有する自動試験方法 | |
JP2006107583A (ja) | 半導体記憶装置 | |
JP2888181B2 (ja) | 不揮発性半導体記憶装置 | |
JP2005243232A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |