JP3496285B2

JP3496285B2 - フラッシュ・メモリ

Info

Publication number: JP3496285B2
Application number: JP20710294A
Authority: JP
Inventors: 重和山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 2004-02-09
Anticipated expiration: 2019-02-09
Also published as: JPH0877784A; US5615154A; KR100221661B1; KR960008844A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的一括消去及び書
込みが可能な読出し専用メモリ、いわゆる、フラッシュ
・メモリ（frash memory）に関する。

【０００２】

【従来の技術】図４５はフラッシュ・メモリが備えるメ
モリセルの断面構造を概略的に示しており、図４５中、
１はＰ型シリコン基板、２はＮ型拡散層からなるドレイ
ン、３はＮ型拡散層からなるソース、４はポリシリコン
からなるフローティングゲート、５はポリシリコンから
なるコントロールゲートである。

【０００３】このメモリセルに対する書込みは、例え
ば、コントロールゲート電圧Ｖcｇ＝１２［Ｖ］、ソー
ス電圧Ｖｓ＝０［Ｖ］として、ドレイン２に６［Ｖ］の
書込み電圧（書込みパルス）を印加し、矢印６に示すよ
うに、Ｐ型シリコン基板１のドレイン２の近傍に発生す
るホットエレクトロンをフローティングゲート４に注入
することにより行われる。

【０００４】これに対して、読出しは、例えば、コント
ロールゲート電圧Ｖcｇ＝５［Ｖ］、ソース電圧Ｖｓ＝
０［Ｖ］、ドレイン電圧Ｖｄ＝１［Ｖ］とし、ドレイン
２に電流が流れるか否かを判定し、記憶データが“１”
であるか、“０”であるかが判断される。

【０００５】また、消去は、例えば、コントロールゲー
ト電圧Ｖcg＝０［Ｖ］、ドレイン２＝開放状態として、
ソース３に対して１２［Ｖ］の消去電圧（消去パルス）
を印加し、矢印７に示すように、フローティングゲート
４からソース３に電子を引き抜くことにより行われる。

【０００６】ここに、消去は、選択されたブロック又は
チップの全メモリセルを対象として一括的に行われる
が、従来のフラッシュ・メモリにおいては、図４６に示
すような手順で行われていた。

【０００７】即ち、まず、外部端子の１個であるＶＰＰ
（書込み／消去電圧）端子にＶＰＰＨ＝１２.０［Ｖ］
が供給される。

【０００８】次に、消去セットアップ命令及び消去命令
が連続して入力され、ループ・カウンタのカウント値Ｎ
がＮ＝１にセットされた後、メモリセルのソースに対し
て消去電圧が、例えば、１０ｍｓの間、印加され、１回
目の消去が行われ、続いて、消去ベリファイが行われ
る。

【０００９】そして、この消去ベリファイの結果、未消
去のメモリセルが存在する場合には、ループ・カウンタ
のカウント値Ｎが最大カウント値Ｎe、例えば、３００
０回を越えない範囲において、Ｎ＝Ｎ＋１とされ、メモ
リセルのソースに対する消去電圧の印加と、消去ベリフ
ァイとが繰り返される。

【００１０】ここに、消去ベリファイの結果、未消去の
メモリセルが存在する場合において、ループ・カウンタ
のカウント値Ｎが最大カウント値Ｎeに一致すると、エ
ラー処理が行われることになる。

【００１１】これに対して、消去ベリファイの結果、未
消去のメモリセルが存在しない場合には、ＶＰＰ端子の
電圧が、例えば、ＶＰＰＬ＝０〜０.６５［Ｖ］にさ
れ、消去モードは終了される。

【００１２】図４７はメモリセルの消去特性を示してお
り、横軸に消去電圧の印加時間の合計値、縦軸にコント
ロールゲート電圧を示している。

【００１３】この図４７は、コントロールゲート電圧が
実線９で示す値よりも高い場合には、メモリセルはオン
状態と認識され、コントロールゲート電圧が実線９で示
す値以下の場合には、メモリセルはオフ状態と認識され
ることを示している。

【００１４】

【発明が解決しようとする課題】図４７から明らかなよ
うに、消去電圧の印加時間の合計値が一定時間以上にな
らないと、データは完全に消去されないが、従来のフラ
ッシュ・メモリにおいては、消去動作の初めから、即
ち、消去ベリファイを実質的に不要とする期間において
も、メモリセルのソースに対する消去電圧の印加後に必
ず消去ベリファイを行うようにしているので、消去が終
了するまでに多大な時間を要してしまうという問題点が
あった。

【００１５】本発明は、かかる点に鑑み、消去ベリファ
イの回数を減らし、消去に要する時間を短くすることが
できるようにしたフラッシュ・メモリを提供することを
目的とする。

【００１６】

【課題を解決するための手段】本発明によるフラッシュ
・メモリは、消去モード時、消去が一定程度進行するま
では、消去ベリファイを行わず、メモリセルのソースに
対する消去電圧の印加を繰り返して行い、消去が一定程
度進行した後は、メモリセルのソースに対する消去電圧
の印加と、消去ベリファイとを繰り返して行うように、
消去動作及び消去ベリファイ動作を制御する制御回路を
備えて構成される。

【００１７】

【作用】本発明においては、消去モード時、消去が一定
程度進行するまでは、消去ベリファイは行われず、消去
が一定程度進行した場合に、消去ベリファイが行われる
ようになるので、消去ベリファイの回数を減らし、消去
に要する時間を短くすることができる。

【００１８】

【実施例】以下、図１〜図４４を参照して、本発明の第
１実施例及び第２実施例について説明する。

【００１９】第１実施例・・図１〜図４１図１は本発明の第１実施例の要部を示す回路図であり、
図１中、１１は図４５に示すメモリセルが配列されてな
るメモリセルアレイ部である。

【００２０】また、１２は外部から供給されるアドレス
信号を取り込むアドレスバッファ、１３はアドレスバッ
ファ１２が取り込んだアドレス信号のうち、Ｘアドレス
信号をデコードして行の選択を行うＸデコーダである。

【００２１】また、１４はアドレスバッファ１２が取り
込んだアドレス信号のうち、Ｙアドレス信号をデコード
して、列選択信号を出力するＹデコーダ、１５はＹデコ
ーダ１４から出力される列選択信号に基づいて列の選択
を行うＹゲートである。

【００２２】また、１６はメモリセルアレイ部１１から
読み出されたデータを増幅するセンスアンプ、１７はセ
ンスアンプ１６により増幅されたデータをラッチして外
部に出力するデータ出力バッファである。

【００２３】また、１８は入力データを取り込むデータ
入力バッファ、１９は入力データをメモリセルアレイ部
１１に書き込む場合に使用されるライトアンプである。

【００２４】また、２０は外部から供給されるコマンド
をデコードするコマンドデコーダ、２１はコマンドデコ
ーダ２０から出力されるデコード信号に基づいて内部回
路を制御するコマンド制御回路、２２は内部タイマであ
る。

【００２５】また、２３は外部から供給される電源電圧
Ｖcc及び書込み／消去電源電圧Ｖppを取り込む内部電源
回路、２４はＸデコーダ１３及びＹデコーダ１４に対し
て必要な電源電圧を供給するデコーダ電源回路、２５は
メモリセルアレイ部１１のメモリセルのソースに対して
必要な電源電圧を供給するソース電源回路である。

【００２６】図２はソース電源回路２５の回路構成を示
しており、このソース電源回路２５は、消去電流モニタ
回路を含めて構成されている。

【００２７】図２中、２７は電源電圧ＶＰＰを供給する
ＶＰＰ電源線、２８は電源電圧ＶＳＳ（０Ｖ）を供給す
るＶＳＳ電源線、２９は、消去モード時、メモリセルの
ソースに供給する消去電圧の最大電圧値を規制するデプ
レッション形のｎＭＯＳトランジスタである。

【００２８】また、３０は後述するように生成されるメ
モリセルに対する消去電圧の供給を制御する消去制御信
号ＥＲＳによってＯＮ（導通）、ＯＦＦ（非導通）が制
御されるエンハンスメント形のｎＭＯＳトランジスタで
ある。

【００２９】また、３１は消去制御信号ＥＲＳと反転関
係にある反転消去制御信号／ＥＲＳによってＯＮ、ＯＦ
Ｆが制御されるエンハンスメント形のｎＭＯＳトランジ
スタであり、ノード３２はメモリセルのソースに接続さ
れている。

【００３０】また、３３は消去電流モニタ回路であり、
消去モード時、メモリセルのソースに電源電圧ＶＰＰを
消去電圧として供給する場合に、メモリセルのソースに
流れ込む電流Ｉ_Aをモニタし、メモリセルのソースに流
れ込む電流が所定の値以下になったか否かを判断するも
のである。

【００３１】この消去電流モニタ回路３３において、３
４、３５はメモリセルのソースに流れ込む電流Ｉ_Aを検
出するためのカレントミラー回路を構成するエンハンス
メント形のｐＭＯＳトランジスタである。

【００３２】また、３６、３７はｐＭＯＳトランジスタ
３４、３５に対応して設けられているカレントミラー回
路を構成するエンハンスメント形のｐＭＯＳトランジス
タ、３８はｎＭＯＳトランジスタ２９に対応して設けら
れているデプレッション形のｎＭＯＳトランジスタであ
る。

【００３３】また、３９はｎＭＯＳトランジスタ３０に
対応して設けられているエンハンスメント形のｎＭＯＳ
トランジスタであり、このｎＭＯＳトランジスタ３９
は、そのゲートに電源電圧ＶＣＣ（５［Ｖ］）が供給さ
れ、常にオン状態とされる。

【００３４】また、４０、４１はエンハンスメント形の
ｎＭＯＳトランジスタ、４２はノード４３の論理レベル
を判定するバッファ、ＶＥＲはメモリセルのソースに消
去電圧を印加した後、消去ベリファイ動作を行うか否か
を制御するベリファイ制御信号である。

【００３５】なお、後述するように、消去モード時、ベ
リファイ制御信号ＶＥＲ＝Ｌレベル（低レベル）の場合
には、消去ベリファイは行われず、メモリセルのソース
に対する消去電圧の印加が繰り返して行われ、ベリファ
イ制御信号ＶＥＲ＝Ｈレベル（高レベル）となった場合
にのみ、メモリセルのソースに対する消去電圧の印加
後、消去ベリファイが行われる。

【００３６】ここに、メモリセルのソースに消去電圧を
供給する場合以外の場合には、図３に示すように、消去
制御信号ＥＲＳ＝Ｌレベル、反転消去制御信号／ＥＲＳ
＝Ｈレベル、ｎＭＯＳトランジスタ３０＝ＯＦＦ、ｎＭ
ＯＳトランジスタ３１＝ＯＮとされ、メモリセルのソー
スには電源電圧ＶＳＳ＝０［Ｖ］が供給される。

【００３７】これに対して、メモリセルのソースに消去
電圧を供給する場合には、図４に示すように、消去制御
信号ＥＲＳ＝Ｈレベル、反転消去制御信号／ＥＲＳ＝Ｌ
レベル、ｎＭＯＳトランジスタ３０＝ＯＮ、ｎＭＯＳト
ランジスタ３１＝ＯＦＦとされ、メモリセルのソースに
対して電源電圧ＶＰＰがｐＭＯＳトランジスタ３４、ｎ
ＭＯＳトランジスタ２９、３０を介して供給される。

【００３８】ここに、図５は、メモリセルの消去電流電
圧特性及び消去電圧印加回路の動作曲線を示す図であ
り、横軸にメモリセルのソースに印加される消去電圧、
縦軸にメモリセルのソースに流れ込む消去電流を示して
いる。

【００３９】即ち、フローティングゲート（ＦＧ）が負
電圧、例えば、−４［Ｖ］にある場合、ソース電源回路
２５のＶＰＰ電源線２７に対して電源電圧ＶＰＰとして
ＶＰＰＨ＝１２［Ｖ］を印加したとしても、消去電流が
大きいことから、メモリセルのソースに印加される消去
電圧は８.７［Ｖ］となってしまう。

【００４０】そして、フローティングゲートの電圧が０
［Ｖ］に近くなるに従って、即ち、消去状態になるに従
って、消去電流が小さくなることから、メモリセルのソ
ースに印加される消去電圧は１２［Ｖ］に近づくことに
なる。

【００４１】そこで、この第１実施例においては、ｐＭ
ＯＳトランジスタ３６、ｎＭＯＳトランジスタ３８、３
９からなる電流経路には参照電流Ｉ_Bとして、ソース電
源回路２５のＶＰＰ電源線２７に電源電圧ＶＰＰとして
ＶＰＰＨ＝１２［Ｖ］を供給した場合にメモリセルのソ
ースに印加される消去電圧が１０.５［Ｖ］となる場
合、即ち、フローティングゲートの電圧が未消去状態で
ある−２［Ｖ］になった場合に、メモリセルのソースに
流れ込む消去電流Ｉ_Aの電流値と同一の電流値が常に流
れるように、回路定数が設定される。

【００４２】したがって、このソース電源回路２５にお
いては、消去を開始した後、フローティングゲートの電
圧が−２［Ｖ］となるまでは、メモリセルのソースに流
れ込む消去電流Ｉ_Aの電流値は、参照電流Ｉ_Bの電流値よ
りも大きくなる。

【００４３】この結果、ノード４３の電圧は、ノード４
４の電圧よりも小となりベリファイ制御信号ＶＥＲ＝Ｌ
レベルとなり、これがコマンド制御回路２１においてラ
ッチされる。

【００４４】この場合には、前述したように、消去ベリ
ファイは行われず、メモリセルのソースに対する消去電
圧の印加が繰り返される。

【００４５】その後、フローティングゲートの電圧が−
２［Ｖ］以上に上昇すると、メモリセルのソースに流れ
込む電流Ｉ_Aの電流値は、参照電流Ｉ_Bの電流値よりも小
さくなる。

【００４６】この結果、ノード４３の電圧は、ノード４
４の電圧よりも大となりベリファイ制御信号ＶＥＲ＝Ｈ
レベルとなり、これがコマンド制御回路２１においてラ
ッチされる。

【００４７】このようになると、前述したように、メモ
リセルのソースに対する消去電圧の印加後、消去ベリフ
ァイが行われるようになる。

【００４８】また、この第１実施例においては、内部電
源回路２３内に、図６に示すようなベリファイ電圧発生
回路が設けられている。

【００４９】図６中、４６はＶＰＰ電源線、４７はＶＳ
Ｓ電源線、４８は負荷素子をなすデプレッション形のｎ
ＭＯＳトランジスタ、４９は後述するように生成される
消去べリファイ制御信号ＥＶによりＯＮ、ＯＦＦが制御
されるエンハンスメント形のｎＭＯＳトランジスタであ
る。

【００５０】なお、後述するように、消去べリファイ制
御信号ＥＶ＝Ｌレベルの場合、消去ベリファイを行うこ
とが禁止され、消去べリファイ制御信号ＥＶ＝Ｈレベル
の場合には、消去ベリファイが行われる。

【００５１】また、５０、５１はｎＭＯＳトランジスタ
４９のドレイン電圧によりＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｐＭＯＳトランジスタ、５２、５３
は電源電圧ＶＰＰを分圧する抵抗である。

【００５２】また、５４はバッファであり、このバッフ
ァ５４の出力は、センスアンプ負荷電圧ＰＳＳＡとし
て、センスアンプ１６に供給されると共に、消去ベリフ
ァイゲート電圧ＥＶＲＯＷとして、後述するゲート電圧
供給回路に供給される。

【００５３】このベリファイ電圧発生回路においては、
図７に示すように、消去べリファイ制御信号ＥＶ＝Ｌレ
ベルの場合、ｎＭＯＳトランジスタ４９＝ＯＦＦ、ｎＭ
ＯＳトランジスタ４９のドレイン電圧＝Ｈレベルとな
る。

【００５４】この結果、ｐＭＯＳトランジスタ５０、５
１＝ＯＦＦとなり、センスアンプ負荷電圧ＰＳＳＡ＝０
Ｖ、消去ベリファイゲート電圧ＥＶＲＯＷ＝０Ｖとさ
れ、消去ベリファイを行うことが禁止される。

【００５５】これに対して、図８に示すように、消去べ
リファイ制御信号ＥＶ＝Ｈレベルとされる場合には、ｎ
ＭＯＳトランジスタ４９＝ＯＮ、ｎＭＯＳトランジスタ
４９のドレイン電圧＝Ｌレベルとなる。

【００５６】この結果、ｐＭＯＳトランジスタ５０、５
１＝ＯＮとなり、センスアンプ負荷電圧ＰＳＳＡ＝３.
５Ｖ、消去ベリファイゲート電圧ＥＶＲＯＷ＝３.５Ｖ
とされ、消去ベリファイを行うことができる状態とされ
る。

【００５７】また、図９はセンスアンプ１６の１ビット
部分を示す回路図であり、図９中、５７はセンスアンプ
負荷電圧ＰＳＳＡを供給するＰＳＳＡ電圧線、５８は負
荷抵抗、５９はエンハンスメント形のｎＭＯＳトランジ
スタ、６０はメモリセルのドレインに接続されているビ
ット線、６１はＮＯＲ回路、６２はバッファ、ＯＵＴは
出力データである。

【００５８】このセンスアンプにおいては、消去モード
時、消去ベリファイが行われる場合、消去制御信号ＥＲ
Ｓ＝Ｌレベルとされて、ＮＯＲ回路６１は、ビット線６
０の電圧に対してインバータとして機能するようにさ
れ、ｎＭＯＳトランジスタ５９及びＮＯＲ回路６１は負
帰還増幅回路として動作する状態とされる。

【００５９】この場合において、ビット線６０に接続さ
れているメモリセルのドレインに電流が流れる場合に
は、ノード６３＝Ｌレベル、出力データＯＵＴ＝Ｌレベ
ルとなり、ビット線６０に接続されているメモリセルの
ドレインに電流が流れない場合には、ノード６３＝Ｈレ
ベル、出力データＯＵＴ＝Ｈレベルとなる。

【００６０】これに対して、消去モード時、メモリセル
のソースに対して消去電圧が印加される場合には、図１
０に示すように、消去制御信号ＥＲＳ＝Ｈレベルとされ
て、ＮＯＲ回路６１の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ５９＝ＯＦＦに固定され、ビット線６０は開放状
態とされる。

【００６１】また、この第１実施例においては、内部電
源回路２３内に、図１１に示すようなゲート電圧供給回
路が設けられている。

【００６２】図１１中、６５は図６に示すベリファイ電
圧発生回路から出力される消去ベリファイゲート電圧Ｅ
ＶＲＯＷを供給するＥＶＲＯＷ電圧線、６６は電源電圧
ＶＣＣを供給するＶＣＣ電源線である。

【００６３】また、６７は消去ベリファイ制御信号ＥＶ
を反転するインバータ、６８はインバータ６７の出力に
よりＯＮ、ＯＦＦが制御されるエンハンスメント形のｐ
ＭＯＳトランジスタである。

【００６４】また、６９は消去ベリファイ制御信号ＥＶ
と消去制御信号ＥＲＳとをＮＯＲ処理するＮＯＲ回路、
７０はＮＯＲ回路６９の出力を反転するインバータ、７
１はインバータ７０の出力によりＯＮ、ＯＦＦが制御さ
れるエンハンスメント形のｐＭＯＳトランジスタであ
る。

【００６５】また、７２は消去制御信号ＥＲＳによりＯ
Ｎ、ＯＦＦが制御されるエンハンスメント形のｎＭＯＳ
トランジスタであり、ノード７３の電圧はＸデコーダ１
３を介してワード線に供給される。

【００６６】このゲート電圧供給回路においては、読出
し時、図１２に示すように、消去ベリファイ制御信号Ｅ
Ｖ＝Ｌレベル、消去制御信号ＥＲＳ＝Ｌレベルとされ
る。

【００６７】この結果、インバータ６７の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ６８＝ＯＦＦ、ＮＯＲ回路６
９の出力＝Ｈレベル、インバータ７０の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ７１＝ＯＮ、ｎＭＯＳトラン
ジスタ７２＝ＯＦＦとされ、この場合には、電源電圧Ｖ
ＣＣがワード線に供給される。

【００６８】これに対して、消去モード時において消去
電圧をメモリセルのソースに印加する場合には、図１３
に示すように、消去ベリファイ制御信号ＥＶ＝Ｌレベ
ル、消去制御信号ＥＲＳ＝Ｈレベルとされる。

【００６９】この結果、インバータ６７の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ６８＝ＯＦＦ、ＮＯＲ回路６
９の出力＝Ｌレベル、インバータ７０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ７２＝ＯＮとされ、この場合には、電源電圧Ｖ
ＳＳがワード線に供給される。

【００７０】また、消去ベリファイ時には、図１４に示
すように、消去ベリファイ制御信号ＥＶ＝Ｈレベル、消
去制御信号ＥＲＳ＝Ｌレベルとされる。

【００７１】この結果、インバータ６７の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ６８＝ＯＮ、ＮＯＲ回路６９
の出力＝Ｌレベル、インバータ７０の出力＝Ｈレベル、
ｐＭＯＳトランジスタ７１＝ＯＦＦ、ｎＭＯＳトランジ
スタ７２＝ＯＦＦとされ、この場合には、ワード線には
消去ベリファイ電圧ＥＶＲＯＷ＝３.５［Ｖ］が供給さ
れる。

【００７２】ここに、消去制御信号ＥＲＳは、コマンド
制御回路２１内に設けられる図１５に示す消去制御信号
生成回路により生成される。

【００７３】図１５中、ＥＲは消去モードを設定する消
去信号、ＥＲＳＴＯＰはメモリセルのソースに対する消
去電圧の印加を中断させる消去ストップ信号、ＥＲＳＴ
ＡＲＴは消去モード動作を開始させる消去スタート信号
である。

【００７４】また、ＥＲＣＯＮＴはベリファイ制御信号
ＶＥＲ＝Ｌレベルの場合、即ち、消去ベリファイが行わ
れない場合において、Ｌレベルになった消去制御信号Ｅ
ＲＳを再びＨレベルにし、メモリセルのソースに対する
消去電圧の印加を開始するための消去制御信号立ち上げ
制御信号である。

【００７５】また、ＥＶＦＡＩＬは、消去ベリファイの
結果、消去電圧の印加時間が不足しており、未消去のメ
モリセルが存在することを示す消去ベリファイ・フェイ
ル信号である。

【００７６】また、７５は消去ストップ信号ＥＲＳＴＯ
Ｐを反転するインバータ、７６は消去スタート信号ＥＲ
ＳＴＡＲＴと、消去制御信号立ち上げ制御信号ＥＲＣＯ
ＮＴと、消去ベリファイ・フェイル信号ＥＶＦＡＩＬと
をＮＯＲ処理するＮＯＲ回路である。

【００７７】また、７７、７８はフリップフロップ回路
を構成するＮＡＮＤ回路、７９はＮＡＮＤ回路７７の出
力を反転して、消去制御信号ＥＲＳを出力するインバー
タ、８０はＮＡＮＤ回路７８の出力を反転するインバー
タであり、バランスを取るためにインバータ７９に対応
して設けられたものである。

【００７８】図１６及び図１７〜図１９は、それぞれ、
この消去制御信号生成回路の動作を説明するための波形
図及び回路図である。

【００７９】即ち、この消去制御信号生成回路において
は、図１７に示すように、消去信号ＥＲ＝Ｌレベル、消
去ストップ信号ＥＲＳＴＯＰ＝Ｌレベル、消去スタート
信号ＥＲＳＴＡＲＴ＝Ｌレベル、消去制御信号立ち上げ
制御信号ＥＲＣＯＮＴ＝Ｌレベル、消去ベリファイ・フ
ェイル信号ＥＶＦＡＩＬの場合、インバータ７５の出力
＝Ｈレベル、ＮＯＲ回路７６の出力＝Ｈレベル、ＮＡＮ
Ｄ回路７７の出力＝Ｈレベル、ＮＡＮＤ回路７８の出力
＝Ｌレベル、消去制御信号ＥＲＳ＝Ｌレベルとなる。

【００８０】この状態から、消去信号ＥＲ＝Ｈレベルに
なると、後述するように、消去スタート信号ＥＲＳＴＡ
ＲＴ＝Ｈレベルとなり、この結果、ＮＯＲ回路７６の出
力＝Ｌレベル、ＮＡＮＤ回路７８の出力＝Ｈレベル、Ｎ
ＡＮＤ回路７７の出力＝Ｌレベル、消去制御信号ＥＲＳ
＝Ｈレベルとなる。

【００８１】その後、消去スタート信号ＥＲＳＴＡＲＴ
＝Ｌレベルとなり、ＮＯＲ回路７６の出力＝Ｈレベルと
なるが、この場合、ＮＡＮＤ回路７７の出力＝Ｌレベル
とされているので、ＮＡＮＤ回路７８の出力＝Ｈレベル
が維持され、消去制御信号ＥＲＳ＝Ｈレベルが維持され
る。

【００８２】次に、消去ストップ信号ＥＲＳＴＯＰ＝Ｈ
レベルになると、インバータ７５の出力＝Ｌレベル、Ｎ
ＡＮＤ回路７７の出力＝Ｈレベル、ＮＡＮＤ回路７８の
出力＝Ｌレベル、消去制御信号ＥＲＳ＝Ｌレベルとな
る。

【００８３】その後、消去ストップ信号ＥＲＳＴＯＰ＝
Ｌレベルになると、インバータ７５の出力＝Ｈレベルと
なるが、この場合、ＮＡＮＤ回路７８の出力＝Ｌレベル
とされているので、ＮＡＮＤ回路７７の出力＝Ｈレベ
ル、消去制御信号ＥＲＳ＝Ｌレベルが維持される。

【００８４】次に、この状態から、図１８に示すよう
に、消去制御信号立ち上げ制御信号ＥＲＣＯＮＴ＝Ｈレ
ベルになると、ＮＯＲ回路７６の出力＝Ｌレベル、ＮＡ
ＮＤ回路７８の出力＝Ｈレベル、ＮＡＮＤ回路７７の出
力＝Ｌレベル、消去制御信号ＥＲＳ＝Ｈレベルとなる。

【００８５】その後、消去制御信号立ち上げ制御信号Ｅ
ＲＣＯＮＴ＝Ｌレベルになると、ＮＯＲ回路７６の出力
＝Ｈレベルとなるが、この場合、ＮＡＮＤ回路７７の出
力＝Ｌレベルとされているので、ＮＡＮＤ回路７８の出
力＝Ｈレベルが維持され、消去制御信号ＥＲＳ＝Ｌレベ
ルが維持される。

【００８６】次に、消去ストップ信号ＥＲＳＴＯＰ＝Ｈ
レベルになると、インバータ７５の出力＝Ｌレベル、Ｎ
ＡＮＤ回路７７の出力＝Ｈレベル、ＮＡＮＤ回路７８の
出力＝Ｌレベル、消去制御信号ＥＲＳ＝Ｌレベルとな
る。

【００８７】その後、消去ストップ信号ＥＲＳＴＯＰ＝
Ｌレベルになると、インバータ７５の出力＝Ｈレベルと
なるが、この場合、ＮＡＮＤ回路７８の出力＝Ｌレベル
とされているので、ＮＡＮＤ回路７７の出力＝Ｈレベ
ル、消去制御信号ＥＲＳ＝Ｌレベルが維持される。

【００８８】次に、この状態から、図１９に示すよう
に、消去ベリファイ・フェイル信号ＥＶＦＡＩＬ＝Ｈレ
ベルになると、ＮＯＲ回路７６の出力＝Ｌレベル、ＮＡ
ＮＤ回路７８の出力＝Ｈレベル、ＮＡＮＤ回路７７の出
力＝Ｌレベル、消去制御信号ＥＲＳ＝Ｈレベルとなる。

【００８９】その後、消去ベリファイ・フェイル信号Ｅ
ＶＦＡＩＬ＝Ｌレベルになると、ＮＯＲ回路７６の出力
＝Ｈレベルとなるが、この場合、ＮＡＮＤ回路７７の出
力＝Ｌレベルとされているので、ＮＡＮＤ回路７８の出
力＝Ｈレベルが維持され、消去制御信号ＥＲＳ＝Ｌレベ
ルが維持される。

【００９０】即ち、この消去制御信号生成回路は、消去
スタート信号ＥＲＳＴＡＲＴ、又は、消去制御信号立ち
上げ制御信号ＥＲＣＯＮＴ、又は、消去ベリファイ・フ
ェイル信号ＥＶＦＡＩＬがＬレベルからＨレベルになっ
た場合、消去制御信号ＥＲＳ＝Ｈレベルとし、その後、
消去ストップ信号ＥＲＳＴＯＰ＝Ｈレベルになった場合
に、消去制御信号ＥＲＳ＝Ｌレベルとするものである。

【００９１】この消去制御信号生成回路が必要とする消
去スタート信号ＥＲＳＴＡＲＴは、コマンド制御回路２
１内に設けられる図２０に示す消去スタート信号生成回
路により生成される。

【００９２】図２０中、８２₁〜８２_2n-1（ｎは２以上
の整数であり、８２₃〜８２_2n-3は、図示を省略してい
る）は反転遅延回路を構成するインバータ、８３はイン
バータ８２_2n-1の出力と消去信号ＥＲとをＮＡＮＤ処理
するＮＡＮＤ回路、８４はＮＡＮＤ回路８３の出力を反
転して消去スタート信号ＥＲＳＴＡＲＴを出力するイン
バータである。

【００９３】図２１及び図２２、図２３は、それぞれ、
この消去スタート信号生成回路の動作を説明するための
波形図及び回路図である。

【００９４】即ち、この消去スタート信号生成回路にお
いては、図２２に示すように、消去信号ＥＲ＝Ｌレベル
にある場合、インバータ８２_2n-1の出力＝Ｈレベル、Ｎ
ＡＮＤ回路８３の出力＝Ｈレベル、消去スタート信号Ｅ
ＲＳＴＡＲＴ＝Ｌレベルにある。

【００９５】この状態から、消去信号ＥＲ＝Ｈレベルに
なると、インバータ８２_2n-1の出力はインバータ８２₁
〜８２_2n-1による遅延時間が経過するまで、Ｈレベルを
維持するので、ＮＡＮＤ回路８３の出力＝Ｌレベル、消
去スタート信号ＥＲＳＴＡＲＴ＝Ｈレベルとなる。

【００９６】そして、その後、インバータ８２₁〜８２
_2n-1による遅延時間が経過すると、インバータ８２_2n-1
の出力＝Ｌレベルとなり、ＮＡＮＤ回路８３の出力＝Ｈ
レベル、消去スタート信号ＥＲＳＴＡＲＴ＝Ｌレベルに
なる。

【００９７】その後、消去が終了すると、図２３に示す
ように、消去信号ＥＲ＝Ｌレベルになるが、この場合に
は、ＮＡＮＤ回路８３の出力＝Ｈレベル、消去スタート
信号ＥＲＳＴＡＲＴ＝Ｌレベルが維持される。

【００９８】そして、その後、インバータ８２₁〜８２
_2n-1による遅延時間が経過すると、インバータ８２_2n-1
の出力＝Ｈレベルとなるが、この場合、消去信号ＥＲ＝
Ｌレベルとされているので、ＮＡＮＤ回路８３の出力＝
Ｈレベル、消去スタート信号ＥＲＳＴＡＲＴ＝Ｌレベル
が維持される。

【００９９】即ち、この消去スタート信号生成回路は、
消去信号ＥＲがＬレベルからＨレベルになると、所定の
期間、Ｈレベルからなる消去スタート信号ＥＲＳＴＡＲ
Ｔを出力するものである。

【０１００】また、図１５に示す消去制御信号生成回路
が必要とする消去ストップ信号ＥＲＳＴＯＰは、コマン
ド制御回路２１内に設けられる図２４に示す消去ストッ
プ信号生成回路により生成される。

【０１０１】図２４中、ＴＩＭＥはメモリセルのソース
に対する消去電圧の１回の印加時間を規制する消去時間
信号、８６₁〜８６_2n-1（８６₃〜８６_2n-3は図示を省略
している）は反転遅延回路を構成するインバータ、８７
はインバータ８６_2n-1の出力と消去時間信号ＴＩＭＥと
をＮＯＲ処理するＮＯＲ回路である。

【０１０２】図２５及び図２６は、それぞれ、この消去
ストップ信号生成回路の動作を説明するための波形図及
び回路図である。

【０１０３】即ち、この消去ストップ信号生成回路にお
いては、消去時間信号ＴＩＭＥ＝Ｌレベルにある場合、
インバータ８６_2n-1の出力＝Ｈレベル、消去ストップ信
号ＥＲＳＴＯＰ＝Ｌレベルにあり、この状態から、消去
時間信号ＴＩＭＥ＝Ｈレベルになったとしても、消去ス
トップ信号ＥＲＳＴＯＰ＝Ｌレベルが維持される。

【０１０４】その後、インバータ８６₁〜８６_2n-1によ
る遅延時間が経過すると、インバータ８６_2n-1の出力＝
Ｌレベルに反転するが、この場合、消去時間信号ＴＩＭ
Ｅ＝Ｈレベルとされているので、消去ストップ信号ＥＲ
ＳＴＯＰ＝Ｌレベルが維持される。

【０１０５】ここに、消去時間信号ＴＩＭＥ＝Ｌレベル
になると、インバータ８６_2n-1の出力＝Ｌレベルとされ
ていることから、消去ストップ信号ＥＲＳＴＯＰ＝Ｈレ
ベルとなり、その後、インバータ８６₁〜８６_2n-1によ
る遅延時間が経過すると、インバータ８６_2n-1の出力＝
Ｈレベルに反転し、消去ストップ信号ＥＲＳＴＯＰ＝Ｌ
レベルになる。

【０１０６】即ち、この消去ストップ信号生成回路は、
消去時間信号ＴＩＭＥがＨレベルからＬレベルになる
と、所定の時間、Ｈレベルからなる消去ストップ信号Ｅ
ＲＳＴＯＰを出力するものである。

【０１０７】この消去ストップ信号生成回路が必要とす
る消去時間信号ＴＩＭＥは、コマンド制御回路２１内に
設けられる図２７に示す消去時間信号生成回路により生
成される。図２７中、８９はＮＡＮＤ回路、９０〜９３
はインバータである。

【０１０８】図２８及び図２９は、それぞれ、この消去
時間信号生成回路の動作を示す波形図及び回路図であ
る。

【０１０９】即ち、この消去時間信号生成回路において
は、消去制御信号ＥＲＳ＝Ｌレベルにある場合、ＮＡＮ
Ｄ回路８９の出力＝Ｈレベル、インバータ９０の出力＝
Ｌレベル、インバータ９１の出力＝Ｈレベル、消去時間
信号ＴＩＭＥ＝Ｌレベル、インバータ９３の出力＝Ｈレ
ベルとなっている。

【０１１０】この状態から、消去制御信号ＥＲＳ＝Ｈレ
ベルになると、ＮＡＮＤ回路８９の出力＝Ｌレベル、イ
ンバータ９０の出力＝Ｈレベル、インバータ９１の出力
＝Ｌレベル、消去時間信号ＴＩＭＥ＝Ｈレベル、インバ
ータ９３の出力＝Ｌレベルとなる。

【０１１１】また、この結果、ＮＡＮＤ回路８９の出力
＝Ｈレベル、インバータ９０の出力＝Ｌレベル、インバ
ータ９１の出力＝Ｈレベル、消去時間信号ＴＩＭＥ＝Ｌ
レベル、インバータ９３の出力＝Ｈレベルとなる。

【０１１２】なお、後述するように、この時には、消去
制御信号ＥＲＳ＝Ｌレベルとなっているので、ＮＡＮＤ
回路８９の出力＝Ｈレベル、インバータ９０の出力＝Ｌ
レベル、インバータ９１の出力＝Ｈレベル、消去時間信
号ＴＩＭＥ＝Ｌレベル、インバータ９３の出力＝Ｈレベ
ルが維持される。

【０１１３】また、図１５に示す消去制御信号生成回路
が必要とする消去制御信号立ち上げ制御信号ＥＲＣＯＮ
Ｔは、コマンド制御回路２１内に設けられる図３０に示
す消去制御信号立ち上げ制御信号生成回路により生成さ
れる。

【０１１４】図３０中、９５はベリファイ制御信号ＶＥ
Ｒを反転するインバータ、９６はインバータ９５の出力
と消去ストップ信号ＥＲＳＴＯＰとをＮＡＮＤ処理する
ＮＡＮＤ回路、９７₁〜９７_2n-1（９７₃〜９７_2n-3は図
示を省略している）は反転遅延回路を構成するインバー
タである。

【０１１５】図３１及び図３２、図３３は、それぞれ、
この消去制御信号立ち上げ制御信号生成回路の動作を示
す波形図及び回路図である。

【０１１６】即ち、この消去制御信号立ち上げ制御信号
生成回路においては、ベリファイ制御信号ＶＥＲ＝Ｌレ
ベルにある場合、インバータ９５の出力＝Ｈレベルとな
り、ＮＡＮＤ回路９６は消去ストップ信号ＥＲＳＴＯＰ
に対してインバータとして動作する。

【０１１７】ここに、図３２に示すように、消去ストッ
プ信号ＥＲＳＴＯＰ＝Ｌレベルにある場合、ＮＡＮＤ回
路９６の出力＝Ｈレベル、消去制御信号立ち上げ制御信
号ＥＲＣＯＮＴ＝Ｌレベルにある。

【０１１８】この状態から、消去ストップ信号ＥＲＳＴ
ＯＰ＝Ｈレベルになると、ＮＡＮＤ回路９６の出力＝Ｌ
レベルになり、インバータ９７₁〜９７_2n-1の遅延時間
を経過すると、消去制御信号立ち上げ制御信号ＥＲＣＯ
ＮＴ＝Ｈレベルになる。

【０１１９】そして、その後、消去ストップ信号ＥＲＳ
ＴＯＰ＝Ｌレベルになると、ＮＡＮＤ回路９６の出力＝
Ｈレベルになり、インバータ９７₁〜９７_2n-1の遅延時
間を経過すると、消去制御信号立ち上げ制御信号ＥＲＣ
ＯＮＴ＝Ｌレベルになる。

【０１２０】これに対して、図３３に示すように、ベリ
ファイ制御信号ＶＥＲ＝Ｈレベルにある場合には、イン
バータ９５の出力＝Ｌレベルとなり、ＮＡＮＤ回路９６
の出力＝Ｈレベルに固定され、消去制御信号立ち上げ制
御信号ＥＲＣＯＮＴ＝Ｌレベルに固定される。

【０１２１】即ち、この消去制御信号立ち上げ制御信号
生成回路は、ベリファイ制御信号ＶＥＲ＝Ｌレベルにあ
る場合において、消去ストップ信号ＥＲＳＴＯＰがＬレ
ベルからＨレベルに変化し、更にＬレベルに変化した場
合に、この消去ストップ信号ＥＲＳＴＯＰを所定時間遅
延してなる消去制御信号立ち上げ制御信号ＥＲＣＯＮＴ
を出力するものである。

【０１２２】また、図１５に示す消去制御信号生成回路
が必要とする消去ベリファイ・フェイル信号ＥＶＦＡＩ
Ｌは、図３４に示すように、消去ベリファイ制御信号Ｅ
Ｖにより活性状態、非活性状態が制御される消去ベリフ
ァイ制御回路９９から出力される。

【０１２３】なお、ＥＶＰＡＳＳは、消去ベリファイの
結果、消去電圧の印加時間が十分であり、未消去のメモ
リセルが存在していないことを示す消去ベリファイ・パ
ス信号である。

【０１２４】即ち、消去ベリファイの結果、未消去のメ
モリセルが存在することが確認された場合には、Ｈレベ
ルからなる消去ベリファイ・フェイル信号ＥＶＦＡＩＬ
が出力される。

【０１２５】これに対して、消去ベリファイの結果、未
消去のメモリセルが存在していないことが確認された場
合には、Ｈレベルからなる消去ベリファイ・パス信号Ｅ
ＶＰＡＳＳが出力される。

【０１２６】ここに、この消去ベリファイ制御回路９９
が必要とする消去ベリファイ制御信号ＥＶは、コマンド
制御回路２１内に設けられる図３５に示す消去ベリファ
イ制御信号生成回路により生成される。

【０１２７】図３５中、１０１は消去ベリファイ・フェ
イル信号ＥＶＦＡＩＬと、消去ベリファイ・パス信号Ｅ
ＶＰＡＳＳとをＮＯＲ処理するＮＯＲ回路、１０２は消
去ストップ信号ＥＲＳＴＯＰと、ベリファイ制御信号Ｖ
ＥＲとをＮＡＮＤ処理するＮＡＮＤ回路である。

【０１２８】また、１０３、１０４はＲＳフリップフロ
ップ回路を構成するＮＡＮＤ回路であり、例えば、ＮＯ
Ｒ回路１０１の出力信号が入力されるＮＡＮＤ回路１０
３の入力端をセット入力端、ＮＡＮＤ回路１０２の出力
信号が入力されるＮＡＮＤ回路１０４の入力端をリセッ
ト入力端とみることができる。

【０１２９】また、１０５はＮＡＮＤ回路１０３の出力
を反転するインバータ、１０６はＮＡＮＤ回路１０４の
出力を反転するインバータであり、バランスを取るため
に、インバータ１０５に対応して設けられたものであ
る。

【０１３０】また、１０７はベリファイ制御信号ＶＥＲ
によりＯＮ、ＯＦＦが制御されるエンハンスメント形の
ｐＭＯＳトランジスタ、１０８はベリファイ制御信号Ｖ
ＥＲを反転してなる反転ベリファイ制御信号／ＶＥＲに
よりＯＮ、ＯＦＦが制御されるエンハンスメント形のｎ
ＭＯＳトランジスタである。

【０１３１】ここに、図３６及び図３７〜図３９は、そ
れぞれ、この消去ベリファイ制御信号生成回路の動作を
説明するための波形図及び回路図である。

【０１３２】即ち、この消去ベリファイ制御信号生成回
路においては、図３７に示すように、ベリファイ制御信
号ＶＥＲ＝Ｌレベル、反転ベリファイ制御信号／ＶＥＲ
＝Ｈレベルの場合、ｐＭＯＳトランジスタ１０７＝Ｏ
Ｎ、ｎＭＯＳトランジスタ１０８＝ＯＮとなり、ノード
１０９＝Ｈレベル、ノード１１０＝Ｌレベル、消去ベリ
ファイ制御信号ＥＶ＝Ｌレベルに固定される。

【０１３３】この場合において、消去ベリファイ・フェ
イル信号ＥＶＦＡＩＬ＝Ｌレベル、消去ベリファイ・パ
ス信号ＥＶＰＡＳＳ＝Ｌレベル、消去ストップ信号ＥＲ
ＳＴＯＰ＝Ｌレベルの場合、ＮＯＲ回路１０１の出力＝
Ｈレベル、ＮＡＮＤ回路１０２の出力＝Ｈレベルとな
る。

【０１３４】この状態から、ベリファイ制御信号ＶＥＲ
＝Ｈレベル、反転ベリファイ制御信号／ＶＥＲ＝Ｌレベ
ルとなる場合には、ｐＭＯＳトランジスタ１０７＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ１０８＝ＯＦＦとなるので、
消去ベリファイ制御信号生成回路は、等価的には、図３
８に示すようになる。

【０１３５】この場合において、消去ベリファイ・フェ
イル信号ＥＶＦＡＩＬ＝Ｌレベル、消去ベリファイ・パ
ス信号ＥＶＰＡＳＳ＝Ｌレベル、消去ストップ信号ＥＲ
ＳＴＯＰ＝Ｌレベルの場合には、ＮＯＲ回路１０１の出
力＝Ｈレベル、ＮＡＮＤ回路１０２の出力＝Ｈレベルが
維持される。

【０１３６】この結果、ＮＡＮＤ回路１０３の出力＝Ｈ
レベル、ＮＡＮＤ回路１０４の出力＝Ｌレベル、消去ベ
リファイ制御信号ＥＶ＝Ｌレベルが維持される。

【０１３７】この状態から、消去ストップ信号ＥＲＳＴ
ＯＰ＝Ｈレベルになると、ＮＡＮＤ回路１０２の出力＝
Ｌレベル、ＮＡＮＤ回路１０４の出力＝Ｈレベル、ＮＡ
ＮＤ回路１０３の出力＝Ｌレベル、消去ベリファイ制御
信号ＥＶ＝Ｈレベルとなる。

【０１３８】その後、消去ストップ信号ＥＲＳＴＯＰ＝
Ｌレベルになると、ＮＡＮＤ回路１０２の出力＝Ｈレベ
ルとなるが、ＮＡＮＤ回路１０３の出力＝Ｌレベルとさ
れているので、ＮＡＮＤ回路１０４の出力＝Ｈレベルに
維持される。

【０１３９】この状態から、消去ベリファイ・フェイル
信号ＥＶＦＡＩＬ＝Ｈレベルになると、ＮＯＲ回路１０
１の出力＝Ｌレベル、ＮＡＮＤ回路１０３の出力＝Ｈレ
ベル、ＮＡＮＤ回路１０４の出力＝Ｌレベル、消去ベリ
ファイ制御信号ＥＶ＝Ｌレベルとなる。

【０１４０】その後、消去ベリファイ・フェイル信号Ｅ
ＶＦＡＩＬ＝Ｌレベルになると、ＮＯＲ回路１０１の出
力＝Ｈレベルとなるが、ＮＡＮＤ回路１０４の出力＝Ｌ
レベルとされているので、ＮＡＮＤ回路１０３の出力＝
Ｈレベル、消去ベリファイ制御信号ＥＶ＝Ｌレベルが維
持される。

【０１４１】次に、この状態から、図３９に示すよう
に、消去ストップ信号ＥＲＳＴＯＰ＝Ｈレベルになる
と、ＮＡＮＤ回路１０２の出力＝Ｌレベル、ＮＡＮＤ回
路１０４の出力＝Ｈレベル、ＮＡＮＤ回路１０３の出力
＝Ｌレベル、消去ベリファイ制御信号ＥＶ＝Ｈレベルと
なる。

【０１４２】その後、消去ストップ信号ＥＲＳＴＯＰ＝
Ｌレベルになると、ＮＡＮＤ回路１０２の出力＝Ｈレベ
ルとなるが、ＮＡＮＤ回路１０３の出力＝Ｌレベルとさ
れているので、ＮＡＮＤ回路１０４の出力＝Ｈレベルに
維持される。

【０１４３】この状態から、消去ベリファイ・パス信号
ＥＶＰＡＳＳ＝Ｈレベルになると、ＮＯＲ回路１０１の
出力＝Ｌレベル、ＮＡＮＤ回路１０３の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０４の出力＝Ｌレベル、消去ベリフ
ァイ制御信号ＥＶ＝Ｌレベルとなる。

【０１４４】次に、この状態から、消去ベリファイ・パ
ス信号ＥＶＰＡＳＳ＝Ｌレベルになると、ＮＯＲ回路１
０１の出力＝Ｈレベルとなるが、ＮＡＮＤ回路１０４の
出力＝Ｌレベルとされているので、ＮＡＮＤ回路１０３
の出力＝Ｈレベル、消去ベリファイ制御信号ＥＶ＝Ｌレ
ベルが維持される。

【０１４５】このように構成された、この第１実施例に
おいては、消去は、図４０に示すような手順で行われ
る。

【０１４６】即ち、まず、外部端子の１個であるＶＰＰ
端子にＶＰＰＨ＝１２.０［Ｖ］が供給される。

【０１４７】次に、消去セットアップ命令及び消去命令
が連続して入力され、ループ・カウンタのカウント値Ｎ
がＮ＝１にセットされた後、メモリセルのソースに対し
て消去電圧が、例えば、１０ｍｓの間、印加され、１回
目の消去が行われる。

【０１４８】この場合において、メモリセルのソースに
流れる消去電流Ｉ_Aの電流値が、図２に示す消去電流モ
ニタ回路３３のｐＭＯＳトランジスタ３６、ｎＭＯＳト
ランジスタ３８、３９に流れる参照電流Ｉ_Bの電流値よ
りも大きい場合、即ち、消去ベリファイの必要性がない
と判断される場合には、消去ベリファイは行われず、ル
ープ・カウンタのカウント値Ｎが最大カウント値Ｎe、
例えば、３０００回を越えない範囲において、Ｎ＝Ｎ＋
１とされ、メモリセルのソースに対する消去電圧の印加
が繰り返される。

【０１４９】そして、メモリセルのソースに流れる消去
電流Ｉ_Aの電流値が、消去電流モニタ回路３３のｐＭＯ
Ｓトランジスタ３６、ｎＭＯＳトランジスタ３８、３９
に流れる参照電流Ｉ_Bの電流値よりも小さくなった場
合、即ち、消去ベリファイの必要性が生じた場合には、
メモリセルのソースに対する消去電圧の印加の後、消去
ベリファイが行われるようになる。

【０１５０】そして、この消去ベリファイの結果、未消
去のメモリセルが存在する場合には、ループ・カウンタ
のカウント値Ｎが最大カウント値Ｎeを越えない範囲に
おいて、Ｎ＝Ｎ＋１とされ、消去パルスの印加及び消去
ベリファイが繰り返される。

【０１５１】ここに、消去ベリファイの結果、未消去の
メモリセルが存在する場合において、ループ・カウンタ
のカウント値Ｎが最大カウント値Ｎeに一致すると、エ
ラー処理が行われることになる。

【０１５２】これに対して、消去ベリファイの結果、未
消去のメモリセルが存在しない場合には、ＶＰＰ端子の
電圧が、例えば、ＶＰＰＬ＝０〜０.６５［Ｖ］にさ
れ、消去モードは終了される。

【０１５３】ここに、図４１は、この第１実施例におけ
る消去動作を示す波形図であり、この第１実施例におい
ては、コマンドとして、消去セットアップ命令及び消去
命令が連続して入力されると、コマンド制御回路２１に
おいて、消去信号ＥＲ＝Ｈレベルとされ、消去モードが
設定される。

【０１５４】この結果、図２０に示す消去スタート信号
生成回路は、図２１〜図２３に示すように、消去スター
ト信号ＥＲＳＴＡＲＴ＝Ｈレベルとし、これを図１５に
示す消去制御信号生成回路に供給する。

【０１５５】これに対応して、図１５に示す消去制御信
号生成回路は、図１６及び図１７に示すように、消去制
御信号ＥＲＳ＝Ｈレベルとし、これを図２に示すソース
電源回路２５に供給する。

【０１５６】この結果、図２に示すソース電源回路２５
においては、図４に示すように、ｎＭＯＳトランジスタ
３０＝ＯＮとされ、メモリセルのソースに対する消去電
圧の印加が行われる。

【０１５７】ここに、消去制御信号生成回路において、
消去制御信号ＥＲＳ＝Ｈレベルとされると、図２７に示
す消去時間信号生成回路は、図２８及び図２９に示すよ
うに、消去時間信号ＴＩＭＥ＝Ｈレベルとし、その後、
所定時間が経過すると、消去時間信号ＴＩＭＥ＝Ｌレベ
ルとする。

【０１５８】このように、消去時間信号ＴＩＭＥがＨレ
ベルからＬレベルになると、図２４に示す消去ストップ
信号生成回路は、図２５及び図２６に示すように、消去
ストップ信号ＥＲＳＴＯＰ＝Ｈレベルとする。

【０１５９】ここに、消去ストップ信号ＥＲＳＴＯＰ＝
Ｈレベルにされると、図１５に示す消去制御信号生成回
路は、図１６及び図１７に示すように、消去制御信号Ｅ
ＲＳ＝Ｌレベルとする。

【０１６０】この結果、図２に示すソース電源回路２５
においては、図３に示すように、ｎＭＯＳトランジスタ
３０＝ＯＦＦとされ、メモリセルのソースに対する消去
電圧の印加が中断される。

【０１６１】また、消去ストップ信号ＥＲＳＴＯＰ＝Ｈ
レベルにされると、図３０に示す消去制御信号立ち上げ
制御信号生成回路は、図３１及び図３２に示すように、
消去ストップ信号ＥＲＳＴＯＰを遅延してなる消去制御
信号立ち上げ制御信号ＥＲＣＯＮＴを出力する。

【０１６２】この結果、図１５に示す消去制御信号生成
回路は、図１６及び図１８に示すように、消去制御信号
ＥＲＳ＝Ｈレベルとし、図２に示すソース電源回路２５
においては、図４に示すように、ｎＭＯＳトランジスタ
３０＝ＯＮとされ、メモリセルのソースに対する消去電
圧の印加が行われる。

【０１６３】その後、消去ストップ信号ＥＲＳＴＯＰ＝
Ｈレベルにされると、図１５に示す消去制御信号生成回
路は、図１６及び図１７に示すように、消去制御信号Ｅ
ＲＳ＝Ｌレベルとする。

【０１６４】この結果、図２に示すソース電源回路２５
においては、図３に示すように、ｎＭＯＳトランジスタ
３０＝ＯＦＦとされ、メモリセルのソースに対する消去
電圧の印加が中断される。

【０１６５】以後、メモリセルのソースに流れる消去電
流Ｉ_Aの電流値が参照電流Ｉ_Bの電流値よりも大きい期
間、即ち、ベリファイ制御信号ＶＥＲ＝Ｌレベルとされ
ている期間、消去制御信号立ち上げ制御信号ＥＲＣＯＮ
Ｔと、消去ストップ信号ＥＲＳＴＯＰとによる制御によ
って、メモリセルのソースに対する消去電圧の印加が繰
り返される。

【０１６６】そして、その後、メモリセルのソースに流
れる消去電流Ｉ_Aの電流値が参照電流Ｉ_Bの電流値よりも
小さくなると、図２に示すソース電源回路２５の消去電
流モニタ回路３３から出力されるベリファイ制御信号Ｖ
ＥＲはＨレベルになる。

【０１６７】この結果、図３５に示す消去ベリファイ制
御信号生成回路が活性化され、メモリセルのソースに対
する消去電圧の印加の後に消去ベリファイが行われるモ
ードに移行する。

【０１６８】即ち、このモードにおいては、消去制御信
号ＥＲＳ＝Ｈレベルにされ、図２に示すソース電源回路
２５において、図４に示すように、ｎＭＯＳトランジス
タ３０＝ＯＮとされ、メモリセルのソースに消去電圧が
供給された後、消去ストップ信号ＥＲＳＴＯＰ＝Ｈレベ
ルにされると、図３５に示す消去ベリファイ制御信号生
成回路は、図３６〜図３８に示すように、消去ベリファ
イ制御信号ＥＶ＝Ｈレベルとし、図３４に示す消去ベリ
ファイ制御回路９９による制御により消去ベリファイが
行われるようになる。

【０１６９】この消去ベリファイの結果、未消去のメモ
リセルの存在が確認された場合には、消去ベリファイ・
フェイル信号ＥＶＦＡＩＬ＝Ｈレベルとされ、図１５に
示す消去制御信号生成回路は、図１６及び図１９に示す
ように、消去制御信号ＥＲＳ＝Ｈレベルとする。

【０１７０】この結果、図２に示すソース電源回路２５
においては、図４に示すように、ｎＭＯＳトランジスタ
３０＝ＯＮとされ、メモリセルのソースに対する消去電
圧の印加が行われる。

【０１７１】ここに、消去制御信号生成回路において、
消去制御信号ＥＲＳ＝Ｈレベルとされると、図２７に示
す消去時間信号生成回路は、図２８及び図２９に示すよ
うに、消去時間信号ＴＩＭＥ＝Ｈレベルとし、その後、
所定時間が経過すると、消去時間信号ＴＩＭＥ＝Ｌレベ
ルとする。

【０１７２】このように、消去時間信号ＴＩＭＥがＨレ
ベルからＬレベルになると、図２４に示す消去ストップ
信号生成回路は、図２５及び図２６に示すように、消去
ストップ信号ＥＲＳＴＯＰ＝Ｈレベルとする。

【０１７３】ここに、消去ストップ信号ＥＲＳＴＯＰ＝
Ｈレベルにされると、図１５に示す消去制御信号生成回
路は、図１６及び図１７に示すように、消去制御信号Ｅ
ＲＳ＝Ｌレベルとする。

【０１７４】この結果、図２に示すソース電源回路２５
においては、図３に示すように、ｎＭＯＳトランジスタ
３０＝ＯＦＦとされ、メモリセルのソースに対する消去
電圧の印加が中断される。

【０１７５】以後、最大消去パルス印加回数が規定の回
数に達する範囲内において、消去ベリファイ・パス信号
ＥＶＰＡＳＳ＝Ｈレベルとなるまで、メモリセルのソー
スに対する消去電圧の印加と、消去ベリファイとが繰り
返される。

【０１７６】そして、消去ベリファイ・パス信号ＥＶＰ
ＡＳＳ＝Ｈレベルになると、図３５に示す消去ベリファ
イ制御信号生成回路は、図３６及び図３９に示すよう
に、消去ベリファイ制御信号ＥＶ＝Ｌレベルとし、消去
ベリファイが終了され、これによって、消去モードは終
了される。

【０１７７】このように、この第１実施例によれば、消
去モード時、メモリセルのソースに流れ込む消去電流Ｉ
_Aの電流値が参照電流Ｉ_Bの電流値以下になったと判断す
るまでは、消去ベリファイを行わず、メモリセルのソー
スに対する消去電圧の印加を繰り返して行い、メモリセ
ルのソースに流れ込む消去電流Ｉ_Aの電流値が参照電流
Ｉ_Bの電流値以下となったと判断するようになった場合
に、メモリセルのソースに対する消去パルスの印加と、
消去ベリファイとを繰り返して行う構成としたので、消
去ベリファイの回数を減らし、消去に要する時間を短く
することができる。

【０１７８】第２実施例・・図４２〜図４４図４２は本発明の第２実施例の要部を示す回路図であ
り、本発明の第２実施例が設けるソース電源回路を示し
ている。

【０１７９】即ち、本発明の第２実施例は、図２に示す
本発明の第１実施例が設けるソース電源回路の代わり
に、図４２に示すソース電源回路を設け、その他につい
ては、図１に示す第１実施例と同様に構成したものであ
る。

【０１８０】図４２中、１１２は負荷素子をなすデプレ
ッション形のｎＭＯＳトランジスタ、１１３は消去制御
信号ＥＲＳによりＯＮ、ＯＦＦが制御されるエンハンス
メント形のｎＭＯＳトランジスタである。

【０１８１】また、１１４はｎＭＯＳトランジスタ１１
３のドレイン電圧によりＯＮ、ＯＦＦが制御されるエン
ハンスメント形のｐＭＯＳトランジスタ、１１５はメモ
リセルのソースに印加する消去電圧の最大値を規制する
デプレッション形のｎＭＯＳトランジスタ、１１６はｎ
ＭＯＳトランジスタ１１３のドレイン電圧によりＯＮ、
ＯＦＦが制御されるエンハンスメント形のｎＭＯＳトラ
ンジスタである。

【０１８２】また、１１７は消去電圧モニタ回路であ
り、消去モード時、メモリセルのソースに印加される消
去電圧をモニタし、メモリセルのソースに印加される消
去電圧が所定の値以上になったか否かを判断するもので
ある。

【０１８３】この消去電圧モニタ回路１１７において、
１１８₁〜１１８_k（ｋは２以上の整数であり、１１８₃
〜１１８_k-1は図示を省略している）はダイオード接続
されたエンハンスメント形のｎＭＯＳトランジスタ、１
１９は負荷素子をなすデプレッション形のｎＭＯＳトラ
ンジスタ、１２０はベリファイ制御信号ＶＥＲを出力す
るバッファである。

【０１８４】ここに、メモリセルのソースに対して消去
電圧を供給する場合以外の場合には、図４３に示すよう
に、消去制御信号ＥＲＳ＝Ｌレベル、ｎＭＯＳトランジ
スタ１１３＝ＯＦＦとされる。

【０１８５】この結果、ｎＭＯＳトランジスタ１１３の
ドレイン電圧＝Ｈレベル（ＶＰＰ）、ｐＭＯＳトランジ
スタ１１４＝ＯＦＦ、ｎＭＯＳトランジスタ１１６＝Ｏ
Ｎとされ、メモリセルのソースには電源電圧ＶＳＳ＝０
［Ｖ］が供給される。

【０１８６】これに対して、メモリセルのソースに対し
て消去電圧を供給する場合には、図４４に示すように、
消去制御信号ＥＲＳ＝Ｈレベル、ｎＭＯＳトランジスタ
１１３＝ＯＮとされる。

【０１８７】この結果、ｐＭＯＳトランジスタ１１４＝
ＯＮ、ｎＭＯＳトランジスタ１１６＝ＯＦＦとされ、メ
モリセルのソースには消去電圧ＶＰＰがｐＭＯＳトラン
ジスタ１１４、ｎＭＯＳトランジスタ１１５を介して供
給される。

【０１８８】ここに、前述したように、図５は、メモリ
セルの消去電流電圧特性及び消去電圧印加回路の動作曲
線を示す図であり、横軸にメモリセルのソースに印加さ
れる消去電圧、縦軸にメモリセルのソースに流れ込む消
去電流を示している。

【０１８９】即ち、フローティングゲート（ＦＧ）が負
電圧、例えば、−４［Ｖ］にある場合、図４２に示すソ
ース電源回路のＶＰＰ電源線に対して電源電圧ＶＰＰと
してＶＰＰＨ＝１２［Ｖ］を印加したとしても、消去電
流が大きいことから、メモリセルのソースに印加される
消去電圧は８.７［Ｖ］となってしまう。

【０１９０】そして、フローティングゲートの電圧が０
［Ｖ］に近くなるに従って、即ち、消去状態になるに従
って、消去電流が小さくなることから、メモリセルのソ
ースに印加される消去電圧は１２［Ｖ］に近づくことに
なる。

【０１９１】そこで、この第２実施例においては、メモ
リセルのソースに印加される消去電圧が１０.５［Ｖ］
よりも低い場合、即ち、フローティングゲートの電圧が
−２［Ｖ］よりも低い場合には、ｎＭＯＳトランジスタ
１１８₁〜１１８_k＝ＯＦＦが維持され、ベリファイ制御
信号ＶＥＲ＝Ｌレベルとなり、メモリセルのソースに印
加される消去電圧が１０.５［Ｖ］以上となった場合、
即ち、フローティングゲートの電圧が−２［Ｖ］以上と
なった場合に、ｎＭＯＳトランジスタ１１８₁〜１１８_k
＝ＯＮとなり、ベリファイ制御信号ＶＥＲ＝Ｈレベルと
なるようにされている。

【０１９２】したがって、このソース電源回路において
は、消去が開始された後に、フローティングゲートの電
圧が−２［Ｖ］となるまでは、メモリセルのソースに印
加される消去電圧は１０.５［Ｖ］よりも低い電圧とな
っている。

【０１９３】この結果、この場合には、ｎＭＯＳトラン
ジスタ１１８₁〜１１８_K＝ＯＦＦが維持され、ベリファ
イ制御信号ＶＥＲ＝Ｌレベルが出力され、これがコマン
ド制御回路２１においてラッチされる。

【０１９４】この場合には、第１実施例の項で説明した
ように、消去ベリファイは行われず、メモリセルのソー
スに対する消去電圧の印加が繰り返される。

【０１９５】そして、その後、フローティングゲートの
電圧が−２［Ｖ］以上に上昇すると、メモリセルのソー
スに印加される消去電圧は１０.５［Ｖ］以上となる。

【０１９６】このようになると、ｎＭＯＳトランジスタ
１１８₁〜１１８_K＝ＯＮとなり、ベリファイ制御信号Ｖ
ＥＲ＝Ｈレベルが出力され、これがコマンド制御回路２
１においてラッチされる。

【０１９７】この場合には、第１実施例の項で説明した
ように、メモリセルのソースに対する消去電圧の印加
後、消去ベリファイが行われるようになる。

【０１９８】このように、この第２実施例によれば、消
去モード時、メモリセルのソースに印加される消去電圧
が所定の値、例えば、１０.５［Ｖ］以上になったと判
断するまでは、消去ベリファイを行わず、メモリセルの
ソースに対する消去電圧の印加を繰り返して行い、メモ
リセルのソースに印加される消去電圧が所定の値、例え
ば、１０.５［Ｖ］以上になったと判断するようになっ
た場合に、メモリセルのソースに対する消去パルスの印
加と、消去ベリファイとを繰り返して行う構成としたの
で、消去ベリファイの回数を減らし、消去に要する時間
を短くすることができる。

【０１９９】

【発明の効果】以上のように、本発明によれば、消去モ
ード時、消去が一定程度進行するまでは消去ベリファイ
は行われず、消去が一定程度進行した場合に、消去ベリ
ファイが行われるという構成を採用したことにより、消
去ベリファイの回数を減らし、消去に要する時間を短く
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す回路図であ
る。

【図２】本発明の第１実施例が設けるソース電源回路を
示す回路図である。

【図３】本発明の第１実施例が設けるソース電源回路の
動作を説明するための回路図である。

【図４】本発明の第１実施例が設けるソース電源回路の
動作を説明するための回路図である。

【図５】メモリセルの消去電流電圧特性及び消去電圧印
加回路の動作曲線を示す図である。

【図６】本発明の第１実施例が設けるベリファイ電圧発
生回路を示す回路図である。

【図７】本発明の第１実施例が設けるベリファイ電圧発
生回路の動作を説明するための回路図である。

【図８】本発明の第１実施例が設けるベリファイ電圧発
生回路の動作を説明するための回路図である。

【図９】本発明の第１実施例が設けるセンスアンプの１
ビット部分を示す回路図である。

【図１０】本発明の第１実施例が設けるセンスアンプの
１ビット部分の動作を説明するための回路図である。

【図１１】本発明の第１実施例が設けるゲート電圧供給
回路を示す回路図である。

【図１２】本発明の第１実施例が設けるゲート電圧供給
回路の動作を説明するための回路図である。

【図１３】本発明の第１実施例が設けるゲート電圧供給
回路の動作を説明するための回路図である。

【図１４】本発明の第１実施例が設けるゲート電圧供給
回路の動作を説明するための回路図である。

【図１５】本発明の第１実施例が設ける消去制御信号
（ＥＲＳ）生成回路を示す回路図である。

【図１６】本発明の第１実施例が設ける消去制御信号
（ＥＲＳ）生成回路の動作を説明するための波形図であ
る。

【図１７】本発明の第１実施例が設ける消去制御信号
（ＥＲＳ）生成回路の動作を説明するための回路図であ
る。

【図１８】本発明の第１実施例が設ける消去制御信号
（ＥＲＳ）生成回路の動作を説明するための回路図であ
る。

【図１９】本発明の第１実施例が設ける消去制御信号
（ＥＲＳ）生成回路の動作を説明するための回路図であ
る。

【図２０】本発明の第１実施例が設ける消去スタート信
号（ＥＲＳＴＡＲＴ）生成回路を示す回路図である。

【図２１】本発明の第１実施例が設ける消去スタート信
号（ＥＲＳＴＡＲＴ）生成回路の動作を説明するための
波形図である。

【図２２】本発明の第１実施例が設ける消去スタート信
号（ＥＲＳＴＡＲＴ）生成回路の動作を説明するための
回路図である。

【図２３】本発明の第１実施例が設ける消去スタート信
号（ＥＲＳＴＡＲＴ）生成回路の動作を説明するための
回路図である。

【図２４】本発明の第１実施例が設ける消去ストップ信
号（ＥＲＳＴＯＰ）生成回路を示す回路図である。

【図２５】本発明の第１実施例が設ける消去ストップ信
号（ＥＲＳＴＯＰ）生成回路の動作を説明するための波
形図である。

【図２６】本発明の第１実施例が設ける消去ストップ信
号（ＥＲＳＴＯＰ）生成回路の動作を説明するための回
路図である。

【図２７】本発明の第１実施例が設ける消去時間信号
（ＴＩＭＥ）生成回路を示す回路図である。

【図２８】本発明の第１実施例が設ける消去時間信号
（ＴＩＭＥ）生成回路の動作を説明するための波形図で
ある。

【図２９】本発明の第１実施例が設ける消去時間信号
（ＴＩＭＥ）生成回路の動作を説明するための回路図で
ある。

【図３０】本発明の第１実施例が設ける消去制御信号立
ち上げ制御信号（ＥＲＣＯＮＴ）生成回路を示す回路図
である。

【図３１】本発明の第１実施例が設ける消去制御信号立
ち上げ制御信号（ＥＲＣＯＮＴ）生成回路の動作を説明
するための波形図である。

【図３２】本発明の第１実施例が設ける消去制御信号立
ち上げ制御信号（ＥＲＣＯＮＴ）生成回路の動作を説明
するための回路図である。

【図３３】本発明の第１実施例が設ける消去制御信号立
ち上げ制御信号（ＥＲＣＯＮＴ）生成回路の動作を説明
するための回路図である。

【図３４】本発明の第１実施例が設ける消去ベリファイ
制御回路を示す図である。

【図３５】本発明の第１実施例が設ける消去ベリファイ
制御信号（ＥＶ）生成回路を示す回路図である。

【図３６】本発明の第１実施例が設ける消去ベリファイ
制御信号（ＥＶ）生成回路の動作を説明するための波形
図である。

【図３７】本発明の第１実施例が設ける消去ベリファイ
制御信号（ＥＶ）生成回路の動作を説明するための回路
図である。

【図３８】本発明の第１実施例が設ける消去ベリファイ
制御信号（ＥＶ）生成回路の動作を説明するための回路
図である。

【図３９】本発明の第１実施例が設ける消去ベリファイ
制御信号（ＥＶ）生成回路の動作を説明するための回路
図である。

【図４０】本発明の第１実施例における消去手順を示す
フローチャートである。

【図４１】本発明の第１実施例における消去動作を示す
波形図である。

【図４２】本発明の第２実施例が設けるソース電源回路
を示す回路図である。

【図４３】本発明の第２実施例が設けるソース電源回路
の動作を説明するための回路図である。

【図４４】本発明の第２実施例が設けるソース電源回路
の動作を説明するための回路図である。

【図４５】フラッシュ・メモリが備えるメモリセルの断
面構造を示す概略的断面図である。

【図４６】従来のフラッシュ・メモリにおける消去手順
を示すフローチャートである。

【図４７】メモリセルの消去特性を示す図である。

【符号の説明】

（図１）ＶＣＣ電源電圧ＶＰＰ書込み／消去電圧

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−5087（ＪＰ，Ａ) 特開平５−74179（ＪＰ，Ａ) 特開平５−234388（ＪＰ，Ａ) 特開平５−151787（ＪＰ，Ａ) 特開平５−81880（ＪＰ，Ａ) 特開平７−192479（ＪＰ，Ａ) 特開平６−259978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】消去モード時、消去が一定程度進行するま
では、消去ベリファイを行わず、メモリセルのソースに
対する消去電圧の印加を繰り返して行い、消去が一定程
度進行した後は、前記メモリセルのソースに対する消去
電圧の印加と、消去ベリファイとを繰り返して行うよう
に、消去動作及び消去ベリファイ動作を制御する制御回
路を備え、前記制御回路は、前記消去モード時、消去が一定程度進
行したか否かを監視し、前記メモリセルのソースに消去
電圧を印加した後、消去ベリファイ動作を行うか否かを
制御するベリファイ制御信号（ＶＥＲ）を生成するベリ
ファイ制御信号生成回路と、前記ベリファイ制御信号
（ＶＥＲ）に基づいて、消去ベリファイ動作を制御する
消去ベリファイ制御回路の活性状態、非活性状態を制御
する消去ベリファイ制御信号（ＥＶ）を生成する消去ベ
リファイ制御信号生成回路とを設け、前記ベリファイ制
御信号（ＶＥＲ）が非活性レベルにある場合には、前記
消去ベリファイ制御回路を非活性状態にして、前記メモ
リセルのソースに消去電圧を印加した後、消去ベリファ
イ動作を行わないようにし、前記ベリファイ制御信号
（ＶＥＲ）が活性レベルにある場合には、前記消去ベリ
ファイ制御回路を活性状態にして、前記メモリセルのソ
ースに消去電圧を印加した後、消去ベリファイ動作を行
わせるように構成され、前記ベリファイ制御信号生成回路は、前記メモリセルの
ソースに対する消去電圧の印加時、前記メモリセルのソ
ースに流れ込む消去電流をモニタする消去電流モニタ回
路を設け、前記消去電流が所定の値を越えている間は、
前記ベリファイ制御信号（ＶＥＲ）として、非活性レベ
ルにあるベリファイ制御信号（ＶＥＲ）を出力し、前記
消去電流が所定の値以下となった場合は、前記ベリファ
イ制御信号（ＶＥＲ）として、活性レベルにあるベリフ
ァイ制御信号（ＶＥＲ）を出力するように構成されてい
ることを特徴とするフラッシュ・メモリ。
【請求項２】前記ベリファイ制御信号生成回路は、第１
の被制御電極を前記消去電圧を供給する消去電圧線に接
続され、第２の被制御電極を前記消去電流を供給する経
路に接続された第１の電界効果トランジスタと、第１の
被制御電極を前記消去電圧線に接続され、前記第１の電
界効果トランジスタを入力回路とする第１のカレントミ
ラー回路を構成する第２の電界効果トランジスタと、第
１の被制御電極を前記消去電圧線に接続された第３の電
界効果トランジスタを有し、参照電流が流れるようにさ
れた参照電流回路と、第１の被制御電極を前記消去電圧
線に接続され、前記第３の電界効果トランジスタを入力
回路とする第２のカレントミラー回路を構成する第４の
電界効果トランジスタと、第１の被制御電極を前記第２
の電界効果トランジスタの第２の被制御電極に接続さ
れ、第２の被制御電極を接地された第５の電界効果トラ
ンジスタと、第１の被制御電極を前記第４の電界効果ト
ランジスタの第２の被制御電極に接続され、第２の被制
御電極を接地され、前記第５の電界効果トランジスタを
入力回路とする第３のカレントミラー回路を構成する第
６の電界効果トランジスタと、入力端を前記第６の電界
効果トランジスタの第１の被制御電極に接続され、出力
端に前記ベリファイ制御信号（ＶＥＲ）を出力するよう
にされたバッファ回路とを設け、前記消去電流が前記参
照電流よりも大きい間は、前記ベリファイ制御信号（Ｖ
ＥＲ）として、非活性レベルにあるベリファイ制御信号
（ＶＥＲ）を出力し、前記消去電流が前記参照電流より
も小さくなった場合は、前記ベリファイ制御信号（ＶＥ
Ｒ）として、活性レベルにあるベリファイ制御信号（Ｖ
ＥＲ）を出力するように構成されていることを特徴とす
る請求項１記載のフラッシュ・メモリ。
【請求項３】消去モード時、消去が一定程度進行するま
では、消去ベリファイを行わず、メモリセルのソースに
対する消去電圧の印加を繰り返して行い、消去が一定程
度進行した後は、前記メモリセルのソースに対する消去
電圧の印加と、消去ベリファイとを繰り返して行うよう
に、消去動作及び消去ベリファイ動作を制御する制御回
路を備え、前記制御回路は、前記消去モード時、消去が一定程度進
行したか否かを監視し、前記メモリセルのソースに消去
電圧を印加した後、消去ベリファイ動作を行うか否かを
制御するベリファイ制御信号（ＶＥＲ）を生成するベリ
ファイ制御信号生成回路と、前記ベリファイ制御信号
（ＶＥＲ）に基づいて、消去ベリファイ動作を制御する
消去ベリファイ制御回路の活性状態、非活性状態を制御
する消去ベリファイ制御信号（ＥＶ）を生成する消去ベ
リファイ制御信号生成回路とを設け、前記ベリファイ制
御信号（ＶＥＲ）が非活性レベルにある場合には、前記
消去ベリファイ制御回路を非活性状態にして、前記メモ
リセルのソースに消去電圧を印加した後、消去ベリファ
イ動作を行わないようにし、前記ベリファイ制御信号
（ＶＥＲ）が活性レベルにある場合には、前記消去ベリ
ファイ制御回路を活性状態にして、前記メモリセルのソ
ースに消去電圧を印加した後、消去ベリファイ動作を行
わせるように構成され、前記ベリファイ制御信号生成回路は、前記メモリセルの
ソースに対する消去電圧の印加時、前記メモリセルのソ
ースに印加される消去電圧をモニタする消去電圧モニタ
回路を設け、前記消去電圧が所定の値を越えない間は、
前記ベリファイ制御信号（ＶＥＲ）として、非活性レベ
ルにあるベリファイ制御信号（ＶＥＲ）を出力し、前記
消去電圧が所定の値以上となった場合は、前記ベリファ
イ制御信号（ＶＥＲ）として、活性レベルにあるベリフ
ァイ制御信号（ＶＥＲ）を出力するように構成されてい
ることを特徴とするフラッシュ・メモリ。
【請求項４】前記ベリファイ制御信号生成回路は、一端
を接地された負荷素子と、前記メモリセルのソースに消
去電圧を供給するソース線と前記負荷素子の他端との間
に順方向に直列に接続された複数の一方向性素子と、入
力端を前記負荷素子の他端に接続され、出力端に前記ベ
リファイ制御信号（ＶＥＲ）を出力するようにされたバ
ッファ回路とを設け、前記負荷素子の他端の電圧が所定
の電圧値を越えない間は、前記ベリファイ制御信号（Ｖ
ＥＲ）として、非活性レベルにあるベリファイ制御信号
（ＶＥＲ）を出力し、前記負荷素子の他端の電圧が所定
の電圧値以上となった場合は、前記ベリファイ制御信号
（ＶＥＲ）として、活性レベルにあるベリファイ制御信
号（ＶＥＲ）を出力するように構成されていることを特
徴とする請求項３記載のフラッシュ・メモリ。
【請求項５】前記消去ベリファイ制御回路は、前記消去
ベリファイ制御信号（ＥＶ）により活性状態とされた場
合、消去ベリファイ動作を制御し、未消去のメモリセル
が存在することを示す消去ベリファイ・フェイル信号
（ＥＶＦＡＩＬ）又は未消去のメモリセルが存在してい
ないことを示す消去ベリファイ・パス信号（ＥＶＰＡＳ
Ｓ）を生成するように構成されていることを特徴とする
請求項１又は３記載のフラッシュ・メモリ。
【請求項６】前記消去ベリファイ制御信号生成回路は、
第１の入力端に未消去のメモリセルが存在することを示
す消去ベリファイ・フェイル信号（ＥＶＦＡＩＬ）が入
力され、第２の入力端に未消去のメモリセルが存在して
いないことを示す消去ベリファイ・パス信号（ＥＶＰＡ
ＳＳ）が入力される２入力のＮＯＲ回路と、第１の入力
端にメモリセルに対する消去電圧の印加の中断を指示す
る消去ストップ信号生成回路から出力される消去ストッ
プ信号（ＥＲＳＴＯＰ）が入力され、第２の入力端に前
記ベリファイ制御信号（ＶＥＲ）が入力される２入力の
ＮＡＮＤ回路と、セット入力端に前記ＮＯＲ回路の出力
信号が入力され、リセット入力端に前記ＮＡＮＤ回路の
出力信号が入力され、正相出力端又は逆相出力端に前記
消去ベリファイ制御信号を出力するフリップフロップ回
路とを含んで構成されていることを特徴とする請求項１
又は３記載のフラッシュ・メモリ。
【請求項７】前記消去ストップ信号生成回路は、入力端
に前記メモリセルのソースに対する消去電圧の１回の印
加時間を規制する消去時間信号生成回路から出力される
消去時間信号（ＴＩＭＥ）が入力される反転遅延回路
と、第１の入力端に前記反転遅延回路の出力信号が入力
され、第２の入力端に消去時間信号（ＴＩＭＥ）が入力
される２入力のＮＯＲ回路を設け、このＮＯＲ回路の出
力端に前記消去ストップ信号（ＥＲＳＴＯＰ）を得るよ
うに構成されていることを特徴とする請求項６記載のフ
ラッシュ・メモリ。
【請求項８】前記消去時間信号生成回路は、第１の入力
端に前記メモリセルに対する消去電圧の供給を制御する
消去制御信号生成回路から出力される消去制御信号（Ｅ
ＲＳ）が入力される２入力のＮＡＮＤ回路と、入力端を
前記ＮＡＮＤ回路の出力端に接続された反転遅延回路
と、入力端を前記反転遅延回路の出力端に接続され、出
力端を前記ＮＡＮＤ回路の第２の入力端に接続された反
転回路とを設け、前記反転遅延回路の出力端に前記消去
時間信号（ＴＩＭＥ）を得るように構成されていること
を特徴とする請求項７記載のフラッシュ・メモリ。
【請求項９】前記消去制御信号生成回路は、入力端に前
記消去ストップ信号（ＥＲＳＴＯＰ）が入力される第１
の反転回路と、第１の入力端に消去モードを設定する消
去信号（ＥＲ）が入力され、第２の入力端に前記反転回
路の出力信号が入力される３入力の第１のＮＡＮＤ回路
と、第１の入力端に消去モード動作の開始を指示する消
去スタート信号生成回路から出力される消去スタート信
号（ＥＲＳＴＡＲＴ）が入力され、第２の入力端に前記
ベリファイ制御信号（ＶＥＲ）が非活性レベルにある場
合において、非活性レベルになった前記消去制御信号
（ＥＲＳ）を再び活性レベルにし、前記メモリセルのソ
ースに対する消去電圧の印加を開始するための消去制御
信号立ち上げ制御信号生成回路から出力される消去制御
信号立ち上げ制御信号（ＥＲＣＯＮＴ）が入力され、第
３の入力端に前記消去ベリファイ・フェイル信号（ＥＶ
ＦＡＩＬ）が入力される３入力のＮＯＲ回路と、第１の
入力端に前記第１のＮＡＮＤ回路の出力信号が入力さ
れ、第２の入力端に前記ＮＯＲ回路の出力信号が入力さ
れ、その出力信号を前記第１のＮＡＮＤ回路の第３の入
力端に供給する２入力の第２のＮＡＮＤ回路と、入力端
を前記第１のＮＡＮＤ回路の出力端に接続された第２の
反転回路とを含み、この第２の反転回路の出力端に前記
消去制御信号（ＥＲＳ）を得るように構成されているこ
とを特徴とする請求項８記載のフラッシュ・メモリ。
【請求項１０】前記消去スタート信号生成回路は、入力
端に前記消去信号（ＥＲ）が入力される反転遅延回路
と、第１の入力端に前記反転遅延回路の出力信号が入力
され、第２の入力端に前記消去信号（ＥＲ）が入力され
る２入力のＮＡＮＤ回路と、入力端を前記ＮＡＮＤ回路
の出力端に接続された反転回路とを設け、この反転回路
の出力端に前記消去スタート信号（ＥＲＳＴＡＲＴ）を
得るようにされていることを特徴とする請求項９記載の
フラッシュ・メモリ。
【請求項１１】前記消去制御信号立ち上げ制御信号生成
回路は、入力端に前記ベリファイ制御信号（ＶＥＲ）が
入力される反転回路と、第１の入力端に前記反転回路の
出力信号が入力され、第２の入力端に前記消去ストップ
信号（ＥＲＳＴＯＰ）が入力される２入力のＮＡＮＤ回
路と、入力端を前記ＮＡＮＤ回路の出力端に接続された
反転遅延回路とを設け、この反転遅延回路の出力端に前
記消去制御信号立ち上げ制御信号（ＥＲＣＯＮＴ）を得
るように構成されていることを特徴とする請求項９記載
のフラッシュ・メモリ。