JPH10144878A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10144878A JPH10144878A JP8293473A JP29347396A JPH10144878A JP H10144878 A JPH10144878 A JP H10144878A JP 8293473 A JP8293473 A JP 8293473A JP 29347396 A JP29347396 A JP 29347396A JP H10144878 A JPH10144878 A JP H10144878A
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- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】
【課題】多層配線の配線抵抗を低減させるとともに配線
の信頼性を高め、さらに単位メモリセル面積を縮小す
る。 【解決手段】接続プラグ(10a、13a、16a、1
9a)の平面形状を、隣接する配線(11、14、、
7)と干渉しない方向に長軸を有する楕円型にするとと
もに、このような形状の接続プラグを、各楕円の長軸を
直交させて十文字型に配置して順次複数個重ねて、互い
に直接電気的に接続する。 【効果】接続孔への導電体膜の埋込が容易になって微細
化され、さらに、マスク合わせの際の位置ずれによる影
響が減少して、多層配線の製造が容易になり、信頼性と
性能が向上する。また、ウエハあたりのチップ取得数が
増加して製造コストが低減する。
の信頼性を高め、さらに単位メモリセル面積を縮小す
る。 【解決手段】接続プラグ(10a、13a、16a、1
9a)の平面形状を、隣接する配線(11、14、、
7)と干渉しない方向に長軸を有する楕円型にするとと
もに、このような形状の接続プラグを、各楕円の長軸を
直交させて十文字型に配置して順次複数個重ねて、互い
に直接電気的に接続する。 【効果】接続孔への導電体膜の埋込が容易になって微細
化され、さらに、マスク合わせの際の位置ずれによる影
響が減少して、多層配線の製造が容易になり、信頼性と
性能が向上する。また、ウエハあたりのチップ取得数が
増加して製造コストが低減する。
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に関し、詳しくは、極めて微細な多
層配線を有する半導体集積回路装置およびその製造方法
に関する。
およびその製造方法に関し、詳しくは、極めて微細な多
層配線を有する半導体集積回路装置およびその製造方法
に関する。
【0002】
【従来の技術】半導体集積回路装置の集積度向上のため
には、多層配線を微細化することが重要である。多層配
線を微細化するためには、配線の線幅を小さくすること
のみではなく、例えば、DRAM(Dynamic Random Acce
ss Memory)のメモリセルアレー部においては、各配線層
間や配線層と半導体基板表面の所定部分を、互いに接続
するための配線層接続プラグの接続構造を改良する必要
がある。このような接続プラグとして、特開平6-12
0447には、MOS型トランジスタの拡散層とキャパ
シタ下部電極を接続するために、側面が垂直ではなく、
傾斜を有する2つの接続プラグが直接電気的に接続され
た構造を用いることが提案されている。
には、多層配線を微細化することが重要である。多層配
線を微細化するためには、配線の線幅を小さくすること
のみではなく、例えば、DRAM(Dynamic Random Acce
ss Memory)のメモリセルアレー部においては、各配線層
間や配線層と半導体基板表面の所定部分を、互いに接続
するための配線層接続プラグの接続構造を改良する必要
がある。このような接続プラグとして、特開平6-12
0447には、MOS型トランジスタの拡散層とキャパ
シタ下部電極を接続するために、側面が垂直ではなく、
傾斜を有する2つの接続プラグが直接電気的に接続され
た構造を用いることが提案されている。
【0003】
【発明が解決しようとする課題】上記従来技術では、接
続プラグの側面が傾斜しているため、下地基板の表面と
平行な接続プラグの上面と下面の大きさが同一になら
ず、上面の大きさが下面の大きさより大きい。上記従来
技術において、接続プラグの側面が傾斜しているのは、
接続プラグを形成するためのコンタクト孔を、ドライエ
ッチングによって絶縁膜に形成する際に、コンタクト孔
の孔径が小さ場合は、コンタクト孔の底部に近い部分ほ
ど、エッチングガスが入り難く、その結果、底部に近い
部分ほどエッチング量が少なくなって、孔径が小さくな
るためである。
続プラグの側面が傾斜しているため、下地基板の表面と
平行な接続プラグの上面と下面の大きさが同一になら
ず、上面の大きさが下面の大きさより大きい。上記従来
技術において、接続プラグの側面が傾斜しているのは、
接続プラグを形成するためのコンタクト孔を、ドライエ
ッチングによって絶縁膜に形成する際に、コンタクト孔
の孔径が小さ場合は、コンタクト孔の底部に近い部分ほ
ど、エッチングガスが入り難く、その結果、底部に近い
部分ほどエッチング量が少なくなって、孔径が小さくな
るためである。
【0004】このように接続プラグの側面が傾斜してい
ると、接続プラグの下面における接触面積が小さくな
り、接続プラグの接触抵抗を含めた配線抵抗が増大す
る。また、接続プラグ上面の断面積が大きくなるにとも
なって、DRAMの単位メモリセル面積が大きくなり、
配線の設計自由度が制限されるなどの問題が生ずる。
ると、接続プラグの下面における接触面積が小さくな
り、接続プラグの接触抵抗を含めた配線抵抗が増大す
る。また、接続プラグ上面の断面積が大きくなるにとも
なって、DRAMの単位メモリセル面積が大きくなり、
配線の設計自由度が制限されるなどの問題が生ずる。
【0005】また、一般に接続プラグの大きさが小さい
場合は、接続プラグ用のコンタクト孔を、ホトリソグラ
フィー技術とドライエッチング技術によって高い精度で
正確に形成するのは困難であるばかりでなく、このよう
な微細なコンタクト孔内に導電膜を埋め込むのが難し
い。そのため、接続プラグの接触抵抗を含めた配線抵抗
が増大する、および断線が生じるなどの問題が生じ、高
い信頼性を有する微細な配線構造を得るのは困難であ
る。
場合は、接続プラグ用のコンタクト孔を、ホトリソグラ
フィー技術とドライエッチング技術によって高い精度で
正確に形成するのは困難であるばかりでなく、このよう
な微細なコンタクト孔内に導電膜を埋め込むのが難し
い。そのため、接続プラグの接触抵抗を含めた配線抵抗
が増大する、および断線が生じるなどの問題が生じ、高
い信頼性を有する微細な配線構造を得るのは困難であ
る。
【0006】本発明の目的は、従来技術の有する上記問
題を解決し、上記単位メモリセル面積の増大および設計
自由度への制限など、好ましくない障害をともなうこと
なしに、低い抵抗、高い設計自由度および高い信頼性を
有する配線を実現することができる半導体集積回路装
置、およびこのような半導体集積回路装置を高い精度で
容易に製造することができる半導体集積回路装置の製造
方法を提供することである。
題を解決し、上記単位メモリセル面積の増大および設計
自由度への制限など、好ましくない障害をともなうこと
なしに、低い抵抗、高い設計自由度および高い信頼性を
有する配線を実現することができる半導体集積回路装
置、およびこのような半導体集積回路装置を高い精度で
容易に製造することができる半導体集積回路装置の製造
方法を提供することである。
【0007】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路装置は、下地基板と、当該下
地基板の表面上に形成された層間絶縁膜と、当該層間絶
縁膜を貫通する導電性膜からなる接続プラグを具備し、
当該接続プラグの平面形状が楕円型形状であることを特
徴とする。
の本発明の半導体集積回路装置は、下地基板と、当該下
地基板の表面上に形成された層間絶縁膜と、当該層間絶
縁膜を貫通する導電性膜からなる接続プラグを具備し、
当該接続プラグの平面形状が楕円型形状であることを特
徴とする。
【0008】すなわち、本発明においては、層間絶縁膜
を貫く接続プラグの平面形状が楕円型であることに最大
の特徴があり、この楕円型の長軸の方向を、上記接続プ
ラグと平面方向において隣接する配線と干渉しない方向
にすることが好ましい。
を貫く接続プラグの平面形状が楕円型であることに最大
の特徴があり、この楕円型の長軸の方向を、上記接続プ
ラグと平面方向において隣接する配線と干渉しない方向
にすることが好ましい。
【0009】周知のように、従来は、平面形状が正円形
(マスクパターンは正方形)の接続プラグが一般に用いら
れているが、平面形状が楕円形(マスクパターンは長方
形)とである接続プラグは、平面積の増加によって電気
的接触抵抗が低減されることは言うまでもないが、さら
に、後で説明するように、接続孔のマスクパターンをレ
ジスト膜へ転写するのが容易であるため接続孔の形成が
容易になる、接続孔を導電膜で埋め込むのが容易であ
る、さらに、複数の接続プラグを重ねて形成する場合、
平面形状が円形である接続プラグに比べて、位置合わせ
の際の位置ずれの影響が小さいなど、顕著な利点があ
る。
(マスクパターンは正方形)の接続プラグが一般に用いら
れているが、平面形状が楕円形(マスクパターンは長方
形)とである接続プラグは、平面積の増加によって電気
的接触抵抗が低減されることは言うまでもないが、さら
に、後で説明するように、接続孔のマスクパターンをレ
ジスト膜へ転写するのが容易であるため接続孔の形成が
容易になる、接続孔を導電膜で埋め込むのが容易であ
る、さらに、複数の接続プラグを重ねて形成する場合、
平面形状が円形である接続プラグに比べて、位置合わせ
の際の位置ずれの影響が小さいなど、顕著な利点があ
る。
【0010】上記楕円型形状の短軸の長さは極めて小さ
くすることができ、使用されたホトエッチング技術にお
ける最小加工寸法にまで小さくすることができる。通常
の場合は、下地基板に形成されたMOSトランジスタが
有するゲート電極の幅は、この最小加工寸法に等しいの
で、上記楕円型形状の短軸の長さをゲート電極の幅と実
質的に等しくすることができる。
くすることができ、使用されたホトエッチング技術にお
ける最小加工寸法にまで小さくすることができる。通常
の場合は、下地基板に形成されたMOSトランジスタが
有するゲート電極の幅は、この最小加工寸法に等しいの
で、上記楕円型形状の短軸の長さをゲート電極の幅と実
質的に等しくすることができる。
【0011】上記マスクパターンの転写が容易になる効
果は、上記楕円型形状の長軸の長さが、解像波長の5倍
以下である場合、および長軸が短軸の1.2倍以上、2
倍以下である場合に認められる。
果は、上記楕円型形状の長軸の長さが、解像波長の5倍
以下である場合、および長軸が短軸の1.2倍以上、2
倍以下である場合に認められる。
【0012】上記接続プラグの上記楕円型形状の長軸方
向は、この接続プラグの近傍に配置された配線の方向と
同一にすることが好ましい各接続プラグ側面は傾斜して
いない、すなわち、上記接続プラグの上面と下面は上記
下地基板の表面と平行で、上記接続プラグの側面は上記
下地基板の表面と実質的に垂直であることが、所要平面
積および各プラグ間の抵抗の点から好ましい。
向は、この接続プラグの近傍に配置された配線の方向と
同一にすることが好ましい各接続プラグ側面は傾斜して
いない、すなわち、上記接続プラグの上面と下面は上記
下地基板の表面と平行で、上記接続プラグの側面は上記
下地基板の表面と実質的に垂直であることが、所要平面
積および各プラグ間の抵抗の点から好ましい。
【0013】互いに対向して積層された二つの上記層間
絶縁膜にそれぞれ形成された上下二つの上記接続プラグ
は、上記楕円形状の長軸が互いに直交する方向に形成さ
れ、かつ互いに直接電気的に接続されている。このよう
にすると、マスク合わせの際に位置ずれが起こった際に
おける、上下二つの上記接続プラグの接触面積は、両接
続プラグの平面形状がいずれも正円形の場合にくらべて
大きく、低接触抵抗とするために極めて有利である。
絶縁膜にそれぞれ形成された上下二つの上記接続プラグ
は、上記楕円形状の長軸が互いに直交する方向に形成さ
れ、かつ互いに直接電気的に接続されている。このよう
にすると、マスク合わせの際に位置ずれが起こった際に
おける、上下二つの上記接続プラグの接触面積は、両接
続プラグの平面形状がいずれも正円形の場合にくらべて
大きく、低接触抵抗とするために極めて有利である。
【0014】本発明の半導体集積回路装置が周辺回路部
(I/O制御部とデコーダ部)とメモリセルアレー部を
有する場合、このメモリセルアレー部に上記複数の層間
絶縁膜を形成し、これら複数の層間絶縁膜の下および上
には、それぞれMOSトランジスタおよびキャパシタを
形成し、このMOSトランジスタの拡散層を、上記キャ
パシタの電極と、複数の上記接続プラグを介して互いに
電気的に接続させることができる。この半導体集積回路
装置は、上記周辺回路部とメモリセルアレー部に加え
て、さらにロジック回路部を具備することができ、この
ロジック回路部においては、メモリセルアレー部のよう
に極度の微細化は必要なく、大きな電流値が要求される
ので、互いに隣接する少なくとも2つの上記接続プラグ
を、配線あるいは配線接続パッドを介して互いに電気的
に接続すれば、さらに好ましい結果が得られる。
(I/O制御部とデコーダ部)とメモリセルアレー部を
有する場合、このメモリセルアレー部に上記複数の層間
絶縁膜を形成し、これら複数の層間絶縁膜の下および上
には、それぞれMOSトランジスタおよびキャパシタを
形成し、このMOSトランジスタの拡散層を、上記キャ
パシタの電極と、複数の上記接続プラグを介して互いに
電気的に接続させることができる。この半導体集積回路
装置は、上記周辺回路部とメモリセルアレー部に加え
て、さらにロジック回路部を具備することができ、この
ロジック回路部においては、メモリセルアレー部のよう
に極度の微細化は必要なく、大きな電流値が要求される
ので、互いに隣接する少なくとも2つの上記接続プラグ
を、配線あるいは配線接続パッドを介して互いに電気的
に接続すれば、さらに好ましい結果が得られる。
【0015】上記周辺回路部も同様であり、互いに隣接
する少なくとも2つの上記接続プラグを、配線あるいは
配線接続パッドを介して互いに電気的に接続させること
が好ましい。
する少なくとも2つの上記接続プラグを、配線あるいは
配線接続パッドを介して互いに電気的に接続させること
が好ましい。
【0016】上記メモリセルアレー部と周辺回路部、若
しくは上記メモリセルアレー部とロジック回路部に形成
された上記接続プラグの材料を、各層ごとに同一の導電
性膜から構成することが好ましい。このようにすれば、
上記メモリセルアレー部と周辺回路部、若しくは上記メ
モリセルアレー部とロジック回路部の接続プラグを、そ
れぞれ同時に形成することができる。この上記導電性膜
としては、タングステン膜、窒化タングステン膜、チタ
ン膜、窒化チタン膜、アルミニウム膜および銅膜からな
る群から選択された少なくとも1種を用いることができ
る。
しくは上記メモリセルアレー部とロジック回路部に形成
された上記接続プラグの材料を、各層ごとに同一の導電
性膜から構成することが好ましい。このようにすれば、
上記メモリセルアレー部と周辺回路部、若しくは上記メ
モリセルアレー部とロジック回路部の接続プラグを、そ
れぞれ同時に形成することができる。この上記導電性膜
としては、タングステン膜、窒化タングステン膜、チタ
ン膜、窒化チタン膜、アルミニウム膜および銅膜からな
る群から選択された少なくとも1種を用いることができ
る。
【0017】上記メモリセルアレーがDRAMのメモリ
セルアレーであれば好ましい結果が得られる。上記DR
AMメモリセルアレーの単位メモリセルは1つのMOS
型トランジスタと1つのキャパシタからなり、上記メモ
リセルの面積が8×f×(f+a)以下(但し、fは最小
加工寸法、aはプロセス裕度)とすることができる。
セルアレーであれば好ましい結果が得られる。上記DR
AMメモリセルアレーの単位メモリセルは1つのMOS
型トランジスタと1つのキャパシタからなり、上記メモ
リセルの面積が8×f×(f+a)以下(但し、fは最小
加工寸法、aはプロセス裕度)とすることができる。
【0018】上記メモリセルアレーが強誘電体メモリの
メモリセルアレーであってもよい。
メモリセルアレーであってもよい。
【0019】上記メモリセルアレー部において、上記キ
ャパシタをビットラインの上方に配置することができ、
さらに、上記キャパシタを全配線の上方に配置すること
ができる。
ャパシタをビットラインの上方に配置することができ、
さらに、上記キャパシタを全配線の上方に配置すること
ができる。
【0020】上記キャパシタの容量絶縁膜は、酸化タン
タル膜、PZT(鉛、ジルコニウムおよびチタンの複合
酸化物)膜およびBST(バリウム、ストロンチウムお
よびチタンの複合酸化物)膜など周知の容量絶縁膜膜を
用することができ、上記強誘電体メモリの場合は、強誘
電体キャパシタの絶縁膜は、PZT膜若しくはBST膜
など周知の強誘電体膜を使用できる。
タル膜、PZT(鉛、ジルコニウムおよびチタンの複合
酸化物)膜およびBST(バリウム、ストロンチウムお
よびチタンの複合酸化物)膜など周知の容量絶縁膜膜を
用することができ、上記強誘電体メモリの場合は、強誘
電体キャパシタの絶縁膜は、PZT膜若しくはBST膜
など周知の強誘電体膜を使用できる。
【0021】上記層間絶縁膜とはエッチング速度が異な
る第2の絶縁膜を上記配線の下に配置すると、後で説明
するように、この第2の絶縁膜がエッチングストッパ膜
として作用し、上記絶縁膜を貫通する接続プラグと配線
の間の絶縁が支障なく行われる。また、上記層間絶縁膜
とはエッチング速度が異なる第3の絶縁膜を上記配線の
側部に配置することによって、上記配線とこの配線に隣
接する接続プラグの間の絶縁が支障なく行われる。さら
に、上記層間絶縁膜とはエッチング速度が異なる第4の
絶縁膜を上記配線の上に配置することにより、上記配線
とこの配線に隣接する接続プラグの間の絶縁が支障なく
行われる。これら第2、第3および第4の絶縁膜として
は、窒化シリコン膜を用いることができ、好ましい結果
が得られる。
る第2の絶縁膜を上記配線の下に配置すると、後で説明
するように、この第2の絶縁膜がエッチングストッパ膜
として作用し、上記絶縁膜を貫通する接続プラグと配線
の間の絶縁が支障なく行われる。また、上記層間絶縁膜
とはエッチング速度が異なる第3の絶縁膜を上記配線の
側部に配置することによって、上記配線とこの配線に隣
接する接続プラグの間の絶縁が支障なく行われる。さら
に、上記層間絶縁膜とはエッチング速度が異なる第4の
絶縁膜を上記配線の上に配置することにより、上記配線
とこの配線に隣接する接続プラグの間の絶縁が支障なく
行われる。これら第2、第3および第4の絶縁膜として
は、窒化シリコン膜を用いることができ、好ましい結果
が得られる。
【0022】上記本発明の半導体集積回路装置は、下地
基板上に第1の層間絶縁膜を形成する工程と、当該第1
の層間絶縁膜を貫通し、平面形状が楕円型形状である第
1の接続孔を形成する工程と、当該第1の接続孔内に導
電膜を充填して第1の接続プラグを形成する工程と、第
1層の配線を形成する工程と、第2の層間絶縁膜を形成
する工程と、当該第2の層間絶縁膜を貫通し、平面形状
が楕円型形状である第2の接続孔を形成する工程と、当
該第2の接続孔内に導電膜を充填して第2の接続プラグ
を形成する工程を有し、上記第2の接続孔は、当該第2
の接続孔の長軸が上記第1の接続孔の長軸と上記下地基
板の表面と平行な面内において直交する方向に形成され
ることを特徴とする半導体集積回路装置の製造方法によ
って形成できる。
基板上に第1の層間絶縁膜を形成する工程と、当該第1
の層間絶縁膜を貫通し、平面形状が楕円型形状である第
1の接続孔を形成する工程と、当該第1の接続孔内に導
電膜を充填して第1の接続プラグを形成する工程と、第
1層の配線を形成する工程と、第2の層間絶縁膜を形成
する工程と、当該第2の層間絶縁膜を貫通し、平面形状
が楕円型形状である第2の接続孔を形成する工程と、当
該第2の接続孔内に導電膜を充填して第2の接続プラグ
を形成する工程を有し、上記第2の接続孔は、当該第2
の接続孔の長軸が上記第1の接続孔の長軸と上記下地基
板の表面と平行な面内において直交する方向に形成され
ることを特徴とする半導体集積回路装置の製造方法によ
って形成できる。
【0023】すなわち、上記本発明の半導体集積回路装
置の製造方法では、第1の層間絶縁膜を貫通し、平面形
状が楕円型形状である第1の接続プラグを形成した後、
上記第1の層間絶縁膜上に形成された第2の層間絶縁膜
を貫通し、平面形状が楕円型形状である第2の接続プラ
グを、第2の接続プラグの長軸と上記第1の接続プラグ
の長軸が、下地基板の表面と平行な面内において直交す
る方向に形成される。
置の製造方法では、第1の層間絶縁膜を貫通し、平面形
状が楕円型形状である第1の接続プラグを形成した後、
上記第1の層間絶縁膜上に形成された第2の層間絶縁膜
を貫通し、平面形状が楕円型形状である第2の接続プラ
グを、第2の接続プラグの長軸と上記第1の接続プラグ
の長軸が、下地基板の表面と平行な面内において直交す
る方向に形成される。
【0024】上記第2の接続プラグを形成する際に、ホ
トエッチングの位置ずれが生ずるのは避けられないが、
第1および第2の接続プラグの平面形状がいずれも楕円
型形状であるため、上記のように、上記平面形状が真円
である場合にくらべて、第1および第2の接続プラグの
間の接触面積が著しく大きくなり、上記ホトエッチング
の際の位置ずれの影響は、はるかに小さくなる。
トエッチングの位置ずれが生ずるのは避けられないが、
第1および第2の接続プラグの平面形状がいずれも楕円
型形状であるため、上記のように、上記平面形状が真円
である場合にくらべて、第1および第2の接続プラグの
間の接触面積が著しく大きくなり、上記ホトエッチング
の際の位置ずれの影響は、はるかに小さくなる。
【0025】上記接続孔内に導電膜を充填して接続プラ
グを形成する工程は、選択CVD法を用いて行えば、接
続孔内部以外の部分への導電体物質の堆積を極めて少な
くすることができ好ましいが、導電膜が全面に形成され
るブランケットCVD法を用いて行わうことも可能であ
る。
グを形成する工程は、選択CVD法を用いて行えば、接
続孔内部以外の部分への導電体物質の堆積を極めて少な
くすることができ好ましいが、導電膜が全面に形成され
るブランケットCVD法を用いて行わうことも可能であ
る。
【0026】上記接続孔内に導電膜を充填した後に、上
記導電膜の上部を研磨して上記接続孔内以外に形成され
た部分を除去し、上記接続孔内のみに上記導電膜を残す
ようにすれば、後の工程に好ましい。
記導電膜の上部を研磨して上記接続孔内以外に形成され
た部分を除去し、上記接続孔内のみに上記導電膜を残す
ようにすれば、後の工程に好ましい。
【0027】また、第2の接続孔の形成を、上記第2の
層間絶縁膜を上記第2の層間絶縁膜よりエッチング速度
が小さい膜の上に形成した後に行えば、このエッチング
速度が小さい膜がエッチングストッパ膜として作用する
ので、エッチングの余裕度が大きくなる。上記第2の層
間絶縁膜よりエッチング速度が小さい膜として窒化シリ
コン膜を用いれば好ましい結果が得られる。
層間絶縁膜を上記第2の層間絶縁膜よりエッチング速度
が小さい膜の上に形成した後に行えば、このエッチング
速度が小さい膜がエッチングストッパ膜として作用する
ので、エッチングの余裕度が大きくなる。上記第2の層
間絶縁膜よりエッチング速度が小さい膜として窒化シリ
コン膜を用いれば好ましい結果が得られる。
【0028】本発明による平面形状が楕円型形状の接続
プラグには、従来の正円形の接続プラグと比較して、形
成時に下記の利点がある。第1の利点は、接続孔のマス
クパターンをウエハ上に転写する際に、マスクパターン
の形状が、孔パターンではなく線パターンに近い形状に
なるため、解像されやすく、微細な接続孔が形成できる
ことである。第2の利点は、接続孔を形成する際に、接
続プラグの平面積を増加させると、エッチングガスが接
続孔の底まで入りやすくなり、接続孔は容易に形成され
る。また、接続プラグの側面は傾斜を有さず、上面と下
面の大きさが同等になるように加工することも容易にな
る。第3の利点として、接続孔内に導電膜を埋め込む際
に、上記エッチングの場合と同様に、スパッタ粒子やC
VDガス分子が、接続孔の底まで入りやすくなるので埋
め込みも容易になる。したがって、ブランケットCVD
法によって接続孔内に導電膜を埋め込む場合でも、空洞
や洲が生じるなどの不都合なく接続プラグが形成でき
る。また、選択CVD法によって導電膜を接続孔内に埋
め込む場合でも、導電膜の成長膜厚のばらつきが生じる
などの不都合なく安定して接続プラグが形成できる。ま
た、接続プラグの形成時にCMP法を用いる場合にも、
接続プラグが破壊される、あるいは接続プラグ内の空洞
や洲に研磨粒子が残留するなどの問題も生じない。
プラグには、従来の正円形の接続プラグと比較して、形
成時に下記の利点がある。第1の利点は、接続孔のマス
クパターンをウエハ上に転写する際に、マスクパターン
の形状が、孔パターンではなく線パターンに近い形状に
なるため、解像されやすく、微細な接続孔が形成できる
ことである。第2の利点は、接続孔を形成する際に、接
続プラグの平面積を増加させると、エッチングガスが接
続孔の底まで入りやすくなり、接続孔は容易に形成され
る。また、接続プラグの側面は傾斜を有さず、上面と下
面の大きさが同等になるように加工することも容易にな
る。第3の利点として、接続孔内に導電膜を埋め込む際
に、上記エッチングの場合と同様に、スパッタ粒子やC
VDガス分子が、接続孔の底まで入りやすくなるので埋
め込みも容易になる。したがって、ブランケットCVD
法によって接続孔内に導電膜を埋め込む場合でも、空洞
や洲が生じるなどの不都合なく接続プラグが形成でき
る。また、選択CVD法によって導電膜を接続孔内に埋
め込む場合でも、導電膜の成長膜厚のばらつきが生じる
などの不都合なく安定して接続プラグが形成できる。ま
た、接続プラグの形成時にCMP法を用いる場合にも、
接続プラグが破壊される、あるいは接続プラグ内の空洞
や洲に研磨粒子が残留するなどの問題も生じない。
【0029】
【発明の実施の形態】本発明において、接続プラグの平
面形状としては、楕円形および長方形のみではなく、例
えば図10に示したように、直交する二軸に線対称であ
り、かつ二軸の長さが異なる形状、さらに、これらの形
状を主として、他の図形をこれらと組み合わせた各種形
状を用いることができる。これらの形状を本明細書では
楕円型形状と総称する。
面形状としては、楕円形および長方形のみではなく、例
えば図10に示したように、直交する二軸に線対称であ
り、かつ二軸の長さが異なる形状、さらに、これらの形
状を主として、他の図形をこれらと組み合わせた各種形
状を用いることができる。これらの形状を本明細書では
楕円型形状と総称する。
【0030】各接続プラグの側面が底部と実質的に垂直
で、上面の大きさと底面の大きさを実質的に等しくすれ
ば、底面が小さいことによる接触抵抗の防止および上面
が大きいことによる所要面積の増大がともに防止される
ので、好ましい。
で、上面の大きさと底面の大きさを実質的に等しくすれ
ば、底面が小さいことによる接触抵抗の防止および上面
が大きいことによる所要面積の増大がともに防止される
ので、好ましい。
【0031】なた、メモリセルアレー部においては、各
接続プラグを順次直接接続し、一方、周辺回路において
は、各接続プラグの間に配線または配線パッドを介在さ
せることができる。このようにすれば、メモリセルアレ
ー部の所要面積縮小と周辺回路部における所要電流の確
保が同時に達成される。
接続プラグを順次直接接続し、一方、周辺回路において
は、各接続プラグの間に配線または配線パッドを介在さ
せることができる。このようにすれば、メモリセルアレ
ー部の所要面積縮小と周辺回路部における所要電流の確
保が同時に達成される。
【0032】接続プラグとしては、例えばタングステ
ン、窒化タングステン、チタンおよび窒化チタンなど、
電極や接続プラグとして用いられる周知の金属を使用で
きる。
ン、窒化タングステン、チタンおよび窒化チタンなど、
電極や接続プラグとして用いられる周知の金属を使用で
きる。
【0033】各層間絶縁膜の膜厚は、1.0μm以下、
0.3μmとすれば、アスペクト比が大きくないので、
接続孔の形成は容易であり、また、ピンホールの発生な
どの恐れもないので好ましい。
0.3μmとすれば、アスペクト比が大きくないので、
接続孔の形成は容易であり、また、ピンホールの発生な
どの恐れもないので好ましい。
【0034】
〈実施例1〉本実施例は、本発明をDRAM半導体集積
回路装置に適用した例であり、単位メモリセルの大きさ
が0.8×0.6μmの256MbDRAMを形成した。
最小加工寸法は0.2μmとした。
回路装置に適用した例であり、単位メモリセルの大きさ
が0.8×0.6μmの256MbDRAMを形成した。
最小加工寸法は0.2μmとした。
【0035】本実施例のDRAMの全体構成を図1に示
した。図1から明らかなように、本実施例のDRAM1
000は、メモリセルアレー部1001、I/O制御回
路部1002、列デコーダ部1003、行デコーダ部1
004および入出力インターフェイス部1005から構
成されている。
した。図1から明らかなように、本実施例のDRAM1
000は、メモリセルアレー部1001、I/O制御回
路部1002、列デコーダ部1003、行デコーダ部1
004および入出力インターフェイス部1005から構
成されている。
【0036】上記メモリセルアレー部1001を構成す
るメモリセルの2ビット分の等価回路を図2示した。図
2から明らかなように、一つのメモリセルは一つのMO
S型トランジスタ2001と一つの電荷蓄積キャパシタ
2002からなっている。
るメモリセルの2ビット分の等価回路を図2示した。図
2から明らかなように、一つのメモリセルは一つのMO
S型トランジスタ2001と一つの電荷蓄積キャパシタ
2002からなっている。
【0037】図3〜図5は、DRAMの主要部の断面図
である。図3〜図5において、図3(a)、図4(a)
および図5(a)はメモリセルアレー部、図3(b)は
周辺回路部の断面構造をそれぞれ示す。また、図6〜図
9は、メモリセルアレー部において、接続プラグがそれ
ぞれ形成された各層ごとの平面配置を示すマスクパター
ンである。図3(a)における第1層の断面構造は図6
のA−A’部の断面構造であり、図4(a)における第
1層の断面構造はB−B’部の断面構造、図5における
第1層の断面構造はC−C’部の断面構造をそれぞれ示
す。図7および図8においても同様であり、それぞれ図
4(a)および図5(a)に示した断面構造を有する第
2層および第3層の平面配置を表わすマスクパターンで
ある。
である。図3〜図5において、図3(a)、図4(a)
および図5(a)はメモリセルアレー部、図3(b)は
周辺回路部の断面構造をそれぞれ示す。また、図6〜図
9は、メモリセルアレー部において、接続プラグがそれ
ぞれ形成された各層ごとの平面配置を示すマスクパター
ンである。図3(a)における第1層の断面構造は図6
のA−A’部の断面構造であり、図4(a)における第
1層の断面構造はB−B’部の断面構造、図5における
第1層の断面構造はC−C’部の断面構造をそれぞれ示
す。図7および図8においても同様であり、それぞれ図
4(a)および図5(a)に示した断面構造を有する第
2層および第3層の平面配置を表わすマスクパターンで
ある。
【0038】図6では拡散層3、ゲート電極4および第
1の接続プラグ10aを、図7では第1層配線11およ
び第2の接続プラグ13aを、図8では第2層配線14
および第3の接続プラグ16aを、図9では第3層配線
1および第4の接続プラグ19aを、それぞれ実線で示
し、他の部分は破線で示した。図6〜図9はいずれもマ
スクパターンを示すが、長方形に描かれた接続プラグの
マスクパターンは、基板上に転写されると角が丸められ
て概ね楕円形になる。
1の接続プラグ10aを、図7では第1層配線11およ
び第2の接続プラグ13aを、図8では第2層配線14
および第3の接続プラグ16aを、図9では第3層配線
1および第4の接続プラグ19aを、それぞれ実線で示
し、他の部分は破線で示した。図6〜図9はいずれもマ
スクパターンを示すが、長方形に描かれた接続プラグの
マスクパターンは、基板上に転写されると角が丸められ
て概ね楕円形になる。
【0039】図3〜図5に示したように、本実施例のD
RAMでは、シリコン基板1上に素子分離用の酸化シリ
コン膜2、拡散層3およびゲート電極4等が周知の方法
を用いて形成されている。その上に、第1層〜第3層の
配線11、14、17、第1〜第4の接続プラグ10
a、10b、13a、13b、16a、16b、19
a、19bおよび第1〜第4の層間絶縁膜8、12、1
5、18からなる配線層が形成されている。
RAMでは、シリコン基板1上に素子分離用の酸化シリ
コン膜2、拡散層3およびゲート電極4等が周知の方法
を用いて形成されている。その上に、第1層〜第3層の
配線11、14、17、第1〜第4の接続プラグ10
a、10b、13a、13b、16a、16b、19
a、19bおよび第1〜第4の層間絶縁膜8、12、1
5、18からなる配線層が形成されている。
【0040】メモリセルアレー部においては、第1層の
配線11はゲート電極4と直交して配置されたビットラ
インとして機能し、第2層の配線14はゲート電極4と
同方向に配置されたサブワードラインとして機能する。
これら配線層の上方には、下部電極20、容量絶縁膜2
1および上部電極22からなる電荷蓄積キャパシタが形
成されている。メモリセルアレー部では、拡散層3と下
部電極20を接続するために、第1〜第4の接続プラグ
10a、13a、16a、19aが、配線や配線接続パ
ッドを介さずに直接電気的に互いに接続されている。
配線11はゲート電極4と直交して配置されたビットラ
インとして機能し、第2層の配線14はゲート電極4と
同方向に配置されたサブワードラインとして機能する。
これら配線層の上方には、下部電極20、容量絶縁膜2
1および上部電極22からなる電荷蓄積キャパシタが形
成されている。メモリセルアレー部では、拡散層3と下
部電極20を接続するために、第1〜第4の接続プラグ
10a、13a、16a、19aが、配線や配線接続パ
ッドを介さずに直接電気的に互いに接続されている。
【0041】次に、本発明に用いられた平面形状が楕円
形の接続プラグについて説明する。本発明では、図6〜
9に示したように、第1〜第4の接続プラグ10a、1
3a、16a、19aの平面形状を、従来一般に用いら
れている正円形(マスクパターンは正方形)ではなく、楕
円形(マスクパターンは長方形)とした。本実施例では、
マスクパターンを長辺は0.45μm、短辺は0.3μm
の長方形とし、基板上に転写されるパターンが概ね長軸
が0.3μm(最小加工寸法の1.5倍)、短軸が0.2μ
m(最小加工寸法)の楕円形になるようにした。
形の接続プラグについて説明する。本発明では、図6〜
9に示したように、第1〜第4の接続プラグ10a、1
3a、16a、19aの平面形状を、従来一般に用いら
れている正円形(マスクパターンは正方形)ではなく、楕
円形(マスクパターンは長方形)とした。本実施例では、
マスクパターンを長辺は0.45μm、短辺は0.3μm
の長方形とし、基板上に転写されるパターンが概ね長軸
が0.3μm(最小加工寸法の1.5倍)、短軸が0.2μ
m(最小加工寸法)の楕円形になるようにした。
【0042】第1の接続プラグ10aはゲート電極4と
同方向(x方向)に、第2の接続プラグ13aは第1層配
線11と同方向(y方向)に、それぞれ上記長軸を配置し
て、隣接する配線と干渉しないようした。また、上記短
軸の長さは従来と同様に最小加工寸法としたので、単位
メモリセル面積は従来と同じである。
同方向(x方向)に、第2の接続プラグ13aは第1層配
線11と同方向(y方向)に、それぞれ上記長軸を配置し
て、隣接する配線と干渉しないようした。また、上記短
軸の長さは従来と同様に最小加工寸法としたので、単位
メモリセル面積は従来と同じである。
【0043】このような楕円形の接続プラグには、平面
積の増加によって電気的接触抵抗が低減されることは言
うまでもないが、さらに、後で説明するように、接続孔
のマスクパターンを転写しするのが容易になって接続孔
の形成が容易になるとともに、続孔を導電膜で埋め込む
のも容易になる。したがって、配線抵抗の低減および接
続プラグ形成の安定性向上に有効である。なお、上記マ
スクパターンの転写が容易になる効果は、接続プラグの
長軸が解像波長の5倍以下である場合、また長軸が短軸
の1.2倍以上2倍以下である場合に顕著であった。
積の増加によって電気的接触抵抗が低減されることは言
うまでもないが、さらに、後で説明するように、接続孔
のマスクパターンを転写しするのが容易になって接続孔
の形成が容易になるとともに、続孔を導電膜で埋め込む
のも容易になる。したがって、配線抵抗の低減および接
続プラグ形成の安定性向上に有効である。なお、上記マ
スクパターンの転写が容易になる効果は、接続プラグの
長軸が解像波長の5倍以下である場合、また長軸が短軸
の1.2倍以上2倍以下である場合に顕著であった。
【0044】次に、各接続プラグの接続方法について説
明する。図6〜9に示すように、メモリセルアレー部に
おいて、第1の接続プラグ10aと第3の接続プラグ1
6aはx方向に長軸を有し、第2の接続プラグ13aと
第4の接続プラグ19aはy方向に長軸を有している。
したがって、第1の接続プラグ10aと第2の接続プラ
グ13a、第2の接続プラグ13aと第3の接続プラグ
16a、第3の接続プラグ16aと第4の接続プラグ1
9aは、長軸が互いに直交して十文字状に配置され、直
接電気的に接続される。
明する。図6〜9に示すように、メモリセルアレー部に
おいて、第1の接続プラグ10aと第3の接続プラグ1
6aはx方向に長軸を有し、第2の接続プラグ13aと
第4の接続プラグ19aはy方向に長軸を有している。
したがって、第1の接続プラグ10aと第2の接続プラ
グ13a、第2の接続プラグ13aと第3の接続プラグ
16a、第3の接続プラグ16aと第4の接続プラグ1
9aは、長軸が互いに直交して十文字状に配置され、直
接電気的に接続される。
【0045】このように接続すると、接続プラグの平面
形状が正円形の場合と比較して、マスクの合わせ余裕が
著しく拡大される。例えば図11に示したように、短軸
が0.2μm、長軸が0.3μmの2つの楕円形の接続プ
ラグ10a、13aを、重心を一致させて直接電気的に
接続するように設計した場合、マスク合わせずれが生じ
ても、2つの接続プラグの接触面積は、平面形状が正円
形である従来の接続プラグよりはるかに大きく、実用上
十分である。
形状が正円形の場合と比較して、マスクの合わせ余裕が
著しく拡大される。例えば図11に示したように、短軸
が0.2μm、長軸が0.3μmの2つの楕円形の接続プ
ラグ10a、13aを、重心を一致させて直接電気的に
接続するように設計した場合、マスク合わせずれが生じ
ても、2つの接続プラグの接触面積は、平面形状が正円
形である従来の接続プラグよりはるかに大きく、実用上
十分である。
【0046】上記のように、本発明による平面形状が楕
円形である接続プラグおよび上記接続方法を用いれば、
キャパシタをビットラインあるいは全配線の上方に設け
た場合にも、単位メモリセル面積は従来の正円形の接続
プラグを用いた場合と同じままで、配線抵抗を低減さ
せ、拡散層とキャパシタ下部電極を安定に接続できる。
キャパシタを配線層上方に設けることによって、BST
膜やPZT膜等の高誘電体膜を、キャパシタの容量絶縁
膜として安定して用いることができる。すなわち、これ
ら高誘電体膜からなるキャパシタ絶縁膜には、キャパシ
タを形成した後の熱履歴によって、その特性が劣化する
という問題があるが、本実施例では、配線層を形成した
後にキャパシタが形成されるので、このような特性劣化
の問題は著しく低減され、キャパシタの信頼性が向上す
る。
円形である接続プラグおよび上記接続方法を用いれば、
キャパシタをビットラインあるいは全配線の上方に設け
た場合にも、単位メモリセル面積は従来の正円形の接続
プラグを用いた場合と同じままで、配線抵抗を低減さ
せ、拡散層とキャパシタ下部電極を安定に接続できる。
キャパシタを配線層上方に設けることによって、BST
膜やPZT膜等の高誘電体膜を、キャパシタの容量絶縁
膜として安定して用いることができる。すなわち、これ
ら高誘電体膜からなるキャパシタ絶縁膜には、キャパシ
タを形成した後の熱履歴によって、その特性が劣化する
という問題があるが、本実施例では、配線層を形成した
後にキャパシタが形成されるので、このような特性劣化
の問題は著しく低減され、キャパシタの信頼性が向上す
る。
【0047】また、強誘電体メモリのキャパシタを配線
層の上方に設けても同様な効果が得られるため、本発明
は強誘電体メモリにも有効に適用できる。さらに、キャ
パシタを配線層の上方に設けた本実施例の構造は、DR
AM、強誘電体メモリ、SRAM、ロジック系LSI、
さらにはDRAMとロジック回路などを同一チップ上に
混載した多機能LSI(図12)を同一製造ラインで形成
できるので、プロセスの標準化によるコスト低下が可能
である。
層の上方に設けても同様な効果が得られるため、本発明
は強誘電体メモリにも有効に適用できる。さらに、キャ
パシタを配線層の上方に設けた本実施例の構造は、DR
AM、強誘電体メモリ、SRAM、ロジック系LSI、
さらにはDRAMとロジック回路などを同一チップ上に
混載した多機能LSI(図12)を同一製造ラインで形成
できるので、プロセスの標準化によるコスト低下が可能
である。
【0048】また、本発明による楕円型形状の接続プラ
グおよびその接続方法は、DRAM等のみではなく、ロ
ジック系LSIの多層配線にも応用することができ、同
様に、配線の信頼度が向上する。
グおよびその接続方法は、DRAM等のみではなく、ロ
ジック系LSIの多層配線にも応用することができ、同
様に、配線の信頼度が向上する。
【0049】本実施例においては、メモリセルアレー部
のみにおいて、複数の接続プラグを互いに直接接続し、
周辺回路部では、複数の接続プラグを配線あるいは配線
パッドを介して互いに接続した。すなわち、配線や接続
プラグが密集し、極度の微細化が要求されるメモリセル
アレー部のみに、複数の接続プラグを互いに直接接続
し、周辺回路部やロジック回路部など、配線の低抵抗性
が重要で高度の微細化は要求されない部分では、複数の
接続プラグを配線あるいは配線パッドを介して互いに接
続した。このように、微細性と配線の低抵抗性の必要に
応じて、同一のLSIチップ上に2種のプラグ接続構造
を同時に形成することができる。この場合も、第1の接
続プラグ10a、10b、第2の接続プラグ13a、1
3b、第3の接続プラグ16a、16bおよび第4の接
続プラグ19a、19bを、それぞれメモリセルアレー
部と周辺回路部(あるいはロジック回路部)に共通した同
一の導電材料によってそれぞれ同時に形成できるので、
所要工程数を削減できる。
のみにおいて、複数の接続プラグを互いに直接接続し、
周辺回路部では、複数の接続プラグを配線あるいは配線
パッドを介して互いに接続した。すなわち、配線や接続
プラグが密集し、極度の微細化が要求されるメモリセル
アレー部のみに、複数の接続プラグを互いに直接接続
し、周辺回路部やロジック回路部など、配線の低抵抗性
が重要で高度の微細化は要求されない部分では、複数の
接続プラグを配線あるいは配線パッドを介して互いに接
続した。このように、微細性と配線の低抵抗性の必要に
応じて、同一のLSIチップ上に2種のプラグ接続構造
を同時に形成することができる。この場合も、第1の接
続プラグ10a、10b、第2の接続プラグ13a、1
3b、第3の接続プラグ16a、16bおよび第4の接
続プラグ19a、19bを、それぞれメモリセルアレー
部と周辺回路部(あるいはロジック回路部)に共通した同
一の導電材料によってそれぞれ同時に形成できるので、
所要工程数を削減できる。
【0050】なお、接続プラグは、図13に示すよう
に、例えば導電材料A群より選んだ1種類の導電材料で
構成しても良く、導電材料B群とC群より選んだ2種類
の導電材料で構成しても良い。さらに、これらを組み合
わせた3種類以上の導電材料で構成しても良い。
に、例えば導電材料A群より選んだ1種類の導電材料で
構成しても良く、導電材料B群とC群より選んだ2種類
の導電材料で構成しても良い。さらに、これらを組み合
わせた3種類以上の導電材料で構成しても良い。
【0051】次に、本実施例の上記DRAMの製造工程
を、図3〜図6を用いて説明する。p型(100)シリコ
ン基板1上に、熱酸化法、ホトリソグラフィー、ドライ
エッチング、ウエットエッチングおよびイオン打ち込み
など、周知の技術などを用いて、厚さ350nmの素子
分離の酸化シリコン膜2、拡散層領域3、ウエル層、チ
ャネル層などを形成した。
を、図3〜図6を用いて説明する。p型(100)シリコ
ン基板1上に、熱酸化法、ホトリソグラフィー、ドライ
エッチング、ウエットエッチングおよびイオン打ち込み
など、周知の技術などを用いて、厚さ350nmの素子
分離の酸化シリコン膜2、拡散層領域3、ウエル層、チ
ャネル層などを形成した。
【0052】次に、ゲート電極4を形成するために、周
知の熱酸化法により厚さ7nmのゲート酸化膜(図示せ
ず)を形成した後、リンを添加した厚さ70nmのポリ
シリコン膜、厚さ120nmの珪化タングステン膜を、
それぞれ低圧CVD法により順次形成し、さらにその上
に、厚さ10nm厚の酸化シリコン膜および厚さ100
nmの窒化シリコン膜からなる積層絶縁膜5を、熱CV
D法およびプラズマ低圧CVD法によりそれぞれ形成し
た。
知の熱酸化法により厚さ7nmのゲート酸化膜(図示せ
ず)を形成した後、リンを添加した厚さ70nmのポリ
シリコン膜、厚さ120nmの珪化タングステン膜を、
それぞれ低圧CVD法により順次形成し、さらにその上
に、厚さ10nm厚の酸化シリコン膜および厚さ100
nmの窒化シリコン膜からなる積層絶縁膜5を、熱CV
D法およびプラズマ低圧CVD法によりそれぞれ形成し
た。
【0053】上記ポリシリコン膜および珪化タングステ
ン膜の積層膜と第1の接続プラグ110a、10bとの
接続領域6上の上記積層絶縁膜5を、周知のホトリソグ
ラフィー技術とドライエッチング技術により選択的に除
去して、上記珪化タングステン膜の表面を露出させた。
ン膜の積層膜と第1の接続プラグ110a、10bとの
接続領域6上の上記積層絶縁膜5を、周知のホトリソグ
ラフィー技術とドライエッチング技術により選択的に除
去して、上記珪化タングステン膜の表面を露出させた。
【0054】次に、上記ポリシリコン膜、珪化タングス
テン膜、酸化シリコン膜および窒化シリコン膜を、ホト
リソグラフィー技術とドライエッチング技術によって所
定の形状にパターニングして、加工長が0.2μmのゲ
ート電極4を形成した。
テン膜、酸化シリコン膜および窒化シリコン膜を、ホト
リソグラフィー技術とドライエッチング技術によって所
定の形状にパターニングして、加工長が0.2μmのゲ
ート電極4を形成した。
【0055】ゲート電極4をマスクとして、上記シリコ
ン基板とは逆の導電型を有する不純物イオン注入した
後、厚さ80nmの窒化シリコン膜を形成し、これをド
ライエッチング技術により全面異方性エッチングを行な
って、スペーサ長50nmのゲート電極側壁スペーサ7
を形成した。さらに、上記逆の導電型を有する不純物イ
オンを再度イオン注入した後、熱処理を行い拡散層3を
形成した。
ン基板とは逆の導電型を有する不純物イオン注入した
後、厚さ80nmの窒化シリコン膜を形成し、これをド
ライエッチング技術により全面異方性エッチングを行な
って、スペーサ長50nmのゲート電極側壁スペーサ7
を形成した。さらに、上記逆の導電型を有する不純物イ
オンを再度イオン注入した後、熱処理を行い拡散層3を
形成した。
【0056】次に、厚さ700nmのBPSG膜を全面
に形成した後、熱処理してリフローさせ、さらに周知の
CMP法によって研磨して、素子分離領域2のゲート電
極4上での膜厚を300nmにし、上面が平坦な第1の
層間絶縁膜8を形成した。
に形成した後、熱処理してリフローさせ、さらに周知の
CMP法によって研磨して、素子分離領域2のゲート電
極4上での膜厚を300nmにし、上面が平坦な第1の
層間絶縁膜8を形成した。
【0057】周知のホトリソグラフィー技術とドライエ
ッチング技術により、上記第1の層間絶縁膜8を貫通
し、長軸(x方向)の寸法が0.3μmで短軸(y方向)の
寸法が0.2μmである、平面形状が楕円形の第1の接
続孔を、拡散層3およびゲート電極4上に同時に形成し
た。
ッチング技術により、上記第1の層間絶縁膜8を貫通
し、長軸(x方向)の寸法が0.3μmで短軸(y方向)の
寸法が0.2μmである、平面形状が楕円形の第1の接
続孔を、拡散層3およびゲート電極4上に同時に形成し
た。
【0058】次に、厚さ20nmのチタン膜と厚さ30
nmの窒化チタン膜を周知のスパッタ法によって全面に
形成した後、ブランケットCVD法によって厚さ100
nmのタングステン膜をその上に積層して形成した。そ
の後、これらの膜のうち、上記第1の層間絶縁膜8の上
に形成された部分を、CMP法によりを研磨して除去
し、上記第1の接続孔内にのみ残存させて、第1の接続
プラグ10a、10bを同時に形成した。
nmの窒化チタン膜を周知のスパッタ法によって全面に
形成した後、ブランケットCVD法によって厚さ100
nmのタングステン膜をその上に積層して形成した。そ
の後、これらの膜のうち、上記第1の層間絶縁膜8の上
に形成された部分を、CMP法によりを研磨して除去
し、上記第1の接続孔内にのみ残存させて、第1の接続
プラグ10a、10bを同時に形成した。
【0059】次に、厚さ50nmのタングステン膜、厚
さ300nmのアルミニウム膜および厚さ50nm厚の
窒化チタン膜を、周知のスパッタ法を用いて順次積層し
て形成した。これらの膜を周知のホトリソグラフィー技
術とドライエッチング技術によって所定のパターニング
して、第1層配線11を形成した。
さ300nmのアルミニウム膜および厚さ50nm厚の
窒化チタン膜を、周知のスパッタ法を用いて順次積層し
て形成した。これらの膜を周知のホトリソグラフィー技
術とドライエッチング技術によって所定のパターニング
して、第1層配線11を形成した。
【0060】このとき、メモリセルアレー部(a)では、
第1の接続プラグ10aと第2の接続プラグ13aとの
接続部分における第1層配線層はエッチング除去され、
第1の接続プラグ10aと第2の接続プラグ13aが互
いに直接電気的に接続されるようにした。一方周辺回路
部(b)では、第1の接続プラグ10bと第2の接続プラ
グ13bを上記第1配線層11の一部からなる配線接続
パッドを介して接続される。
第1の接続プラグ10aと第2の接続プラグ13aとの
接続部分における第1層配線層はエッチング除去され、
第1の接続プラグ10aと第2の接続プラグ13aが互
いに直接電気的に接続されるようにした。一方周辺回路
部(b)では、第1の接続プラグ10bと第2の接続プラ
グ13bを上記第1配線層11の一部からなる配線接続
パッドを介して接続される。
【0061】高密度プラズマCVD法によって酸化シリ
コン膜を全面に形成して、上記第1層配線間を埋め込ん
だ後、CMP法によってこの酸化シリコン膜を研磨して
上記第1層配線11上における膜厚を200nmにし、
第2の層間絶縁膜12を形成した。次に、TEOSガス
を用いたプラズマCVD法によって厚さ200nmの酸
化シリコン膜を全面に形成した。
コン膜を全面に形成して、上記第1層配線間を埋め込ん
だ後、CMP法によってこの酸化シリコン膜を研磨して
上記第1層配線11上における膜厚を200nmにし、
第2の層間絶縁膜12を形成した。次に、TEOSガス
を用いたプラズマCVD法によって厚さ200nmの酸
化シリコン膜を全面に形成した。
【0062】周知のホトリソグラフィー技術とドライエ
ッチング技術によって、上記第2の層間絶縁膜12を貫
通する第2の接続孔を形成した後、周知の選択CVD法
によって膜厚1μmのタングステン膜を上記第2の接続
孔内に形成した。この際、メモリセル部および周辺回路
部ともに、タングステン膜が接続孔にオーバー・フィル
するようにした。その後、第2の層間絶縁膜12上にオ
ーバー・フィルしたタングステン膜および選択性の低下
によって第2の層間絶縁膜12上に形成されたタングス
テン核をCMP法によって研磨して除去して、接続孔内
のみにタングステン膜を残存させ、第2の接続プラグ1
3a、13bを形成した。
ッチング技術によって、上記第2の層間絶縁膜12を貫
通する第2の接続孔を形成した後、周知の選択CVD法
によって膜厚1μmのタングステン膜を上記第2の接続
孔内に形成した。この際、メモリセル部および周辺回路
部ともに、タングステン膜が接続孔にオーバー・フィル
するようにした。その後、第2の層間絶縁膜12上にオ
ーバー・フィルしたタングステン膜および選択性の低下
によって第2の層間絶縁膜12上に形成されたタングス
テン核をCMP法によって研磨して除去して、接続孔内
のみにタングステン膜を残存させ、第2の接続プラグ1
3a、13bを形成した。
【0063】上記第1層配線11、第2の層間絶縁膜1
2および第2の接続プラグ13a、13bの形成と同様
の方法を用いて、第2層配線14、第3の層間絶縁膜1
5、第3の接続プラグ16a、16b、第3層配線1
7、第4の層間絶縁膜18および第4の接続プラグ19
a、19bを順次形成した。
2および第2の接続プラグ13a、13bの形成と同様
の方法を用いて、第2層配線14、第3の層間絶縁膜1
5、第3の接続プラグ16a、16b、第3層配線1
7、第4の層間絶縁膜18および第4の接続プラグ19
a、19bを順次形成した。
【0064】次に、電荷蓄積キャパシタを形成した。ま
ず、厚さ100nmの白金膜を周知のスパッタ法により
形成した後、ホトエッチングによってこれを0.6×0.
4μmの電極形状に加工して、キャパシタ下部電極20
とした。その上に、厚さ100nmのBST膜からなる
容量絶縁膜21および厚さ100nm厚の白金膜からな
るキャパシタ上部電極22を順次積層して形成した。こ
のようにして得られたキャパシタの1セル当たりの電荷
蓄積量は20fF(フェムト・ファラッド)であり、25
6MbDRAMの電荷蓄積量として充分であった。ま
た、キャパシタ下部電極20として用いた白金膜は、周
辺回路部では配線層として機能され、配線の設計自由度
が向上できた。以上により、図3〜5に示す構造が形成
された。
ず、厚さ100nmの白金膜を周知のスパッタ法により
形成した後、ホトエッチングによってこれを0.6×0.
4μmの電極形状に加工して、キャパシタ下部電極20
とした。その上に、厚さ100nmのBST膜からなる
容量絶縁膜21および厚さ100nm厚の白金膜からな
るキャパシタ上部電極22を順次積層して形成した。こ
のようにして得られたキャパシタの1セル当たりの電荷
蓄積量は20fF(フェムト・ファラッド)であり、25
6MbDRAMの電荷蓄積量として充分であった。ま
た、キャパシタ下部電極20として用いた白金膜は、周
辺回路部では配線層として機能され、配線の設計自由度
が向上できた。以上により、図3〜5に示す構造が形成
された。
【0065】〈実施例2〉本発明をDRAM半導体集積
回路装置に適用した第2の実施例を説明する。本実施例
は、平面形状が楕円型の接続プラグおよびその接続に加
えて、接続プラグと配線とを絶縁するために、層間絶縁
膜とはエッチング速度の異なる絶縁膜を配線の下部に設
けた例であり、本実施例では、この絶縁膜として窒化シ
リコン膜を用いた。
回路装置に適用した第2の実施例を説明する。本実施例
は、平面形状が楕円型の接続プラグおよびその接続に加
えて、接続プラグと配線とを絶縁するために、層間絶縁
膜とはエッチング速度の異なる絶縁膜を配線の下部に設
けた例であり、本実施例では、この絶縁膜として窒化シ
リコン膜を用いた。
【0066】図14〜図16は、それぞれ本実施例によ
って形成されたDRAMの主要部の断面構造を示す図で
ある。本実施例においても、上記実施例1の場合と同様
に、図14(a)、図15(a)および図16(a)はメ
モリセルアレー部を示し、図14(b)は周辺回路部を示
す。
って形成されたDRAMの主要部の断面構造を示す図で
ある。本実施例においても、上記実施例1の場合と同様
に、図14(a)、図15(a)および図16(a)はメ
モリセルアレー部を示し、図14(b)は周辺回路部を示
す。
【0067】また、図17〜図20は、メモリセルアレ
ー部において、接続プラグがそれぞれ形成された各層ご
との平面配置を示すマスクパターンである。図14
(a)における第1層の断面構造は図17のA−A’部
の断面構造であり、図15(a)における第1層の断面
構造は図17のB−B’部の断面構造、図16(a)に
おける第1層の断面構造は図17のC−C’部の断面を
それぞれ示す。図18〜図20も同様であり、それぞれ
メモリセルアレー部の第2層、第3層および第4層の平
面配置を表わすマスクパターンである。
ー部において、接続プラグがそれぞれ形成された各層ご
との平面配置を示すマスクパターンである。図14
(a)における第1層の断面構造は図17のA−A’部
の断面構造であり、図15(a)における第1層の断面
構造は図17のB−B’部の断面構造、図16(a)に
おける第1層の断面構造は図17のC−C’部の断面を
それぞれ示す。図18〜図20も同様であり、それぞれ
メモリセルアレー部の第2層、第3層および第4層の平
面配置を表わすマスクパターンである。
【0068】本実施例では、例えば図15(a)に示し
たように、第1層配線111、第2層配線114および
第3層配線117の下に、窒化シリコン膜141、14
2、143がそれぞれ設けられている。そのため、接続
プラグと配線との間(例えば図14(a)に示した第2
の接続プラグ113aと第2層配線114の間)に、マ
スク合わせの際の位置ずれが生じても、接続プラグと配
線は、窒化シリコン膜(上記図14(a)の場合は窒化
シリコン膜114)によって互いに絶縁され、両者が互
いに接続される恐れはないので、単位メモリセル面積を
縮小できた。
たように、第1層配線111、第2層配線114および
第3層配線117の下に、窒化シリコン膜141、14
2、143がそれぞれ設けられている。そのため、接続
プラグと配線との間(例えば図14(a)に示した第2
の接続プラグ113aと第2層配線114の間)に、マ
スク合わせの際の位置ずれが生じても、接続プラグと配
線は、窒化シリコン膜(上記図14(a)の場合は窒化
シリコン膜114)によって互いに絶縁され、両者が互
いに接続される恐れはないので、単位メモリセル面積を
縮小できた。
【0069】図17〜20に示したように、単位メモリ
セルの大きさは、y方向は4×f、x方向は2×(f+
a)として、単位メモリセル面積を8×f×(f+a)と
した。ただし、fは最小加工寸法、aは合わせ余裕をそ
れぞれ表し、本実施例ではf=0.2μm、a=0.04
μmとした。なお当然のことながら、本実施例のような
微細な単位メモリセル面積を実現するためには、接続プ
ラグは傾斜を有しない、すなわち接続プラグの断面は上
面と下面とで同等であることはいうまでもない。また、
上記実施例1と同様に、本実施例においても、接続プラ
グの平面形状は楕円であり、各接続プラグは、上記楕円
の長軸が互いに直交して、十文字状に重ねて配置され、
電気的に接続されている。したがって、このような接続
プラグおよび上記重ね構造を、配線の下部に窒化シリコ
ン膜などを設けた構造を併用することにより、配線抵抗
が極めて低い微細なメモリセルを、安定して形成するこ
とができる。
セルの大きさは、y方向は4×f、x方向は2×(f+
a)として、単位メモリセル面積を8×f×(f+a)と
した。ただし、fは最小加工寸法、aは合わせ余裕をそ
れぞれ表し、本実施例ではf=0.2μm、a=0.04
μmとした。なお当然のことながら、本実施例のような
微細な単位メモリセル面積を実現するためには、接続プ
ラグは傾斜を有しない、すなわち接続プラグの断面は上
面と下面とで同等であることはいうまでもない。また、
上記実施例1と同様に、本実施例においても、接続プラ
グの平面形状は楕円であり、各接続プラグは、上記楕円
の長軸が互いに直交して、十文字状に重ねて配置され、
電気的に接続されている。したがって、このような接続
プラグおよび上記重ね構造を、配線の下部に窒化シリコ
ン膜などを設けた構造を併用することにより、配線抵抗
が極めて低い微細なメモリセルを、安定して形成するこ
とができる。
【0070】次に、図14〜図16を用いて、本実施例
によるDRAMの製造方法を説明する。まず、実施例1
と同様に、シリコン基板101の上に素子分離の酸化シ
リコン膜102、拡散層103、ゲート電極104、第
1の層間絶縁膜108、第1の接続プラグ110a、1
10bなどを、周知の方法を用いて形成した。
によるDRAMの製造方法を説明する。まず、実施例1
と同様に、シリコン基板101の上に素子分離の酸化シ
リコン膜102、拡散層103、ゲート電極104、第
1の層間絶縁膜108、第1の接続プラグ110a、1
10bなどを、周知の方法を用いて形成した。
【0071】次に、窒化シリコン膜141を形成し、通
常のホトリソグラフィー技術およびドライエッチング技
術を用いて、上記窒化シリコン膜141のうち周辺回路
部分に形成された部分を除去した後、第1層配線111
を形成した。メモリセルアレー部において、第1の接続
プラグ110aと第1層配線111は、窒化シリコン膜
141によって互いに絶縁されている。
常のホトリソグラフィー技術およびドライエッチング技
術を用いて、上記窒化シリコン膜141のうち周辺回路
部分に形成された部分を除去した後、第1層配線111
を形成した。メモリセルアレー部において、第1の接続
プラグ110aと第1層配線111は、窒化シリコン膜
141によって互いに絶縁されている。
【0072】次に、実施例1と同様にして、第2の層間
絶縁膜112を形成した後、第2の接続プラグ113
a、113bを形成するための接続孔を形成した。この
際、メモリセルアレー部に形成されている上記窒化シリ
コン膜141を、ドライエッチングのストッパ膜として
用いた。
絶縁膜112を形成した後、第2の接続プラグ113
a、113bを形成するための接続孔を形成した。この
際、メモリセルアレー部に形成されている上記窒化シリ
コン膜141を、ドライエッチングのストッパ膜として
用いた。
【0073】すなわち、酸化シリコン膜からなる第2の
層間絶縁膜112を、窒化シリコン膜141をエッチン
グストッパ膜としてエッチングして、開口部を形成した
後、窒化シリコン膜141の露出された部分を選択的に
エッチングして除去した。上記実施例1の場合は、接続
孔を形成する際に、第1の層間絶縁膜8および第1の接
続プラグ10aがオーバーエッチングされるため、エッ
チング条件が狭く制限されたが、本実施例では、上記の
ように窒化シリコン膜がエッチングストッパ膜として作
用するため、このような問題は軽減され、エッチング条
件を実施例1の場合よりはるかに広くすることができ
た。
層間絶縁膜112を、窒化シリコン膜141をエッチン
グストッパ膜としてエッチングして、開口部を形成した
後、窒化シリコン膜141の露出された部分を選択的に
エッチングして除去した。上記実施例1の場合は、接続
孔を形成する際に、第1の層間絶縁膜8および第1の接
続プラグ10aがオーバーエッチングされるため、エッ
チング条件が狭く制限されたが、本実施例では、上記の
ように窒化シリコン膜がエッチングストッパ膜として作
用するため、このような問題は軽減され、エッチング条
件を実施例1の場合よりはるかに広くすることができ
た。
【0074】以下、実施例1と同様に、第2の接続プラ
グ113a、113b、第2層配線114、第3の層間
絶縁膜115、第3の接続プラグ116a、116b、
第3層配線117、第4の層間絶縁膜118および第4
の接続プラグ119a、119bを順次形成した後、キ
ャパシタ下部電極120、容量絶縁膜121およびキャ
パシタ上部電極122からなるキャパシタを形成した。
この際、メモリセルアレー部においては、上記第1層配
線114の下部に窒化シリコン膜141を設けたのと同
様に、第2層配線114の下にも窒化シリコン膜142
を設けて、第2層配線114と第2の接続プラグ113
aをこの窒化シリコン膜142によって互いに絶縁し、
第3層配線117の下部にも窒化シリコン膜143を設
けて第3層配線117と第3の接続プラグ116aを互
いに絶縁した。このようにして、図14〜図16に示す
構造が得られた。
グ113a、113b、第2層配線114、第3の層間
絶縁膜115、第3の接続プラグ116a、116b、
第3層配線117、第4の層間絶縁膜118および第4
の接続プラグ119a、119bを順次形成した後、キ
ャパシタ下部電極120、容量絶縁膜121およびキャ
パシタ上部電極122からなるキャパシタを形成した。
この際、メモリセルアレー部においては、上記第1層配
線114の下部に窒化シリコン膜141を設けたのと同
様に、第2層配線114の下にも窒化シリコン膜142
を設けて、第2層配線114と第2の接続プラグ113
aをこの窒化シリコン膜142によって互いに絶縁し、
第3層配線117の下部にも窒化シリコン膜143を設
けて第3層配線117と第3の接続プラグ116aを互
いに絶縁した。このようにして、図14〜図16に示す
構造が得られた。
【0075】〈実施例3〉上記実施例2では、層間絶縁
膜とはエッチング速度が異なる絶縁膜(窒化シリコン膜)
を配線の下のみに設けたが、上記層間絶縁膜とはエッチ
ング速度の異なる絶縁膜(窒化シリコン膜など)を、配線
の下部のみではなく、配線の上部や側部にも設けてもよ
い。図21〜図23に、窒化シリコン膜を配線の下部お
よび側部に設けた例を示す。上記実施例1、2と同様
に、図21(a)、図22(a)および図23(a)は
メモリアレー部、図21(b)は周辺回路部の主要部の
断面構造を、それぞれ示す。第1層配線111の下部に
形成された窒化シリコン膜141によって、第1層配線
111と第1の接続プラグ110aが互いに絶縁され、
また第1層配線111の側部に形成された窒化シリコン
膜151によって第1層配線111と第2の接続プラグ
113aが互いに絶縁される。そのため、マスクの合わ
せの位置ずれによる影響が小さく、微細な配線構造が得
られ、信頼性が向上する。
膜とはエッチング速度が異なる絶縁膜(窒化シリコン膜)
を配線の下のみに設けたが、上記層間絶縁膜とはエッチ
ング速度の異なる絶縁膜(窒化シリコン膜など)を、配線
の下部のみではなく、配線の上部や側部にも設けてもよ
い。図21〜図23に、窒化シリコン膜を配線の下部お
よび側部に設けた例を示す。上記実施例1、2と同様
に、図21(a)、図22(a)および図23(a)は
メモリアレー部、図21(b)は周辺回路部の主要部の
断面構造を、それぞれ示す。第1層配線111の下部に
形成された窒化シリコン膜141によって、第1層配線
111と第1の接続プラグ110aが互いに絶縁され、
また第1層配線111の側部に形成された窒化シリコン
膜151によって第1層配線111と第2の接続プラグ
113aが互いに絶縁される。そのため、マスクの合わ
せの位置ずれによる影響が小さく、微細な配線構造が得
られ、信頼性が向上する。
【0076】配線の下部、側部および上部に窒化シリコ
ン膜を設けた例を図24〜26に示した。この場合は、
第1層配線111の下に形成された窒化シリコン膜14
1によって、第1層配線111と第1の接続プラグ11
0aが互いに絶縁され、また、第1層配線111の側部
に形成された窒化シリコン膜151および第1層配線1
11の上に形成された窒化シリコン膜161によって、
第1層配線111と第2の接続プラグ113aが互いに
絶縁される。さらにマスクの合わの位置せずれの影響が
小ささく、微細な配線構造が得られ、信頼性が向上す
る。
ン膜を設けた例を図24〜26に示した。この場合は、
第1層配線111の下に形成された窒化シリコン膜14
1によって、第1層配線111と第1の接続プラグ11
0aが互いに絶縁され、また、第1層配線111の側部
に形成された窒化シリコン膜151および第1層配線1
11の上に形成された窒化シリコン膜161によって、
第1層配線111と第2の接続プラグ113aが互いに
絶縁される。さらにマスクの合わの位置せずれの影響が
小ささく、微細な配線構造が得られ、信頼性が向上す
る。
【0077】本実施例によれば、メモリセルアレー部の
単位メモリセル面積を8×f×(f+a)よりも、さらに
縮小することができ、実用上極めて有用である。
単位メモリセル面積を8×f×(f+a)よりも、さらに
縮小することができ、実用上極めて有用である。
【0078】
【発明の効果】以上記載したように、本発明によれば、
接続プラグを安定して形成することができ、接続プラグ
の接続抵抗を含めた配線抵抗を低減できるので、半導体
集積回路装置の信頼性や性能が向上する。また、メモリ
セルアレー部の単位メモリセルの面積が縮小されるた
め、ウエハあたりのチップ取得数が増加し、半導体集積
回路装置の製造コストを低減できる。
接続プラグを安定して形成することができ、接続プラグ
の接続抵抗を含めた配線抵抗を低減できるので、半導体
集積回路装置の信頼性や性能が向上する。また、メモリ
セルアレー部の単位メモリセルの面積が縮小されるた
め、ウエハあたりのチップ取得数が増加し、半導体集積
回路装置の製造コストを低減できる。
【図1】DRAMチップの全体構成を示す図、
【図2】DRAMのメモリセルアレー部の等価回路を示
す図、
す図、
【図3】本発明の実施例1によるDRAMの主要部の断
面図、
面図、
【図4】本発明の実施例1によるDRAMの主要部の断
面図、
面図、
【図5】本発明の実施例1によるDRAMの主要部の断
面図、
面図、
【図6】本発明の実施例1によるDRAMのメモリセル
アレー部の上面図、
アレー部の上面図、
【図7】本発明の実施例1によるDRAMのメモリセル
アレー部の上面図、
アレー部の上面図、
【図8】本発明の実施例1によるDRAMのメモリセル
アレー部の上面図、
アレー部の上面図、
【図9】本発明の実施例1によるDRAMのメモリセル
アレー部の上面図、
アレー部の上面図、
【図10】本発明による接続プラグの平面形状の例を示
す図、
す図、
【図11】本発明による平面形状が楕円である接続プラ
グの接続構造を示す図、
グの接続構造を示す図、
【図12】DRAMとロジック回路を混載したLSIチ
ップの全体構成を示す図、
ップの全体構成を示す図、
【図13】接続プラグの断面構造および構成材料を示す
図、
図、
【図14】本発明の実施例2によるDRAMの主要部の
断面図、
断面図、
【図15】本発明の実施例2によるDRAMの主要部の
断面図、
断面図、
【図16】本発明の実施例2によるDRAMの主要部の
断面図、
断面図、
【図17】本発明の実施例2によるDRAMのメモリセ
ルアレー部の上面図、
ルアレー部の上面図、
【図18】本発明の実施例2によるDRAMのメモリセ
ルアレー部の上面図、
ルアレー部の上面図、
【図19】本発明の実施例2によるDRAMのメモリセ
ルアレー部の上面図、
ルアレー部の上面図、
【図20】本発明の実施例2によるDRAMのメモリセ
ルアレー部の上面図、
ルアレー部の上面図、
【図21】本発明の実施例3によるDRAMの主要部の
断面図、
断面図、
【図22】本発明の実施例3によるDRAMの主要部の
断面図、
断面図、
【図23】本発明の実施例3によるDRAMの主要部の
断面図、
断面図、
【図24】本発明の実施例3によるDRAMの主要部の
断面図、
断面図、
【図25】本発明の実施例3によるDRAMの主要部の
断面図、
断面図、
【図26】本発明の実施例3によるDRAMの主要部の
断面図である。
断面図である。
1、101…シリコン基板、2、102…素子分離用酸
化シリコン膜、3、103…拡散層、4、104…ゲー
ト電極、5、105…酸化シリコン膜と窒化シリコン膜
の積層膜、6、106…接続領域、7、107…ゲート
電極側壁スペーサ、8、108…第1の層間絶縁膜、1
0a、10b、110a、110b…第1の接続プラ
グ、11、111…第1層配線、12、112…第2の
層間絶縁膜、13a、13b、113a、113b…第
2の接続プラグ、14、114…第2層配線、15、1
15…第3の層間絶縁膜、16a、16b、116a、
116b…第3の接続プラグ、17、117…第3層配
線、18、118…第4の層間絶縁膜、19a、19
b、119a、119b…第4の接続プラグ、20、1
20…キャパシタ下部電極、21、121…容量絶縁
膜、22、122…キャパシタ上部電極、141、14
2、143、151、152、153、161、16
2、163…窒化シリコン膜、1000…DRAMチッ
プ、1101…DRAMとロジック回路の混載チップ、
1001、1101…メモリーアレー部、1002、1
102…I/O制御回路部、1003、1103…列デ
コーダ部、1004、1104…行デコーダ部、100
5、1105…入出インターフェイス部、1106…ロ
ジック回路、2001…MOS型トランジスタ、200
2…電荷蓄積キャパシタ。
化シリコン膜、3、103…拡散層、4、104…ゲー
ト電極、5、105…酸化シリコン膜と窒化シリコン膜
の積層膜、6、106…接続領域、7、107…ゲート
電極側壁スペーサ、8、108…第1の層間絶縁膜、1
0a、10b、110a、110b…第1の接続プラ
グ、11、111…第1層配線、12、112…第2の
層間絶縁膜、13a、13b、113a、113b…第
2の接続プラグ、14、114…第2層配線、15、1
15…第3の層間絶縁膜、16a、16b、116a、
116b…第3の接続プラグ、17、117…第3層配
線、18、118…第4の層間絶縁膜、19a、19
b、119a、119b…第4の接続プラグ、20、1
20…キャパシタ下部電極、21、121…容量絶縁
膜、22、122…キャパシタ上部電極、141、14
2、143、151、152、153、161、16
2、163…窒化シリコン膜、1000…DRAMチッ
プ、1101…DRAMとロジック回路の混載チップ、
1001、1101…メモリーアレー部、1002、1
102…I/O制御回路部、1003、1103…列デ
コーダ部、1004、1104…行デコーダ部、100
5、1105…入出インターフェイス部、1106…ロ
ジック回路、2001…MOS型トランジスタ、200
2…電荷蓄積キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 政良 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 長谷川 昇雄 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内
Claims (30)
- 【請求項1】下地基板と、当該下地基板の表面上に形成
された層間絶縁膜と、当該層間絶縁膜を貫通する導電性
膜からなる接続プラグを具備し、当該接続プラグの平面
形状が楕円型形状であることを特徴とする半導体集積回
路装置。 - 【請求項2】上記楕円型形状の短軸の長さが、上記下地
基板に形成されたMOSトランジスタが有するゲート電
極の幅と実質的に等しいことを特徴とする請求項1に記
載の半導体集積回路装置。 - 【請求項3】上記楕円型形状の長軸の長さが、解像波長
の5倍以下であることを特徴とする請求項1若しくは2
に記載の半導体集積回路装置。 - 【請求項4】上記楕円型形状の長軸の長さが、上記短軸
の長さの1.2倍以上2倍以下であることを特徴とする
請求項1から3のいずれか一に記載の半導体集積回路装
置。 - 【請求項5】上記楕円型形状の長軸方向が、上記接続プ
ラグの近傍に配置された配線の方向と同一であることを
特徴とする請求項1から4のいずれか一に記載の半導体
集積回路装置。 - 【請求項6】上記接続プラグの上面と下面は上記下地基
板の表面と平行であり、上記接続プラグの側面は上記下
地基板の表面と実質的に垂直であることを特徴とする請
求項1から5のいずれか一に記載の半導体集積回路装
置。 - 【請求項7】上記下地基板上には複数の上記層間絶縁膜
が積層して形成され、互いに対向して隣接する上記層間
絶縁膜にそれぞれ形成された上記接続プラグは、上記楕
円形状の長軸が互いに直交する方向に形成され、かつ互
いに直接電気的に接続されていることを特徴とする請求
項1に記載の半導体集積回路装置。 - 【請求項8】I/O制御回路部とデコーダ部を有する周
辺回路部とメモリセルアレー部を有し、当該メモリセル
アレー部の上記複数の層間絶縁膜の下に形成されたMO
Sトランジスタの拡散層が、上記複数の層間絶縁膜上に
形成されたキャパシタの電極と、複数の上記接続プラグ
を介して互いに電気的に接続されていることを特徴とす
る請求項7に記載の半導体集積回路装置。 - 【請求項9】ロジック回路部をさらに有していることを
特徴とする請求項8に記載の半導体集積回路装置。 - 【請求項10】上記ロジック回路部においては、互いに
隣接する少なくとも2つの上記接続プラグが、配線ある
いは配線接続パッドを介して互いに電気的に接続されて
いることを特徴とする請求項9に記載の半導体集積回路
装置。 - 【請求項11】上記周辺回路部においては、互いに隣接
する少なくとも2つの上記接続プラグが配線あるいは配
線接続パッドを介して互いに電気的に接続されているこ
とを特徴とする請求項8に記載の半導体集積回路装置。 - 【請求項12】上記メモリセルアレー部と周辺回路部、
若しくは上記メモリセルアレー部とロジック回路部に形
成された上記接続プラグは、各層ごとに同一の導電材料
からなることを特徴とする請求項8から11のいずれか
一に記載の半導体集積回路装置。 - 【請求項13】上記導電性膜は、タングステン膜、窒化
タングステン膜、チタン膜、窒化チタン膜、アルミニウ
ム膜および銅膜からなる群から選択された少なくとも1
種であることを特徴とする請求項1から12に記載の半
導体集積回路装置。 - 【請求項14】上記メモリセルアレーがDRAMのメモ
リセルアレーであることを特徴とする請求項8から13
に記載の半導体集積回路装置。 - 【請求項15】上記DRAMメモリセルアレーの単位メ
モリセルが1つのMOS型トランジスタと1つのキャパ
シタからなり、上記メモリセルの面積が8×f×(f+
a)以下(但し、fは最小加工寸法、aはプロセス裕度)
であることを特徴とする請求項14に記載の半導体集積
回路装置。 - 【請求項16】上記メモリセルアレーが強誘電体メモリ
のメモリセルアレーであることを特徴とする請求項8か
ら13のいずれか一に記載の半導体集積回路装置。 - 【請求項17】上記メモリセルアレー部において、上記
キャパシタがビットラインの上方に配置されていること
を特徴とする請求項8から16のいずれか一に記載の半
導体集積回路装置。 - 【請求項18】上記メモリセルアレー部において、上記
キャパシタが全配線の上方に配置されていることを特徴
とする請求項8から16のいずれか一に記載の半導体集
積回路装置。 - 【請求項19】上記キャパシタの容量絶縁膜は、酸化タ
ンタル膜、PZT膜およびBST膜からなる群から選択
された膜であることを特徴とする請求項8から15、1
7および18のいずれか一に記載の半導体集積回路装
置。 - 【請求項20】上記強誘電体メモリが有する強誘電体キ
ャパシタの絶縁膜は、PZT膜およびBST膜からなる
群から選択されることを特徴とする請求項16に記載の
半導体集積回路装置。 - 【請求項21】上記配線の下には、上記層間絶縁膜とは
エッチング速度が異なる第2の絶縁膜が配置されている
ことを特徴とする請求項1から20のいずれか一に記載
の半導体集積回路装置。 - 【請求項22】上記配線の側部には、上記層間絶縁膜と
はエッチング速度が異なる第3の絶縁膜が配置されてい
ることを特徴とする請求項1から21のいずれか一に記
載の半導体集積回路装置。 - 【請求項23】上記配線の上には、上記層間絶縁膜とは
エッチング速度が異なる第4の絶縁膜を配置したことを
特徴とする請求項1から22のいずれか一に記載の半導
体集積回路装置。 - 【請求項24】上記第2、第3および第4の絶縁膜は窒
化シリコン膜であることを特徴とする請求項21から2
3のいずれか一に記載の半導体集積回路装置。 - 【請求項25】下地基板上に第1の層間絶縁膜を形成す
る工程と、当該第1の層間絶縁膜を貫通し、平面形状が
楕円型形状である第1の接続孔を形成する工程と、当該
第1の接続孔内に導電膜を充填して第1の接続プラグを
形成する工程と、第1層の配線を形成する工程と、第2
の層間絶縁膜を形成する工程と、当該第2の層間絶縁膜
を貫通し、平面形状が楕円型形状である第2の接続孔を
形成する工程と、当該第2の接続孔内に導電膜を充填し
て第2の接続プラグを形成する工程を有し、上記第2の
接続孔は、当該第2の接続孔の長軸が上記第1の接続孔
の長軸と上記下地基板の表面と平行な面内において直交
する方向に形成されることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項26】上記接続孔内に導電膜を充填する工程
は、選択CVD法を用いて行われることを特徴とする請
求項25に記載の半導体集積回路装置の製造方法。 - 【請求項27】上記接続孔内に導電膜を充填する工程
は、ブランケットCVD法を用いて行われることを特徴
とする請求項25に記載の半導体集積回路装置の製造方
法。 - 【請求項28】上記接続孔内に導電膜を充填する工程の
後に、上記導電膜を研磨して上記接続孔内以外に形成さ
れた部分を除去する工程が行われることを特徴とする請
求項25から27のいずれか一に記載の半導体集積回路
装置の製造方法。 - 【請求項29】第2の接続孔を形成する工程は、上記第
2の層間絶縁膜を当該上記第2の層間絶縁膜よりエッチ
ング速度が小さい膜の上に形成した後に行われることを
特徴とする請求項25から28のいずれか一に記載の半
導体集積回路装置の製造方法。 - 【請求項30】上記第2の層間絶縁膜よりエッチング速
度が小さい膜は、窒化シリコン膜であることを特徴とす
る請求項29に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8293473A JPH10144878A (ja) | 1996-11-06 | 1996-11-06 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8293473A JPH10144878A (ja) | 1996-11-06 | 1996-11-06 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10144878A true JPH10144878A (ja) | 1998-05-29 |
Family
ID=17795206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8293473A Pending JPH10144878A (ja) | 1996-11-06 | 1996-11-06 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10144878A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1115148A1 (en) * | 1998-08-03 | 2001-07-11 | NEC Corporation | Vapor growth method for metal oxide dielectric film and vapor growth device for metal oxide dielectric material |
US6275747B1 (en) | 1997-11-14 | 2001-08-14 | Mitsubishi Heavy Industries, Ltd. | Microcomputer and its access speed control method |
WO2005119780A1 (ja) * | 2004-06-04 | 2005-12-15 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP2006261708A (ja) * | 1999-09-02 | 2006-09-28 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
JP2006339669A (ja) * | 1999-03-03 | 2006-12-14 | Elpida Memory Inc | 半導体集積回路装置 |
JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
US7397104B2 (en) | 1999-03-03 | 2008-07-08 | Elpida Memory, Inc. | Semiconductor integrated circuit device and a method of manufacturing the same |
WO2008126177A1 (ja) * | 2007-03-14 | 2008-10-23 | Fujitsu Microelectronics Limited | 不揮発性半導体記憶装置及びその製造方法 |
KR100867363B1 (ko) * | 2006-10-12 | 2008-11-06 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2010182939A (ja) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | 半導体装置 |
US7994556B2 (en) | 2006-02-22 | 2011-08-09 | Seiko Epson Corporation | Semiconductor memory device having amorphous contact plug |
CN108975267A (zh) * | 2018-07-20 | 2018-12-11 | 上海华虹宏力半导体制造有限公司 | 3d管道形成方法 |
-
1996
- 1996-11-06 JP JP8293473A patent/JPH10144878A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6275747B1 (en) | 1997-11-14 | 2001-08-14 | Mitsubishi Heavy Industries, Ltd. | Microcomputer and its access speed control method |
EP1115148A4 (en) * | 1998-08-03 | 2005-06-01 | Nec Corp | APPARATUS AND GAS PHASE SEPARATION METHOD FOR DIELECTRIC METAL OXIDE FILMS |
EP1115148A1 (en) * | 1998-08-03 | 2001-07-11 | NEC Corporation | Vapor growth method for metal oxide dielectric film and vapor growth device for metal oxide dielectric material |
JP2006339669A (ja) * | 1999-03-03 | 2006-12-14 | Elpida Memory Inc | 半導体集積回路装置 |
US7397104B2 (en) | 1999-03-03 | 2008-07-08 | Elpida Memory, Inc. | Semiconductor integrated circuit device and a method of manufacturing the same |
JP2006261708A (ja) * | 1999-09-02 | 2006-09-28 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
WO2005119780A1 (ja) * | 2004-06-04 | 2005-12-15 | Fujitsu Limited | 半導体装置及びその製造方法 |
JPWO2005119780A1 (ja) * | 2004-06-04 | 2008-04-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
US7994556B2 (en) | 2006-02-22 | 2011-08-09 | Seiko Epson Corporation | Semiconductor memory device having amorphous contact plug |
KR100867363B1 (ko) * | 2006-10-12 | 2008-11-06 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
WO2008126177A1 (ja) * | 2007-03-14 | 2008-10-23 | Fujitsu Microelectronics Limited | 不揮発性半導体記憶装置及びその製造方法 |
JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
JP2010182939A (ja) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | 半導体装置 |
CN108975267A (zh) * | 2018-07-20 | 2018-12-11 | 上海华虹宏力半导体制造有限公司 | 3d管道形成方法 |
CN108975267B (zh) * | 2018-07-20 | 2020-12-04 | 上海华虹宏力半导体制造有限公司 | 3d管道形成方法 |
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