JPH10144878A

JPH10144878A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH10144878A
Application number: JP8293473A
Authority: JP
Inventors: Yoshitaka Nakamura; 吉孝中村; Nobuyoshi Kobayashi; 伸好小林; Takuya Fukuda; 琢也福田; Masayoshi Saito; 政良斉藤; Norio Hasegawa; 昇雄長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-11-06
Filing date: 1996-11-06
Publication date: 1998-05-29

Abstract

(57)【要約】【課題】多層配線の配線抵抗を低減させるとともに配線
の信頼性を高め、さらに単位メモリセル面積を縮小す
る。【解決手段】接続プラグ（１０ａ、１３ａ、１６ａ、１
９ａ）の平面形状を、隣接する配線（１１、１４、、
７）と干渉しない方向に長軸を有する楕円型にするとと
もに、このような形状の接続プラグを、各楕円の長軸を
直交させて十文字型に配置して順次複数個重ねて、互い
に直接電気的に接続する。【効果】接続孔への導電体膜の埋込が容易になって微細
化され、さらに、マスク合わせの際の位置ずれによる影
響が減少して、多層配線の製造が容易になり、信頼性と
性能が向上する。また、ウエハあたりのチップ取得数が
増加して製造コストが低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に関し、詳しくは、極めて微細な多
層配線を有する半導体集積回路装置およびその製造方法
に関する。

【０００２】

【従来の技術】半導体集積回路装置の集積度向上のため
には、多層配線を微細化することが重要である。多層配
線を微細化するためには、配線の線幅を小さくすること
のみではなく、例えば、ＤＲＡＭ(Dynamic Random Acce
ss Memory)のメモリセルアレー部においては、各配線層
間や配線層と半導体基板表面の所定部分を、互いに接続
するための配線層接続プラグの接続構造を改良する必要
がある。このような接続プラグとして、特開平６-１２
０４４７には、ＭＯＳ型トランジスタの拡散層とキャパ
シタ下部電極を接続するために、側面が垂直ではなく、
傾斜を有する２つの接続プラグが直接電気的に接続され
た構造を用いることが提案されている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、接
続プラグの側面が傾斜しているため、下地基板の表面と
平行な接続プラグの上面と下面の大きさが同一になら
ず、上面の大きさが下面の大きさより大きい。上記従来
技術において、接続プラグの側面が傾斜しているのは、
接続プラグを形成するためのコンタクト孔を、ドライエ
ッチングによって絶縁膜に形成する際に、コンタクト孔
の孔径が小さ場合は、コンタクト孔の底部に近い部分ほ
ど、エッチングガスが入り難く、その結果、底部に近い
部分ほどエッチング量が少なくなって、孔径が小さくな
るためである。

【０００４】このように接続プラグの側面が傾斜してい
ると、接続プラグの下面における接触面積が小さくな
り、接続プラグの接触抵抗を含めた配線抵抗が増大す
る。また、接続プラグ上面の断面積が大きくなるにとも
なって、ＤＲＡＭの単位メモリセル面積が大きくなり、
配線の設計自由度が制限されるなどの問題が生ずる。

【０００５】また、一般に接続プラグの大きさが小さい
場合は、接続プラグ用のコンタクト孔を、ホトリソグラ
フィー技術とドライエッチング技術によって高い精度で
正確に形成するのは困難であるばかりでなく、このよう
な微細なコンタクト孔内に導電膜を埋め込むのが難し
い。そのため、接続プラグの接触抵抗を含めた配線抵抗
が増大する、および断線が生じるなどの問題が生じ、高
い信頼性を有する微細な配線構造を得るのは困難であ
る。

【０００６】本発明の目的は、従来技術の有する上記問
題を解決し、上記単位メモリセル面積の増大および設計
自由度への制限など、好ましくない障害をともなうこと
なしに、低い抵抗、高い設計自由度および高い信頼性を
有する配線を実現することができる半導体集積回路装
置、およびこのような半導体集積回路装置を高い精度で
容易に製造することができる半導体集積回路装置の製造
方法を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路装置は、下地基板と、当該下
地基板の表面上に形成された層間絶縁膜と、当該層間絶
縁膜を貫通する導電性膜からなる接続プラグを具備し、
当該接続プラグの平面形状が楕円型形状であることを特
徴とする。

【０００８】すなわち、本発明においては、層間絶縁膜
を貫く接続プラグの平面形状が楕円型であることに最大
の特徴があり、この楕円型の長軸の方向を、上記接続プ
ラグと平面方向において隣接する配線と干渉しない方向
にすることが好ましい。

【０００９】周知のように、従来は、平面形状が正円形
(マスクパターンは正方形)の接続プラグが一般に用いら
れているが、平面形状が楕円形(マスクパターンは長方
形)とである接続プラグは、平面積の増加によって電気
的接触抵抗が低減されることは言うまでもないが、さら
に、後で説明するように、接続孔のマスクパターンをレ
ジスト膜へ転写するのが容易であるため接続孔の形成が
容易になる、接続孔を導電膜で埋め込むのが容易であ
る、さらに、複数の接続プラグを重ねて形成する場合、
平面形状が円形である接続プラグに比べて、位置合わせ
の際の位置ずれの影響が小さいなど、顕著な利点があ
る。

【００１０】上記楕円型形状の短軸の長さは極めて小さ
くすることができ、使用されたホトエッチング技術にお
ける最小加工寸法にまで小さくすることができる。通常
の場合は、下地基板に形成されたＭＯＳトランジスタが
有するゲート電極の幅は、この最小加工寸法に等しいの
で、上記楕円型形状の短軸の長さをゲート電極の幅と実
質的に等しくすることができる。

【００１１】上記マスクパターンの転写が容易になる効
果は、上記楕円型形状の長軸の長さが、解像波長の５倍
以下である場合、および長軸が短軸の１.２倍以上、２
倍以下である場合に認められる。

【００１２】上記接続プラグの上記楕円型形状の長軸方
向は、この接続プラグの近傍に配置された配線の方向と
同一にすることが好ましい各接続プラグ側面は傾斜して
いない、すなわち、上記接続プラグの上面と下面は上記
下地基板の表面と平行で、上記接続プラグの側面は上記
下地基板の表面と実質的に垂直であることが、所要平面
積および各プラグ間の抵抗の点から好ましい。

【００１３】互いに対向して積層された二つの上記層間
絶縁膜にそれぞれ形成された上下二つの上記接続プラグ
は、上記楕円形状の長軸が互いに直交する方向に形成さ
れ、かつ互いに直接電気的に接続されている。このよう
にすると、マスク合わせの際に位置ずれが起こった際に
おける、上下二つの上記接続プラグの接触面積は、両接
続プラグの平面形状がいずれも正円形の場合にくらべて
大きく、低接触抵抗とするために極めて有利である。

【００１４】本発明の半導体集積回路装置が周辺回路部
（Ｉ／Ｏ制御部とデコーダ部）とメモリセルアレー部を
有する場合、このメモリセルアレー部に上記複数の層間
絶縁膜を形成し、これら複数の層間絶縁膜の下および上
には、それぞれＭＯＳトランジスタおよびキャパシタを
形成し、このＭＯＳトランジスタの拡散層を、上記キャ
パシタの電極と、複数の上記接続プラグを介して互いに
電気的に接続させることができる。この半導体集積回路
装置は、上記周辺回路部とメモリセルアレー部に加え
て、さらにロジック回路部を具備することができ、この
ロジック回路部においては、メモリセルアレー部のよう
に極度の微細化は必要なく、大きな電流値が要求される
ので、互いに隣接する少なくとも２つの上記接続プラグ
を、配線あるいは配線接続パッドを介して互いに電気的
に接続すれば、さらに好ましい結果が得られる。

【００１５】上記周辺回路部も同様であり、互いに隣接
する少なくとも２つの上記接続プラグを、配線あるいは
配線接続パッドを介して互いに電気的に接続させること
が好ましい。

【００１６】上記メモリセルアレー部と周辺回路部、若
しくは上記メモリセルアレー部とロジック回路部に形成
された上記接続プラグの材料を、各層ごとに同一の導電
性膜から構成することが好ましい。このようにすれば、
上記メモリセルアレー部と周辺回路部、若しくは上記メ
モリセルアレー部とロジック回路部の接続プラグを、そ
れぞれ同時に形成することができる。この上記導電性膜
としては、タングステン膜、窒化タングステン膜、チタ
ン膜、窒化チタン膜、アルミニウム膜および銅膜からな
る群から選択された少なくとも１種を用いることができ
る。

【００１７】上記メモリセルアレーがＤＲＡＭのメモリ
セルアレーであれば好ましい結果が得られる。上記ＤＲ
ＡＭメモリセルアレーの単位メモリセルは１つのＭＯＳ
型トランジスタと１つのキャパシタからなり、上記メモ
リセルの面積が８×ｆ×(ｆ＋ａ)以下(但し、ｆは最小
加工寸法、ａはプロセス裕度)とすることができる。

【００１８】上記メモリセルアレーが強誘電体メモリの
メモリセルアレーであってもよい。

【００１９】上記メモリセルアレー部において、上記キ
ャパシタをビットラインの上方に配置することができ、
さらに、上記キャパシタを全配線の上方に配置すること
ができる。

【００２０】上記キャパシタの容量絶縁膜は、酸化タン
タル膜、ＰＺＴ（鉛、ジルコニウムおよびチタンの複合
酸化物）膜およびＢＳＴ（バリウム、ストロンチウムお
よびチタンの複合酸化物）膜など周知の容量絶縁膜膜を
用することができ、上記強誘電体メモリの場合は、強誘
電体キャパシタの絶縁膜は、ＰＺＴ膜若しくはＢＳＴ膜
など周知の強誘電体膜を使用できる。

【００２１】上記層間絶縁膜とはエッチング速度が異な
る第２の絶縁膜を上記配線の下に配置すると、後で説明
するように、この第２の絶縁膜がエッチングストッパ膜
として作用し、上記絶縁膜を貫通する接続プラグと配線
の間の絶縁が支障なく行われる。また、上記層間絶縁膜
とはエッチング速度が異なる第３の絶縁膜を上記配線の
側部に配置することによって、上記配線とこの配線に隣
接する接続プラグの間の絶縁が支障なく行われる。さら
に、上記層間絶縁膜とはエッチング速度が異なる第４の
絶縁膜を上記配線の上に配置することにより、上記配線
とこの配線に隣接する接続プラグの間の絶縁が支障なく
行われる。これら第２、第３および第４の絶縁膜として
は、窒化シリコン膜を用いることができ、好ましい結果
が得られる。

【００２２】上記本発明の半導体集積回路装置は、下地
基板上に第１の層間絶縁膜を形成する工程と、当該第１
の層間絶縁膜を貫通し、平面形状が楕円型形状である第
１の接続孔を形成する工程と、当該第１の接続孔内に導
電膜を充填して第１の接続プラグを形成する工程と、第
１層の配線を形成する工程と、第２の層間絶縁膜を形成
する工程と、当該第２の層間絶縁膜を貫通し、平面形状
が楕円型形状である第２の接続孔を形成する工程と、当
該第２の接続孔内に導電膜を充填して第２の接続プラグ
を形成する工程を有し、上記第２の接続孔は、当該第２
の接続孔の長軸が上記第１の接続孔の長軸と上記下地基
板の表面と平行な面内において直交する方向に形成され
ることを特徴とする半導体集積回路装置の製造方法によ
って形成できる。

【００２３】すなわち、上記本発明の半導体集積回路装
置の製造方法では、第１の層間絶縁膜を貫通し、平面形
状が楕円型形状である第１の接続プラグを形成した後、
上記第１の層間絶縁膜上に形成された第２の層間絶縁膜
を貫通し、平面形状が楕円型形状である第２の接続プラ
グを、第２の接続プラグの長軸と上記第１の接続プラグ
の長軸が、下地基板の表面と平行な面内において直交す
る方向に形成される。

【００２４】上記第２の接続プラグを形成する際に、ホ
トエッチングの位置ずれが生ずるのは避けられないが、
第１および第２の接続プラグの平面形状がいずれも楕円
型形状であるため、上記のように、上記平面形状が真円
である場合にくらべて、第１および第２の接続プラグの
間の接触面積が著しく大きくなり、上記ホトエッチング
の際の位置ずれの影響は、はるかに小さくなる。

【００２５】上記接続孔内に導電膜を充填して接続プラ
グを形成する工程は、選択ＣＶＤ法を用いて行えば、接
続孔内部以外の部分への導電体物質の堆積を極めて少な
くすることができ好ましいが、導電膜が全面に形成され
るブランケットＣＶＤ法を用いて行わうことも可能であ
る。

【００２６】上記接続孔内に導電膜を充填した後に、上
記導電膜の上部を研磨して上記接続孔内以外に形成され
た部分を除去し、上記接続孔内のみに上記導電膜を残す
ようにすれば、後の工程に好ましい。

【００２７】また、第２の接続孔の形成を、上記第２の
層間絶縁膜を上記第２の層間絶縁膜よりエッチング速度
が小さい膜の上に形成した後に行えば、このエッチング
速度が小さい膜がエッチングストッパ膜として作用する
ので、エッチングの余裕度が大きくなる。上記第２の層
間絶縁膜よりエッチング速度が小さい膜として窒化シリ
コン膜を用いれば好ましい結果が得られる。

【００２８】本発明による平面形状が楕円型形状の接続
プラグには、従来の正円形の接続プラグと比較して、形
成時に下記の利点がある。第１の利点は、接続孔のマス
クパターンをウエハ上に転写する際に、マスクパターン
の形状が、孔パターンではなく線パターンに近い形状に
なるため、解像されやすく、微細な接続孔が形成できる
ことである。第２の利点は、接続孔を形成する際に、接
続プラグの平面積を増加させると、エッチングガスが接
続孔の底まで入りやすくなり、接続孔は容易に形成され
る。また、接続プラグの側面は傾斜を有さず、上面と下
面の大きさが同等になるように加工することも容易にな
る。第３の利点として、接続孔内に導電膜を埋め込む際
に、上記エッチングの場合と同様に、スパッタ粒子やＣ
ＶＤガス分子が、接続孔の底まで入りやすくなるので埋
め込みも容易になる。したがって、ブランケットＣＶＤ
法によって接続孔内に導電膜を埋め込む場合でも、空洞
や洲が生じるなどの不都合なく接続プラグが形成でき
る。また、選択ＣＶＤ法によって導電膜を接続孔内に埋
め込む場合でも、導電膜の成長膜厚のばらつきが生じる
などの不都合なく安定して接続プラグが形成できる。ま
た、接続プラグの形成時にＣＭＰ法を用いる場合にも、
接続プラグが破壊される、あるいは接続プラグ内の空洞
や洲に研磨粒子が残留するなどの問題も生じない。

【００２９】

【発明の実施の形態】本発明において、接続プラグの平
面形状としては、楕円形および長方形のみではなく、例
えば図１０に示したように、直交する二軸に線対称であ
り、かつ二軸の長さが異なる形状、さらに、これらの形
状を主として、他の図形をこれらと組み合わせた各種形
状を用いることができる。これらの形状を本明細書では
楕円型形状と総称する。

【００３０】各接続プラグの側面が底部と実質的に垂直
で、上面の大きさと底面の大きさを実質的に等しくすれ
ば、底面が小さいことによる接触抵抗の防止および上面
が大きいことによる所要面積の増大がともに防止される
ので、好ましい。

【００３１】なた、メモリセルアレー部においては、各
接続プラグを順次直接接続し、一方、周辺回路において
は、各接続プラグの間に配線または配線パッドを介在さ
せることができる。このようにすれば、メモリセルアレ
ー部の所要面積縮小と周辺回路部における所要電流の確
保が同時に達成される。

【００３２】接続プラグとしては、例えばタングステ
ン、窒化タングステン、チタンおよび窒化チタンなど、
電極や接続プラグとして用いられる周知の金属を使用で
きる。

【００３３】各層間絶縁膜の膜厚は、１．０μｍ以下、
０．３μｍとすれば、アスペクト比が大きくないので、
接続孔の形成は容易であり、また、ピンホールの発生な
どの恐れもないので好ましい。

【００３４】

【実施例】

〈実施例１〉本実施例は、本発明をＤＲＡＭ半導体集積
回路装置に適用した例であり、単位メモリセルの大きさ
が０.８×０.６μｍの２５６ＭｂＤＲＡＭを形成した。
最小加工寸法は０.２μｍとした。

【００３５】本実施例のＤＲＡＭの全体構成を図１に示
した。図１から明らかなように、本実施例のＤＲＡＭ１
０００は、メモリセルアレー部１００１、Ｉ／Ｏ制御回
路部１００２、列デコーダ部１００３、行デコーダ部１
００４および入出力インターフェイス部１００５から構
成されている。

【００３６】上記メモリセルアレー部１００１を構成す
るメモリセルの２ビット分の等価回路を図２示した。図
２から明らかなように、一つのメモリセルは一つのＭＯ
Ｓ型トランジスタ２００１と一つの電荷蓄積キャパシタ
２００２からなっている。

【００３７】図３〜図５は、ＤＲＡＭの主要部の断面図
である。図３〜図５において、図３（ａ）、図４（ａ）
および図５（ａ）はメモリセルアレー部、図３（ｂ）は
周辺回路部の断面構造をそれぞれ示す。また、図６〜図
９は、メモリセルアレー部において、接続プラグがそれ
ぞれ形成された各層ごとの平面配置を示すマスクパター
ンである。図３（ａ）における第１層の断面構造は図６
のＡ−Ａ’部の断面構造であり、図４（ａ）における第
１層の断面構造はＢ−Ｂ’部の断面構造、図５における
第１層の断面構造はＣ−Ｃ’部の断面構造をそれぞれ示
す。図７および図８においても同様であり、それぞれ図
４（ａ）および図５（ａ）に示した断面構造を有する第
２層および第３層の平面配置を表わすマスクパターンで
ある。

【００３８】図６では拡散層３、ゲート電極４および第
１の接続プラグ１０ａを、図７では第１層配線１１およ
び第２の接続プラグ１３ａを、図８では第２層配線１４
および第３の接続プラグ１６ａを、図９では第３層配線
１および第４の接続プラグ１９ａを、それぞれ実線で示
し、他の部分は破線で示した。図６〜図９はいずれもマ
スクパターンを示すが、長方形に描かれた接続プラグの
マスクパターンは、基板上に転写されると角が丸められ
て概ね楕円形になる。

【００３９】図３〜図５に示したように、本実施例のＤ
ＲＡＭでは、シリコン基板１上に素子分離用の酸化シリ
コン膜２、拡散層３およびゲート電極４等が周知の方法
を用いて形成されている。その上に、第１層〜第３層の
配線１１、１４、１７、第１〜第４の接続プラグ１０
ａ、１０ｂ、１３ａ、１３ｂ、１６ａ、１６ｂ、１９
ａ、１９ｂおよび第１〜第４の層間絶縁膜８、１２、１
５、１８からなる配線層が形成されている。

【００４０】メモリセルアレー部においては、第１層の
配線１１はゲート電極４と直交して配置されたビットラ
インとして機能し、第２層の配線１４はゲート電極４と
同方向に配置されたサブワードラインとして機能する。
これら配線層の上方には、下部電極２０、容量絶縁膜２
１および上部電極２２からなる電荷蓄積キャパシタが形
成されている。メモリセルアレー部では、拡散層３と下
部電極２０を接続するために、第１〜第４の接続プラグ
１０ａ、１３ａ、１６ａ、１９ａが、配線や配線接続パ
ッドを介さずに直接電気的に互いに接続されている。

【００４１】次に、本発明に用いられた平面形状が楕円
形の接続プラグについて説明する。本発明では、図６〜
９に示したように、第１〜第４の接続プラグ１０ａ、１
３ａ、１６ａ、１９ａの平面形状を、従来一般に用いら
れている正円形(マスクパターンは正方形)ではなく、楕
円形(マスクパターンは長方形)とした。本実施例では、
マスクパターンを長辺は０.４５μｍ、短辺は０.３μｍ
の長方形とし、基板上に転写されるパターンが概ね長軸
が０.３μｍ(最小加工寸法の１.５倍)、短軸が０.２μ
ｍ(最小加工寸法)の楕円形になるようにした。

【００４２】第１の接続プラグ１０ａはゲート電極４と
同方向(ｘ方向)に、第２の接続プラグ１３ａは第１層配
線１１と同方向(ｙ方向)に、それぞれ上記長軸を配置し
て、隣接する配線と干渉しないようした。また、上記短
軸の長さは従来と同様に最小加工寸法としたので、単位
メモリセル面積は従来と同じである。

【００４３】このような楕円形の接続プラグには、平面
積の増加によって電気的接触抵抗が低減されることは言
うまでもないが、さらに、後で説明するように、接続孔
のマスクパターンを転写しするのが容易になって接続孔
の形成が容易になるとともに、続孔を導電膜で埋め込む
のも容易になる。したがって、配線抵抗の低減および接
続プラグ形成の安定性向上に有効である。なお、上記マ
スクパターンの転写が容易になる効果は、接続プラグの
長軸が解像波長の５倍以下である場合、また長軸が短軸
の１.２倍以上２倍以下である場合に顕著であった。

【００４４】次に、各接続プラグの接続方法について説
明する。図６〜９に示すように、メモリセルアレー部に
おいて、第１の接続プラグ１０ａと第３の接続プラグ１
６ａはｘ方向に長軸を有し、第２の接続プラグ１３ａと
第４の接続プラグ１９ａはｙ方向に長軸を有している。
したがって、第１の接続プラグ１０ａと第２の接続プラ
グ１３ａ、第２の接続プラグ１３ａと第３の接続プラグ
１６ａ、第３の接続プラグ１６ａと第４の接続プラグ１
９ａは、長軸が互いに直交して十文字状に配置され、直
接電気的に接続される。

【００４５】このように接続すると、接続プラグの平面
形状が正円形の場合と比較して、マスクの合わせ余裕が
著しく拡大される。例えば図１１に示したように、短軸
が０.２μｍ、長軸が０.３μｍの２つの楕円形の接続プ
ラグ１０ａ、１３ａを、重心を一致させて直接電気的に
接続するように設計した場合、マスク合わせずれが生じ
ても、２つの接続プラグの接触面積は、平面形状が正円
形である従来の接続プラグよりはるかに大きく、実用上
十分である。

【００４６】上記のように、本発明による平面形状が楕
円形である接続プラグおよび上記接続方法を用いれば、
キャパシタをビットラインあるいは全配線の上方に設け
た場合にも、単位メモリセル面積は従来の正円形の接続
プラグを用いた場合と同じままで、配線抵抗を低減さ
せ、拡散層とキャパシタ下部電極を安定に接続できる。
キャパシタを配線層上方に設けることによって、ＢＳＴ
膜やＰＺＴ膜等の高誘電体膜を、キャパシタの容量絶縁
膜として安定して用いることができる。すなわち、これ
ら高誘電体膜からなるキャパシタ絶縁膜には、キャパシ
タを形成した後の熱履歴によって、その特性が劣化する
という問題があるが、本実施例では、配線層を形成した
後にキャパシタが形成されるので、このような特性劣化
の問題は著しく低減され、キャパシタの信頼性が向上す
る。

【００４７】また、強誘電体メモリのキャパシタを配線
層の上方に設けても同様な効果が得られるため、本発明
は強誘電体メモリにも有効に適用できる。さらに、キャ
パシタを配線層の上方に設けた本実施例の構造は、ＤＲ
ＡＭ、強誘電体メモリ、ＳＲＡＭ、ロジック系ＬＳＩ、
さらにはＤＲＡＭとロジック回路などを同一チップ上に
混載した多機能ＬＳＩ(図１２)を同一製造ラインで形成
できるので、プロセスの標準化によるコスト低下が可能
である。

【００４８】また、本発明による楕円型形状の接続プラ
グおよびその接続方法は、ＤＲＡＭ等のみではなく、ロ
ジック系ＬＳＩの多層配線にも応用することができ、同
様に、配線の信頼度が向上する。

【００４９】本実施例においては、メモリセルアレー部
のみにおいて、複数の接続プラグを互いに直接接続し、
周辺回路部では、複数の接続プラグを配線あるいは配線
パッドを介して互いに接続した。すなわち、配線や接続
プラグが密集し、極度の微細化が要求されるメモリセル
アレー部のみに、複数の接続プラグを互いに直接接続
し、周辺回路部やロジック回路部など、配線の低抵抗性
が重要で高度の微細化は要求されない部分では、複数の
接続プラグを配線あるいは配線パッドを介して互いに接
続した。このように、微細性と配線の低抵抗性の必要に
応じて、同一のＬＳＩチップ上に２種のプラグ接続構造
を同時に形成することができる。この場合も、第１の接
続プラグ１０ａ、１０ｂ、第２の接続プラグ１３ａ、１
３ｂ、第３の接続プラグ１６ａ、１６ｂおよび第４の接
続プラグ１９ａ、１９ｂを、それぞれメモリセルアレー
部と周辺回路部(あるいはロジック回路部)に共通した同
一の導電材料によってそれぞれ同時に形成できるので、
所要工程数を削減できる。

【００５０】なお、接続プラグは、図１３に示すよう
に、例えば導電材料Ａ群より選んだ１種類の導電材料で
構成しても良く、導電材料Ｂ群とＣ群より選んだ２種類
の導電材料で構成しても良い。さらに、これらを組み合
わせた３種類以上の導電材料で構成しても良い。

【００５１】次に、本実施例の上記ＤＲＡＭの製造工程
を、図３〜図６を用いて説明する。ｐ型(１００)シリコ
ン基板１上に、熱酸化法、ホトリソグラフィー、ドライ
エッチング、ウエットエッチングおよびイオン打ち込み
など、周知の技術などを用いて、厚さ３５０ｎｍの素子
分離の酸化シリコン膜２、拡散層領域３、ウエル層、チ
ャネル層などを形成した。

【００５２】次に、ゲート電極４を形成するために、周
知の熱酸化法により厚さ７ｎｍのゲート酸化膜（図示せ
ず）を形成した後、リンを添加した厚さ７０ｎｍのポリ
シリコン膜、厚さ１２０ｎｍの珪化タングステン膜を、
それぞれ低圧ＣＶＤ法により順次形成し、さらにその上
に、厚さ１０ｎｍ厚の酸化シリコン膜および厚さ１００
ｎｍの窒化シリコン膜からなる積層絶縁膜５を、熱ＣＶ
Ｄ法およびプラズマ低圧ＣＶＤ法によりそれぞれ形成し
た。

【００５３】上記ポリシリコン膜および珪化タングステ
ン膜の積層膜と第１の接続プラグ１１０ａ、１０ｂとの
接続領域６上の上記積層絶縁膜５を、周知のホトリソグ
ラフィー技術とドライエッチング技術により選択的に除
去して、上記珪化タングステン膜の表面を露出させた。

【００５４】次に、上記ポリシリコン膜、珪化タングス
テン膜、酸化シリコン膜および窒化シリコン膜を、ホト
リソグラフィー技術とドライエッチング技術によって所
定の形状にパターニングして、加工長が０.２μｍのゲ
ート電極４を形成した。

【００５５】ゲート電極４をマスクとして、上記シリコ
ン基板とは逆の導電型を有する不純物イオン注入した
後、厚さ８０ｎｍの窒化シリコン膜を形成し、これをド
ライエッチング技術により全面異方性エッチングを行な
って、スペーサ長５０ｎｍのゲート電極側壁スペーサ７
を形成した。さらに、上記逆の導電型を有する不純物イ
オンを再度イオン注入した後、熱処理を行い拡散層３を
形成した。

【００５６】次に、厚さ７００ｎｍのＢＰＳＧ膜を全面
に形成した後、熱処理してリフローさせ、さらに周知の
ＣＭＰ法によって研磨して、素子分離領域２のゲート電
極４上での膜厚を３００ｎｍにし、上面が平坦な第１の
層間絶縁膜８を形成した。

【００５７】周知のホトリソグラフィー技術とドライエ
ッチング技術により、上記第１の層間絶縁膜８を貫通
し、長軸(ｘ方向)の寸法が０.３μｍで短軸(ｙ方向)の
寸法が０.２μｍである、平面形状が楕円形の第１の接
続孔を、拡散層３およびゲート電極４上に同時に形成し
た。

【００５８】次に、厚さ２０ｎｍのチタン膜と厚さ３０
ｎｍの窒化チタン膜を周知のスパッタ法によって全面に
形成した後、ブランケットＣＶＤ法によって厚さ１００
ｎｍのタングステン膜をその上に積層して形成した。そ
の後、これらの膜のうち、上記第１の層間絶縁膜８の上
に形成された部分を、ＣＭＰ法によりを研磨して除去
し、上記第１の接続孔内にのみ残存させて、第１の接続
プラグ１０ａ、１０ｂを同時に形成した。

【００５９】次に、厚さ５０ｎｍのタングステン膜、厚
さ３００ｎｍのアルミニウム膜および厚さ５０ｎｍ厚の
窒化チタン膜を、周知のスパッタ法を用いて順次積層し
て形成した。これらの膜を周知のホトリソグラフィー技
術とドライエッチング技術によって所定のパターニング
して、第１層配線１１を形成した。

【００６０】このとき、メモリセルアレー部(ａ)では、
第１の接続プラグ１０ａと第２の接続プラグ１３ａとの
接続部分における第１層配線層はエッチング除去され、
第１の接続プラグ１０ａと第２の接続プラグ１３ａが互
いに直接電気的に接続されるようにした。一方周辺回路
部(ｂ)では、第１の接続プラグ１０ｂと第２の接続プラ
グ１３ｂを上記第１配線層１１の一部からなる配線接続
パッドを介して接続される。

【００６１】高密度プラズマＣＶＤ法によって酸化シリ
コン膜を全面に形成して、上記第１層配線間を埋め込ん
だ後、ＣＭＰ法によってこの酸化シリコン膜を研磨して
上記第１層配線１１上における膜厚を２００ｎｍにし、
第２の層間絶縁膜１２を形成した。次に、ＴＥＯＳガス
を用いたプラズマＣＶＤ法によって厚さ２００ｎｍの酸
化シリコン膜を全面に形成した。

【００６２】周知のホトリソグラフィー技術とドライエ
ッチング技術によって、上記第２の層間絶縁膜１２を貫
通する第２の接続孔を形成した後、周知の選択ＣＶＤ法
によって膜厚１μｍのタングステン膜を上記第２の接続
孔内に形成した。この際、メモリセル部および周辺回路
部ともに、タングステン膜が接続孔にオーバー・フィル
するようにした。その後、第２の層間絶縁膜１２上にオ
ーバー・フィルしたタングステン膜および選択性の低下
によって第２の層間絶縁膜１２上に形成されたタングス
テン核をＣＭＰ法によって研磨して除去して、接続孔内
のみにタングステン膜を残存させ、第２の接続プラグ１
３ａ、１３ｂを形成した。

【００６３】上記第１層配線１１、第２の層間絶縁膜１
２および第２の接続プラグ１３ａ、１３ｂの形成と同様
の方法を用いて、第２層配線１４、第３の層間絶縁膜１
５、第３の接続プラグ１６ａ、１６ｂ、第３層配線１
７、第４の層間絶縁膜１８および第４の接続プラグ１９
ａ、１９ｂを順次形成した。

【００６４】次に、電荷蓄積キャパシタを形成した。ま
ず、厚さ１００ｎｍの白金膜を周知のスパッタ法により
形成した後、ホトエッチングによってこれを０.６×０.
４μｍの電極形状に加工して、キャパシタ下部電極２０
とした。その上に、厚さ１００ｎｍのＢＳＴ膜からなる
容量絶縁膜２１および厚さ１００ｎｍ厚の白金膜からな
るキャパシタ上部電極２２を順次積層して形成した。こ
のようにして得られたキャパシタの１セル当たりの電荷
蓄積量は２０ｆＦ(フェムト・ファラッド)であり、２５
６ＭｂＤＲＡＭの電荷蓄積量として充分であった。ま
た、キャパシタ下部電極２０として用いた白金膜は、周
辺回路部では配線層として機能され、配線の設計自由度
が向上できた。以上により、図３〜５に示す構造が形成
された。

【００６５】〈実施例２〉本発明をＤＲＡＭ半導体集積
回路装置に適用した第２の実施例を説明する。本実施例
は、平面形状が楕円型の接続プラグおよびその接続に加
えて、接続プラグと配線とを絶縁するために、層間絶縁
膜とはエッチング速度の異なる絶縁膜を配線の下部に設
けた例であり、本実施例では、この絶縁膜として窒化シ
リコン膜を用いた。

【００６６】図１４〜図１６は、それぞれ本実施例によ
って形成されたＤＲＡＭの主要部の断面構造を示す図で
ある。本実施例においても、上記実施例１の場合と同様
に、図１４(ａ)、図１５（ａ）および図１６（ａ）はメ
モリセルアレー部を示し、図１４(ｂ)は周辺回路部を示
す。

【００６７】また、図１７〜図２０は、メモリセルアレ
ー部において、接続プラグがそれぞれ形成された各層ご
との平面配置を示すマスクパターンである。図１４
（ａ）における第１層の断面構造は図１７のＡ−Ａ’部
の断面構造であり、図１５（ａ）における第１層の断面
構造は図１７のＢ−Ｂ’部の断面構造、図１６（ａ）に
おける第１層の断面構造は図１７のＣ−Ｃ’部の断面を
それぞれ示す。図１８〜図２０も同様であり、それぞれ
メモリセルアレー部の第２層、第３層および第４層の平
面配置を表わすマスクパターンである。

【００６８】本実施例では、例えば図１５（ａ）に示し
たように、第１層配線１１１、第２層配線１１４および
第３層配線１１７の下に、窒化シリコン膜１４１、１４
２、１４３がそれぞれ設けられている。そのため、接続
プラグと配線との間(例えば図１４（ａ）に示した第２
の接続プラグ１１３ａと第２層配線１１４の間)に、マ
スク合わせの際の位置ずれが生じても、接続プラグと配
線は、窒化シリコン膜（上記図１４（ａ）の場合は窒化
シリコン膜１１４）によって互いに絶縁され、両者が互
いに接続される恐れはないので、単位メモリセル面積を
縮小できた。

【００６９】図１７〜２０に示したように、単位メモリ
セルの大きさは、ｙ方向は４×ｆ、ｘ方向は２×(ｆ＋
ａ)として、単位メモリセル面積を８×ｆ×(ｆ＋ａ)と
した。ただし、ｆは最小加工寸法、ａは合わせ余裕をそ
れぞれ表し、本実施例ではｆ＝０.２μｍ、ａ＝０.０４
μｍとした。なお当然のことながら、本実施例のような
微細な単位メモリセル面積を実現するためには、接続プ
ラグは傾斜を有しない、すなわち接続プラグの断面は上
面と下面とで同等であることはいうまでもない。また、
上記実施例１と同様に、本実施例においても、接続プラ
グの平面形状は楕円であり、各接続プラグは、上記楕円
の長軸が互いに直交して、十文字状に重ねて配置され、
電気的に接続されている。したがって、このような接続
プラグおよび上記重ね構造を、配線の下部に窒化シリコ
ン膜などを設けた構造を併用することにより、配線抵抗
が極めて低い微細なメモリセルを、安定して形成するこ
とができる。

【００７０】次に、図１４〜図１６を用いて、本実施例
によるＤＲＡＭの製造方法を説明する。まず、実施例１
と同様に、シリコン基板１０１の上に素子分離の酸化シ
リコン膜１０２、拡散層１０３、ゲート電極１０４、第
１の層間絶縁膜１０８、第１の接続プラグ１１０ａ、１
１０ｂなどを、周知の方法を用いて形成した。

【００７１】次に、窒化シリコン膜１４１を形成し、通
常のホトリソグラフィー技術およびドライエッチング技
術を用いて、上記窒化シリコン膜１４１のうち周辺回路
部分に形成された部分を除去した後、第１層配線１１１
を形成した。メモリセルアレー部において、第１の接続
プラグ１１０ａと第１層配線１１１は、窒化シリコン膜
１４１によって互いに絶縁されている。

【００７２】次に、実施例１と同様にして、第２の層間
絶縁膜１１２を形成した後、第２の接続プラグ１１３
ａ、１１３ｂを形成するための接続孔を形成した。この
際、メモリセルアレー部に形成されている上記窒化シリ
コン膜１４１を、ドライエッチングのストッパ膜として
用いた。

【００７３】すなわち、酸化シリコン膜からなる第２の
層間絶縁膜１１２を、窒化シリコン膜１４１をエッチン
グストッパ膜としてエッチングして、開口部を形成した
後、窒化シリコン膜１４１の露出された部分を選択的に
エッチングして除去した。上記実施例１の場合は、接続
孔を形成する際に、第１の層間絶縁膜８および第１の接
続プラグ１０ａがオーバーエッチングされるため、エッ
チング条件が狭く制限されたが、本実施例では、上記の
ように窒化シリコン膜がエッチングストッパ膜として作
用するため、このような問題は軽減され、エッチング条
件を実施例１の場合よりはるかに広くすることができ
た。

【００７４】以下、実施例１と同様に、第２の接続プラ
グ１１３ａ、１１３ｂ、第２層配線１１４、第３の層間
絶縁膜１１５、第３の接続プラグ１１６ａ、１１６ｂ、
第３層配線１１７、第４の層間絶縁膜１１８および第４
の接続プラグ１１９ａ、１１９ｂを順次形成した後、キ
ャパシタ下部電極１２０、容量絶縁膜１２１およびキャ
パシタ上部電極１２２からなるキャパシタを形成した。
この際、メモリセルアレー部においては、上記第１層配
線１１４の下部に窒化シリコン膜１４１を設けたのと同
様に、第２層配線１１４の下にも窒化シリコン膜１４２
を設けて、第２層配線１１４と第２の接続プラグ１１３
ａをこの窒化シリコン膜１４２によって互いに絶縁し、
第３層配線１１７の下部にも窒化シリコン膜１４３を設
けて第３層配線１１７と第３の接続プラグ１１６ａを互
いに絶縁した。このようにして、図１４〜図１６に示す
構造が得られた。

【００７５】〈実施例３〉上記実施例２では、層間絶縁
膜とはエッチング速度が異なる絶縁膜(窒化シリコン膜)
を配線の下のみに設けたが、上記層間絶縁膜とはエッチ
ング速度の異なる絶縁膜(窒化シリコン膜など)を、配線
の下部のみではなく、配線の上部や側部にも設けてもよ
い。図２１〜図２３に、窒化シリコン膜を配線の下部お
よび側部に設けた例を示す。上記実施例１、２と同様
に、図２１（ａ）、図２２（ａ）および図２３（ａ）は
メモリアレー部、図２１（ｂ）は周辺回路部の主要部の
断面構造を、それぞれ示す。第１層配線１１１の下部に
形成された窒化シリコン膜１４１によって、第１層配線
１１１と第１の接続プラグ１１０ａが互いに絶縁され、
また第１層配線１１１の側部に形成された窒化シリコン
膜１５１によって第１層配線１１１と第２の接続プラグ
１１３ａが互いに絶縁される。そのため、マスクの合わ
せの位置ずれによる影響が小さく、微細な配線構造が得
られ、信頼性が向上する。

【００７６】配線の下部、側部および上部に窒化シリコ
ン膜を設けた例を図２４〜２６に示した。この場合は、
第１層配線１１１の下に形成された窒化シリコン膜１４
１によって、第１層配線１１１と第１の接続プラグ１１
０ａが互いに絶縁され、また、第１層配線１１１の側部
に形成された窒化シリコン膜１５１および第１層配線１
１１の上に形成された窒化シリコン膜１６１によって、
第１層配線１１１と第２の接続プラグ１１３ａが互いに
絶縁される。さらにマスクの合わの位置せずれの影響が
小ささく、微細な配線構造が得られ、信頼性が向上す
る。

【００７７】本実施例によれば、メモリセルアレー部の
単位メモリセル面積を８×ｆ×(ｆ＋ａ)よりも、さらに
縮小することができ、実用上極めて有用である。

【００７８】

【発明の効果】以上記載したように、本発明によれば、
接続プラグを安定して形成することができ、接続プラグ
の接続抵抗を含めた配線抵抗を低減できるので、半導体
集積回路装置の信頼性や性能が向上する。また、メモリ
セルアレー部の単位メモリセルの面積が縮小されるた
め、ウエハあたりのチップ取得数が増加し、半導体集積
回路装置の製造コストを低減できる。

【図面の簡単な説明】

【図１】ＤＲＡＭチップの全体構成を示す図、

【図２】ＤＲＡＭのメモリセルアレー部の等価回路を示
す図、

【図３】本発明の実施例１によるＤＲＡＭの主要部の断
面図、

【図４】本発明の実施例１によるＤＲＡＭの主要部の断
面図、

【図５】本発明の実施例１によるＤＲＡＭの主要部の断
面図、

【図６】本発明の実施例１によるＤＲＡＭのメモリセル
アレー部の上面図、

【図７】本発明の実施例１によるＤＲＡＭのメモリセル
アレー部の上面図、

【図８】本発明の実施例１によるＤＲＡＭのメモリセル
アレー部の上面図、

【図９】本発明の実施例１によるＤＲＡＭのメモリセル
アレー部の上面図、

【図１０】本発明による接続プラグの平面形状の例を示
す図、

【図１１】本発明による平面形状が楕円である接続プラ
グの接続構造を示す図、

【図１２】ＤＲＡＭとロジック回路を混載したＬＳＩチ
ップの全体構成を示す図、

【図１３】接続プラグの断面構造および構成材料を示す
図、

【図１４】本発明の実施例２によるＤＲＡＭの主要部の
断面図、

【図１５】本発明の実施例２によるＤＲＡＭの主要部の
断面図、

【図１６】本発明の実施例２によるＤＲＡＭの主要部の
断面図、

【図１７】本発明の実施例２によるＤＲＡＭのメモリセ
ルアレー部の上面図、

【図１８】本発明の実施例２によるＤＲＡＭのメモリセ
ルアレー部の上面図、

【図１９】本発明の実施例２によるＤＲＡＭのメモリセ
ルアレー部の上面図、

【図２０】本発明の実施例２によるＤＲＡＭのメモリセ
ルアレー部の上面図、

【図２１】本発明の実施例３によるＤＲＡＭの主要部の
断面図、

【図２２】本発明の実施例３によるＤＲＡＭの主要部の
断面図、

【図２３】本発明の実施例３によるＤＲＡＭの主要部の
断面図、

【図２４】本発明の実施例３によるＤＲＡＭの主要部の
断面図、

【図２５】本発明の実施例３によるＤＲＡＭの主要部の
断面図、

【図２６】本発明の実施例３によるＤＲＡＭの主要部の
断面図である。

【符号の説明】

１、１０１…シリコン基板、２、１０２…素子分離用酸
化シリコン膜、３、１０３…拡散層、４、１０４…ゲー
ト電極、５、１０５…酸化シリコン膜と窒化シリコン膜
の積層膜、６、１０６…接続領域、７、１０７…ゲート
電極側壁スペーサ、８、１０８…第１の層間絶縁膜、１
０ａ、１０ｂ、１１０ａ、１１０ｂ…第１の接続プラ
グ、１１、１１１…第１層配線、１２、１１２…第２の
層間絶縁膜、１３ａ、１３ｂ、１１３ａ、１１３ｂ…第
２の接続プラグ、１４、１１４…第２層配線、１５、１
１５…第３の層間絶縁膜、１６ａ、１６ｂ、１１６ａ、
１１６ｂ…第３の接続プラグ、１７、１１７…第３層配
線、１８、１１８…第４の層間絶縁膜、１９ａ、１９
ｂ、１１９ａ、１１９ｂ…第４の接続プラグ、２０、１
２０…キャパシタ下部電極、２１、１２１…容量絶縁
膜、２２、１２２…キャパシタ上部電極、１４１、１４
２、１４３、１５１、１５２、１５３、１６１、１６
２、１６３…窒化シリコン膜、１０００…ＤＲＡＭチッ
プ、１１０１…ＤＲＡＭとロジック回路の混載チップ、
１００１、１１０１…メモリーアレー部、１００２、１
１０２…Ｉ／Ｏ制御回路部、１００３、１１０３…列デ
コーダ部、１００４、１１０４…行デコーダ部、１００
５、１１０５…入出インターフェイス部、１１０６…ロ
ジック回路、２００１…ＭＯＳ型トランジスタ、２００
２…電荷蓄積キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者斉藤政良東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者長谷川昇雄東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】下地基板と、当該下地基板の表面上に形成
された層間絶縁膜と、当該層間絶縁膜を貫通する導電性
膜からなる接続プラグを具備し、当該接続プラグの平面
形状が楕円型形状であることを特徴とする半導体集積回
路装置。
【請求項２】上記楕円型形状の短軸の長さが、上記下地
基板に形成されたＭＯＳトランジスタが有するゲート電
極の幅と実質的に等しいことを特徴とする請求項１に記
載の半導体集積回路装置。
【請求項３】上記楕円型形状の長軸の長さが、解像波長
の５倍以下であることを特徴とする請求項１若しくは２
に記載の半導体集積回路装置。
【請求項４】上記楕円型形状の長軸の長さが、上記短軸
の長さの１.２倍以上２倍以下であることを特徴とする
請求項１から３のいずれか一に記載の半導体集積回路装
置。
【請求項５】上記楕円型形状の長軸方向が、上記接続プ
ラグの近傍に配置された配線の方向と同一であることを
特徴とする請求項１から４のいずれか一に記載の半導体
集積回路装置。
【請求項６】上記接続プラグの上面と下面は上記下地基
板の表面と平行であり、上記接続プラグの側面は上記下
地基板の表面と実質的に垂直であることを特徴とする請
求項１から５のいずれか一に記載の半導体集積回路装
置。
【請求項７】上記下地基板上には複数の上記層間絶縁膜
が積層して形成され、互いに対向して隣接する上記層間
絶縁膜にそれぞれ形成された上記接続プラグは、上記楕
円形状の長軸が互いに直交する方向に形成され、かつ互
いに直接電気的に接続されていることを特徴とする請求
項１に記載の半導体集積回路装置。
【請求項８】Ｉ／Ｏ制御回路部とデコーダ部を有する周
辺回路部とメモリセルアレー部を有し、当該メモリセル
アレー部の上記複数の層間絶縁膜の下に形成されたＭＯ
Ｓトランジスタの拡散層が、上記複数の層間絶縁膜上に
形成されたキャパシタの電極と、複数の上記接続プラグ
を介して互いに電気的に接続されていることを特徴とす
る請求項７に記載の半導体集積回路装置。
【請求項９】ロジック回路部をさらに有していることを
特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】上記ロジック回路部においては、互いに
隣接する少なくとも２つの上記接続プラグが、配線ある
いは配線接続パッドを介して互いに電気的に接続されて
いることを特徴とする請求項９に記載の半導体集積回路
装置。
【請求項１１】上記周辺回路部においては、互いに隣接
する少なくとも２つの上記接続プラグが配線あるいは配
線接続パッドを介して互いに電気的に接続されているこ
とを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１２】上記メモリセルアレー部と周辺回路部、
若しくは上記メモリセルアレー部とロジック回路部に形
成された上記接続プラグは、各層ごとに同一の導電材料
からなることを特徴とする請求項８から１１のいずれか
一に記載の半導体集積回路装置。
【請求項１３】上記導電性膜は、タングステン膜、窒化
タングステン膜、チタン膜、窒化チタン膜、アルミニウ
ム膜および銅膜からなる群から選択された少なくとも１
種であることを特徴とする請求項１から１２に記載の半
導体集積回路装置。
【請求項１４】上記メモリセルアレーがＤＲＡＭのメモ
リセルアレーであることを特徴とする請求項８から１３
に記載の半導体集積回路装置。
【請求項１５】上記ＤＲＡＭメモリセルアレーの単位メ
モリセルが１つのＭＯＳ型トランジスタと１つのキャパ
シタからなり、上記メモリセルの面積が８×ｆ×(ｆ＋
ａ)以下(但し、ｆは最小加工寸法、ａはプロセス裕度)
であることを特徴とする請求項１４に記載の半導体集積
回路装置。
【請求項１６】上記メモリセルアレーが強誘電体メモリ
のメモリセルアレーであることを特徴とする請求項８か
ら１３のいずれか一に記載の半導体集積回路装置。
【請求項１７】上記メモリセルアレー部において、上記
キャパシタがビットラインの上方に配置されていること
を特徴とする請求項８から１６のいずれか一に記載の半
導体集積回路装置。
【請求項１８】上記メモリセルアレー部において、上記
キャパシタが全配線の上方に配置されていることを特徴
とする請求項８から１６のいずれか一に記載の半導体集
積回路装置。
【請求項１９】上記キャパシタの容量絶縁膜は、酸化タ
ンタル膜、ＰＺＴ膜およびＢＳＴ膜からなる群から選択
された膜であることを特徴とする請求項８から１５、１
７および１８のいずれか一に記載の半導体集積回路装
置。
【請求項２０】上記強誘電体メモリが有する強誘電体キ
ャパシタの絶縁膜は、ＰＺＴ膜およびＢＳＴ膜からなる
群から選択されることを特徴とする請求項１６に記載の
半導体集積回路装置。
【請求項２１】上記配線の下には、上記層間絶縁膜とは
エッチング速度が異なる第２の絶縁膜が配置されている
ことを特徴とする請求項１から２０のいずれか一に記載
の半導体集積回路装置。
【請求項２２】上記配線の側部には、上記層間絶縁膜と
はエッチング速度が異なる第３の絶縁膜が配置されてい
ることを特徴とする請求項１から２１のいずれか一に記
載の半導体集積回路装置。
【請求項２３】上記配線の上には、上記層間絶縁膜とは
エッチング速度が異なる第４の絶縁膜を配置したことを
特徴とする請求項１から２２のいずれか一に記載の半導
体集積回路装置。
【請求項２４】上記第２、第３および第４の絶縁膜は窒
化シリコン膜であることを特徴とする請求項２１から２
３のいずれか一に記載の半導体集積回路装置。
【請求項２５】下地基板上に第１の層間絶縁膜を形成す
る工程と、当該第１の層間絶縁膜を貫通し、平面形状が
楕円型形状である第１の接続孔を形成する工程と、当該
第１の接続孔内に導電膜を充填して第１の接続プラグを
形成する工程と、第１層の配線を形成する工程と、第２
の層間絶縁膜を形成する工程と、当該第２の層間絶縁膜
を貫通し、平面形状が楕円型形状である第２の接続孔を
形成する工程と、当該第２の接続孔内に導電膜を充填し
て第２の接続プラグを形成する工程を有し、上記第２の
接続孔は、当該第２の接続孔の長軸が上記第１の接続孔
の長軸と上記下地基板の表面と平行な面内において直交
する方向に形成されることを特徴とする半導体集積回路
装置の製造方法。
【請求項２６】上記接続孔内に導電膜を充填する工程
は、選択ＣＶＤ法を用いて行われることを特徴とする請
求項２５に記載の半導体集積回路装置の製造方法。
【請求項２７】上記接続孔内に導電膜を充填する工程
は、ブランケットＣＶＤ法を用いて行われることを特徴
とする請求項２５に記載の半導体集積回路装置の製造方
法。
【請求項２８】上記接続孔内に導電膜を充填する工程の
後に、上記導電膜を研磨して上記接続孔内以外に形成さ
れた部分を除去する工程が行われることを特徴とする請
求項２５から２７のいずれか一に記載の半導体集積回路
装置の製造方法。
【請求項２９】第２の接続孔を形成する工程は、上記第
２の層間絶縁膜を当該上記第２の層間絶縁膜よりエッチ
ング速度が小さい膜の上に形成した後に行われることを
特徴とする請求項２５から２８のいずれか一に記載の半
導体集積回路装置の製造方法。
【請求項３０】上記第２の層間絶縁膜よりエッチング速
度が小さい膜は、窒化シリコン膜であることを特徴とす
る請求項２９に記載の半導体集積回路装置の製造方法。