KR100867363B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100867363B1
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

강유전체 커패시터를 덮는 층간절연막(14)이 형성되고, 층간절연막(14)에 상부 전극(11a)까지 도달하는 컨택트 홀(19)이 형성된다. 그리고, 컨택트 홀(19)을 통하여 상부 전극(11a)에 접속된 Al 배선(17)이 층간절연막(14) 위에 형성되어 있다. 컨택트 홀(19)의 평면 형상은 타원형이다.
강유전체 커패시터, 층간절연막, 상부 전극, 컨택트 홀

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리 등에 설치되는 강유전체 커패시터는 하부 전극과 상부 전극 사이에 강유전체막이 삽입되어 구성되어 있다.
그러나, 강유전체막과 상부 전극의 밀착성이 낮고, 도 6에 나타낸 바와 같이, 상부 전극이 강유전체막으로부터 박리되어 이들 사이에 틈이 생기는 경우가 있다. 이러한 틈이 생기면, 이 강유전체 커패시터는 정상적으로 동작하지 않게 된다.
[특허문헌 1] 일본국 공개특허2001-351920호 공보
본 발명은 강유전체막으로부터의 상부 전극의 박리를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 상기 과제를 해결하기 위해 예의(銳意) 검토를 거듭한 결과, 이하에 나타낸 발명의 모든 형태에 상도(想到)했다.
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방(上方)에 형성된 강유전체 커패시터와, 상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍이 형성된 층간절연막과, 상기 층간절연막 위에 형성되고, 상기 구멍을 통하여 상기 상부 전극에 접속된 배선을 갖는 반도체 장치를 대상으로 한다. 그리고, 본 발명에 따른 반도체 장치는, 상기 구멍의 평면 형상은 서로 직교하는 2축의 길이가 상이한 것으로 되어 있는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터를 덮는 층간절연막을 형성한다. 다음으로, 상기 층간절연막에 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍을 형성한다. 그 후, 상기 층간절연막 위에 상기 구멍을 통하여 상기 상부 전극에 접속되는 배선을 형성한다. 그리고, 상기 구멍을 형성하는 공정에서, 상기 구멍의 평면 형상을 서로 직교하는 2축의 길이가 상이한 것으로 한다.
도 1은 본 발명의 실시예에 따른 방법에 의해 제조되는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2b는, 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2c는, 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2d는, 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2e는, 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2f는, 도 2e에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2g는, 도 2f에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2h는, 도 2g에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2i는, 도 2h에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2j는, 도 2i에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2k는, 도 2j에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2l은, 도 2k에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2m은, 도 2l에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2n은, 도 2m에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 3a는 본 발명의 실시예에서의 배선(17)의 평면 형상을 나타낸 모식도.
도 3b는 종래의 강유전체 메모리에서의 배선(117)의 평면 형상을 나타낸 모식도.
도 4a는 본 발명의 실시예에서의 배선(17)의 형상을 나타낸 모식도.
도 4b는 종래의 강유전체 메모리에서의 배선(117)의 형상을 나타낸 모식도.
도 5a는 컨택트 홀의 평면 형상의 예를 나타낸 도면.
도 5b는 컨택트 홀의 평면 형상의 다른 예를 나타낸 도면.
도 6은 상부 전극의 박리 상태를 나타낸 SEM 사진.
도 7은 컨택트 홀(20)을 나타낸 단면도.
도 8은 플러그(31)를 나타낸 단면도.
도 9는 배선(17)의 평면 형상의 다른 예를 나타낸 모식도.
도 10은 배선(17)의 형상의 다른 예를 나타낸 모식도.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.
이 메모리 셀 어레이에는 일 방향으로 연장되는 복수개의 비트선(103), 비트선(103)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자(格子)와 정합(整合)하도록 하여 본 실시예에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(101) 및 MOS 트랜지스터(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽 소스·드레인은 비트선(103)에 접속되고, 다른쪽 소스·드레인은 강유전체 커패시터(101)의 한쪽 전극에 접속된다. 그리고, 강유전체 커패시터(101)의 다른쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 동일하게, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행방향, 열방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상술한 것에 한정되지 않는다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극(分極) 상태에 따라 데이터가 기억된다.
다음으로, 본 발명의 실시예에 대해서 설명한다. 다만, 여기서는, 편의상 강유전체 메모리의 각 메모리 셀의 단면(斷面) 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2n은 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다. 또한, 도 3은 도 2d와 동일한 공정을 나타낸 평면도이다. 또한, 이하의 설명에서는 평면에서 보아 어느 부분의 면적의 웨이퍼(반도체 기판) 면적을 기준으로 한 비율을 상기 부분의 면적율이라고 한다. 또한, 도 7은 도 2l에 나타낸 단면과 직교하는 단면을 나타낸 도면이다.
본 실시예에서는, 우선 도 2a에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1) 표면에 소자 활성 영역을 구획하는 소자 분리 절연막(2)을 예를 들어 로코스(LOCOS: Local Oxidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이어서, 전면(全面)에 실리콘 산질화막(7)을 MOSFET를 덮도록 하여 형성하고, 다시 전면에 실리콘 산화막(8)을 형성한다. 실리콘 산질화막(7)은 실리콘 산화막(8)을 형성할 때의 게이트 절연막(3) 등의 수소 열화(劣化)를 방지하기 위해 형성되어 있다.
그 후, 실리콘 산화막(8a) 위에 TEOS를 사용하여 다시 실리콘 산화막(8b)을 형성한다. 실리콘 산화막(8b)의 두께는 예를 들어 100㎚ 정도로 한다. 이어서, 실리콘 산화막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)은 예를 들어 Ti막 및 그 위에 형성된 Pt막으로 구성된다. Ti막 및 Pt막의 두께는 예를 들어 20 ㎚, 180㎚로 한다.
다음으로, 도 2b에 나타낸 바와 같이, 하부 전극막(9) 위에 강유전체막(10)을 비정질 상태로 형성한다. 강유전체막(10)으로서는, 예를 들어 PZT(Pb(Zr, Ti)O3)막을 형성한다. 강유전체막(10)의 두께는 예를 들어 200㎚ 정도로 한다. 이어서, Ar 및 O2를 함유하는 분위기 중에서 600℃∼700℃ 정도에서의 열처리를 행한다. 그 결과, 강유전체막(10)이 결정화된다.
그 후, 도 2c에 나타낸 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다. 상부 전극막(11)으로서는, 예를 들어 IrO1 .4막 및 IrO2막 등의 IrOx막(산화이리듐막)을 형성한다.
이어서, 상부 전극막(11)을 패터닝함으로써, 도 2d에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음으로, 패터닝에 의한 손상 등을 회복시키기 위한 산소를 함유하는 분위기 중에서의 열처리를 행한다.
그 후, 도 2e에 나타낸 바와 같이, 강유전체막(10)의 패터닝을 행함으로써, 용량 절연막(10a)을 형성한다. 이어서, 나중에 형성하는 Al2O3막의 박리 방지용 산소 어닐링을 행한다.
다음으로, 도 2f에 나타낸 바와 같이, 보호막으로서 Al2O3막(12)을 스퍼터링법에 의해 전면(全面)에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화하기 위해, 산소 어닐링을 행한다. 보호막(Al2O3막(12))에 의해, 강유전체 커패시터에 대 한 외부로부터의 수소 침입이 방지된다.
그 후, 도 2g에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극(9a)을 형성한다. 이어서, 나중에 형성하는 Al2O3막의 박리 방지용 산소 어닐링을 행한다.
다음으로, 도 2h에 나타낸 바와 같이, 보호막으로서 Al2O3막(13)을 스퍼터링법에 의해 전면에 형성한다. 이어서, 커패시터 누설을 저감시키기 위해, 산소 어닐링을 행한다.
그 후, 도 2i에 나타낸 바와 같이, 층간절연막(14)을 고밀도 플라스마법에 의해 전면에 형성한다. 층간절연막(14)의 두께는 예를 들어 1.5㎛ 정도로 한다.
이어서, 도 2j에 나타낸 바와 같이, CMP(화학 기계적 연마)법에 의해, 층간절연막(14)의 평탄화를 행한다. 다음으로, N2O 가스를 사용한 플라즈마 처리를 행한다. 그 결과, 층간절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라즈마 처리는 N 또는 O 중 적어도 한쪽이 함유된 가스를 사용하고 있으면 효과적이다. 이어서, 트랜지스터의 고농도 확산층(22)까지 도달하는 구멍을 층간절연막(14), Al2O3막(13), 실리콘 산화막(8b), 실리콘 산화막(8a) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속적으로 구멍 내에 형성함으로써, 배리어 메탈막(도시 생략)을 형성한다. 이어서, 구멍 내에 CVD(화학 기상 성장)법에 의해 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(15)를 형성한다.
다음으로, 도 2k에 나타낸 바와 같이, W 플러그(15)의 산화 방지막으로서 SiON막(16)을 예를 들어 플라스마 증속(增速) CVD법에 의해 형성한다.
이어서, 도 2l 및 도 7에 나타낸 바와 같이, 상부 전극(11a)까지 도달하는 컨택트 홀(19) 및 하부 전극(9a)까지 도달하는 컨택트 홀(20)을 SiON막(16), 층간절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 손상을 회복시키기 위해, 산소 어닐링을 행한다.
또한, 본 실시예에서는, 도 3a 및 도 4a에 나타낸 바와 같이, 컨택트 홀(19)의 평면 형상을 타원형으로 한다. 이 때, 타원의 장축(長軸)이 연장되는 방향을 상부 전극(11a)의 장축이 연장되는 방향과 일치시킨다. 또한, 장축 및 단축(短軸)의 길이는 각각 상부 전극(11a) 에지(edge)와의 사이의 간격을 소정량 확보할 수 있는 범위 내에서 최대한 길게 하는 것이 바람직하다. 즉, 상부 전극(11a)에 대하여 설정된 위치 어긋남 마진의 범위 내에서 장축 및 단축 양쪽의 길이를 최대한 길게 하는 것이 바람직하고, 특히 위치 어긋남 마진의 범위와 일치시키는 것이 보다 바람직하다.
이어서, 도 2m에 나타낸 바와 같이, SiON막(16)을 에치백(etch-back)에 의해 전면에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다. 다음으로, 도 2n에 나타낸 바와 같이, 상부 전극(11a) 표면의 일부, 하부 전극(9a) 표면의 일부, 및 W 플러그(15)의 표면이 노출된 상태에서 Al막을 형성하고, 이 Al막의 패터닝을 행함으로써, Al 배선(17)을 형성한다. 이 때, 예를 들어 W 플러그(15)와 상부 전극(11a)을 Al 배선(17)의 일부에서 서로 접속한다.
그 후, 층간절연막의 형성, 컨택트 플러그의 형성 및 아래로부터 제 2 층째 이후의 배선 형성 등을 더 행한다. 그리고, 예를 들어 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 본 실시예에서는, 상술한 바와 같이, 상부 전극(11a)까지 도달하는 컨택트 홀(19)의 평면 형상을 장축이 연장되는 방향이 상부 전극(11a)의 방향과 일치하는 타원형으로 하고 있다. 따라서, 상부 전극(11a) 에지와의 사이의 간격을 소정량 확보할 수 있는 범위 내에서 단축의 길이를 최대한 길게 하면서, 장축의 길이도 길게 할 수 있다. 즉, 컨택트 홀(19)의 면적은 상부 전극(11a)의 단축 길이뿐만 아니라 장축 길이도 고려하여 결정할 수 있다. 따라서, 컨택트 홀(19)의 면적을 종래의 것보다도 크게 하는 것이 가능해진다. 따라서, Al 배선(17)과 상부 전극(11a)의 접촉 면적을 크게 하는 것이 가능하여, Al 배선(17)과 상부 전극(11a)의 접촉면에 작용하는 응력(應力)(단위면적당 외력(外力)) 및 상부 전극(11a)과 강유전체막(10a)의 접촉면에 작용하는 응력을 저감시킬 수 있다. 그 결과, 상부 전극(11a)의 강유전체막(10a)으로부터의 박리를 억제할 수 있다.
이것에 대하여, 종래의 강유전체 메모리의 제조 방법에서는, DRAM 등의 다른 반도체 장치의 제조 방법과 동일하게, 도 3b 및 도 4b에 나타낸 바와 같이, 컨택트 홀의 평면 형상을 원으로 하고 있기 때문에, Al 배선(117)과 상부 전극(111)의 접 촉 면적 최대값은 상부 전극(111)의 단축 길이에만 의거하여 결정된다. 따라서, Al 배선(117)과 상부 전극(111)의 접촉면에 작용하는 응력 및 상부 전극(111)과 강유전체막(110)의 접촉면에 작용하는 응력이 커지기 쉬워, 상부 전극(111)의 박리가 생기기 쉽다.
또한, 상부 전극까지 도달하는 컨택트 홀의 평면 형상은 타원형에 한정되는 것이 아니라, 서로 직교하는 2축의 길이가 상이하면, 도 5a 및 도 5b에 나타낸 바와 같이, 예를 들어 직사각형, 육상경기용 트랙과 같은 형상(직사각형의 4개의 모서리에 모따기가 실시된 형상) 등일 수도 있다.
또한, 본 발명은 스택형 구조의 강유전체 커패시터 및 플래너형 구조의 강유전체 커패시터 모두에 적용할 수 있다.
또한, 상부 전극, 강유전체막 및 상부 전극의 재료는 상술한 실시예의 것에 한정되지 않는다.
또한, 상술한 실시예에서는 컨택트 홀(19) 내에 Al 배선(17)이 매립되어 있지만, 예를 들어 도 8에 나타낸 바와 같이, 컨택트 홀(19) 내에 W 또는 Al-Cu 합금 등으로 이루어지는 플러그(31)를 매립한 후, W 플러그(15)와 플러그(31)를 접속하도록 Al 배선(17)을 형성할 수도 있다. 다만, Pt을 포함하는 하부 전극(9a)까지 도달하는 컨택트 홀(20) 내에 W을 매립할 경우에는, W을 매립하기 전에, TiN막 등의 배리어 메탈막을 형성함으로써, 플러그(31)와 하부 전극(9a)의 반응을 억제하는 것이 바람직하다.
또한, 배선(17)이 연장되는 방향도 특별히 한정되지 않아, 예를 들어 도 9 및 도 10에 나타낸 바와 같이, 컨택트 홀의 장축과 평행한 방향으로 연장되도록 할 수도 있다.
이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 배선과 상부 전극의 접촉 면적을 크게 확보할 수 있기 때문에, 상부 전극과 강유전체막의 접촉면에 작용하는 응력을 저감시켜 상부 전극의 강유전체막으로부터의 박리를 억제할 수 있다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판의 상방(上方)에 형성되며, 상부 전극의 단축의 길이와 장축의 길이가 상이한 강유전체 커패시터와,
    상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍이 형성된 층간절연막과,
    상기 층간절연막 위에 형성되고, 상기 구멍을 통하여 상기 상부 전극에 접속된 배선을 가지며,
    상기 구멍의 평면 형상은, 상기 상부 전극의 단축의 길이와 장축의 길이의 상이에 대응하도록, 서로 직교하는 2축의 길이가 상이한 것으로 되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 구멍의 평면 형상은 타원형인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 구멍의 평면 형상은 직사각형인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 구멍의 평면 형상은 직사각형의 4개의 모서리에 모따기가 실시된 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 구멍의 장축(長軸)이 연장되는 방향은 상기 상부 전극의 장축이 연장되는 방향과 일치하고 있는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 반도체 기판의 상방에, 상부 전극의 단축의 길이와 장축의 길이가 상이한 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터를 덮는 층간절연막을 형성하는 공정과,
    상기 층간절연막에 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍을 형성하는 공정과,
    상기 층간절연막 위에 상기 구멍을 통하여 상기 상부 전극에 접속되는 배선을 형성하는 공정을 갖고,
    상기 구멍을 형성하는 공정에서, 상기 구멍의 평면 형상을, 상기 상부 전극의 단축의 길이와 장축의 길이의 상이에 대응하도록, 서로 직교하는 2축의 길이가 상이한 것으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 구멍의 평면 형상을 타원형으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 구멍의 평면 형상을 직사각형으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 구멍의 평면 형상을 직사각형의 4개의 모서리에 모따기가 실시된 형상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 7 항에 있어서,
    상기 구멍의 장축이 연장되는 방향을 상기 상부 전극의 장축이 연장되는 방향과 일치시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 삭제
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