JP3532325B2 - 半導体記憶装置 - Google Patents
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Description
て、特にビット線を先に形成し、後からメモリセルキャ
パシタをビット線より上部に形成するCOB(Capacito
r Over Bit-line )型メモリセルの製造方法に関する
Mは年々大規模集積化が進んでいる。それに伴って単位
記憶素子の占める面積がますます縮小傾向にあり、リー
ド・ライトに十分なメモリセルキャパシタ容量(20f
F以上)を得るためにセルの3次元化は必須であり、ト
レンチ型キャパシタ及びスタック型キャパシタを用いた
セル構造が一般化している。従来のスタック型キャパシ
タの製造方法として、例えば、M.Sakao et al.,"A CAPA
CITOR-OVER-BIT-LINE(COB) CELL WITH A HEMISPHERICAL
-GRAIN STORAGE NODEFOR 64Mb DRAMs",IEDM Technical
Digest,pp.655-658,1990 に記載のCOB(Capacitor Ov
er Bit-Line) 型メモリセルが提案されている。
7にCOB型メモリセルの平面図を、図28に図27の
メモリセルの斜め上方からの俯瞰図を、図29、30、
32にCOB型メモリセル製造の各工程における図27
の切断線A−A’に沿う断面図を、図31にCOB型メ
モリセル製造の一工程における図27の切断線B−B’
に沿う断面図をそれぞれ示す。
を用いて素子分離酸化膜13を形成し、同時に素子領域
14が形成される。次に、ゲート酸化膜(図示せず)を
形成し、このゲート酸化膜上に上部及び側壁が酸化シリ
コン膜で覆われたポリシリコンゲート電極19を形成す
る。次に、素子領域14上に、ゲート電極19に対して
自己整合的にコンタクトホールを開口し、ポリシリコン
膜を堆積してインターコネクト50を形成する(図2
9)。
し、ビット線コンタクトパタン52を用いて第1の層間
絶縁膜51をパターニングしてビット線コンタクトホー
ル53を形成し、ビット線コンタクトホール53内部に
不純物を導入したポリシリコン54を充填する。次に、
タングステンポリサイドを用いてビット線55を形成す
る(図30)。
絶縁膜56を堆積し、平滑化する。次に、ストレージノ
ードコンタクト57を開口し、インターコネクト50と
接続するHSG(HemiSpherical-Grain) ストレージノー
ド58を形成する(図31)。
リコン薄膜からなるキャパシタ絶縁膜(図示せず)を形
成し、次にポリシリコンを堆積してプレート電極59を
形成する。次に、全面に第3の層間絶縁膜60を堆積
し、メタル配線61を形成する(図32)。
AMメモリセルにおいて、以下の5つの問題点が上げら
れる。 (1) インターコネクト50をビット線55の下部に挿入
することによりビット線コンタクト52の高さが増大
し、アスペクト比が増大する。
ら拡散層まで達しており、そのためにビット線コンタク
トのアスペクト比が増大する。 (3) インターコネクト50は隣接する素子領域のビット
線コンタクト62と近接して形成されており、合わせズ
レによってインターコネクト50とビット線コンタクト
内部のポリシリコン54がショートする可能性がある。
19に対して自己整合的に形成しておらず、ビット線と
ゲート電極のショートを引き起こす可能性がある。 (5) インターコネクト50を形成するための新たなリソ
グラフィー工程を必要とし、工程数増加に結びつく。
問題点をふまえて、COB型DRAMセルの形成に際し
てキャパシタコンタクト及びビット線コンタクトのアス
ペクト比を低減でき、かつ、合わせズレの影響を受けに
くく、かつ、余分な工程数の増加を招かないメモリセル
の構造及び製造方法を提供することにある。
するための本発明によるCOB型DRAMセルは、半導
体基板と、半導体基板上に形成された素子領域を区画す
る素子分離酸化膜と、素子領域上に形成され、ゲート電
極がワード線に接続したデータ転送用のMOSFET
と、素子分離酸化膜及びMOSFETを覆う第1の層間
絶縁膜と、素子領域及び素子分離酸化膜上に延在し、M
OSFETの一方のソース/ドレイン拡散層に達する第
1のコンタクトホールと、素子領域上でMOSFETの
他方のソース/ドレイン拡散層に達する第2のコンタク
トホールと、第1のコンタクトホールを充填する第1の
導電体プラグと、第2のコンタクトホールを充填する第
2の導電体プラグと、第1の層間絶縁膜と第1の導電体
プラグと第2の導電体プラグを覆う第2の層間絶縁膜
と、第2の層間絶縁膜に形成され、素子分離酸化膜の上
方で第1の導電体プラグに達するビット線コンタクトホ
ールと、ビット線コンタクトホールを充填する第3の導
電体プラグと、第2の層間絶縁膜及び第3の導電体プラ
グ上に形成されるビット線と、第2の層間絶縁膜及びビ
ット線上に形成された第3の層間絶縁膜と、第3の層間
絶縁膜及び第2の層間絶縁膜を貫通して形成され、第2
の導電体プラグに達するストレージノードコンタクト
と、第3の層間絶縁膜及びストレージノードコンタクト
上に順次形成されたストレージノード電極と、キャパシ
タ絶縁膜と、プレート電極とを具備するものである。
造方法としては、半導体基板上に素子分離酸化膜を形成
する工程と、素子分離酸化膜によって区画された素子領
域上に、ゲート電極がワード線に接続したデータ転送用
のMOSFETを形成する工程と、MOSFET及び素
子分離酸化膜上に第1の層間絶縁膜を形成する工程と、
素子領域及び素子分離酸化膜上に延在し、MOSFET
の一方のソース/ドレイン拡散層に達する第1のコンタ
クトホール及び素子領域上でMOSFETの他方のソー
ス/ドレイン拡散層に達する第2のコンタクトホール
を、第1の層間絶縁膜に同時に形成する工程と、第1の
コンタクトホールを充填する第1の導電体プラグを形成
する工程と、第2のコンタクトホールを充填する第2の
導電体プラグを形成する工程と、第1の層間絶縁膜及び
第1の導電体プラグ及び第2の導電体プラグ上に第2の
層間絶縁膜を形成する工程と、第2の層間絶縁膜に、素
子分離酸化膜の上方で第1の導電体プラグに達するビッ
ト線コンタクトホールを形成する工程と、ビット線コン
タクトホールを第3の導電体プラグで充填する工程と、
第2の層間絶縁膜及び第3の導電体プラグ上にビット線
を形成する工程と、第2の層間絶縁膜及びビット線上に
第3の層間絶縁膜を形成する工程と、第3の層間絶縁膜
及び第2の層間絶縁膜を貫通して、第2の導電体プラグ
に達するストレージノードコンタクトを形成する工程
と、第3の層間絶縁膜及びストレージノードコンタクト
上にストレージノード電極、キャパシタ絶縁膜、プレー
ト電極を順次形成してキャパシタを形成する工程とを具
備することを特徴としている。
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。更に、本発明の
ポリシリコンプラグの形成は独立したリソグラフィー工
程を必要とせず、工程数を削減するという効果がある。
態を図1〜図26を参照して説明する。図1は本発明の
半導体記憶装置の平面図である。すなわち、半導体基板
11上に素子領域14が素子分離酸化膜13により区画
されている。複数のMOSトランジスタのゲート電極に
相当するワード線19は図中縦方向に延在しており、ビ
ット線33は図中横方向に延在している。ビット線33
よりさらに上の層には、ストレージキャパシタ41が形
成されている。ビット線33とMOSトランジスタのソ
ース・ドレインとはプラグ28にて接続されており、ス
トレージキャパシタ41とMOSトランジスタのソー
ス、ドレインとはプラグ28と同層のプラグ(図示せ
ず)およびそのプラグに達するプラグ36により接続さ
れている。
基板11上に、STI(Shallow Trench Isolation)技
術を用いて、図2の素子領域パタン12を用いて素子分
離酸化膜13を形成し、素子分離酸化膜13によって区
画される素子領域14が形成される。なお、図3、図4
はそれぞれ図2における切断線A−A' 、C−C' に沿
う断面図である。
ト酸化膜(図示せず)を形成し、50nm程度のPのド
ープされた第1のポリシリコン膜15、100nm程度
のタングステンシリサイド膜16、100nm程度の第
1の窒化シリコン膜17を順次堆積する。次に図5に示
したゲート電極パタン18を用いて第1の窒化シリコン
膜17、タングステンシリサイド膜16、Pのドープさ
れた第1のポリシリコン膜15をパターニングし、MO
SFETのゲート電極19を形成する。次に、Asを例
えば20keV 、5E13cm-2程度イオン注入し、ソース・ドレ
イン拡散層領域20を形成する。次に、30nm程度の
第2の窒化シリコン膜21を全面に堆積し、エッチバッ
ク法を用いて、ゲート電極19の側壁部にサイドウォー
ルを形成する。なお、図6、図7はそれぞれ図5におけ
る切断線A−A' 、C−C' に沿う断面図である。
50nm程度の第1のBPSG膜22を堆積し、第1の
窒化シリコン膜17をストッパーとして、CMP(Chem
icalMechanical Polishing )法を用いて表面を平坦化
する。
て、全面にフォトレジストマスク23を形成した後、B
PSG/SiNのエッチングレート比が20以上の選択
RIE(Reactive Ion Etching)技術を用いて、ゲート電
極に対して自己整合的に、第1のBPSG膜22をパタ
ーニングする。なお、図11、図12はそれぞれ図10
における切断線A−A' 、C−C' に沿う断面図であ
る。
トレジストマスク23を除去し、全面に250nm程度
のPをドープした第2のポリシリコン膜25を堆積し、
第1の窒化シリコン膜17及び第1のBPSG膜22を
ストッパーとして、CMP法を用いて表面を平坦化す
る。
SG膜26を堆積し、図15に示すビット線コンタクト
パタン27を用いて第2のBPSG膜26をパターニン
グし、CVD法を用いて第2のBPSG膜26の開口部
に露出した第2のポリシリコン膜25上に200nm程
度の第1のタングステン膜28を選択成長させる。次
に、第2のBPSG膜26をストッパーとして、CMP
法を用いて第1のタングステン膜28と第2のBPSG
膜26の上端が同じ高さになるまで平坦化する。なお、
図16、図17はそれぞれ図15における切断線B−
B' 、C−C' に沿う断面図である。
(図示せず)、100nm程度の第2のタングステン膜
29、150nm程度の第3の窒化シリコン膜30を順
次堆積し、図18に示すビット線パタン31を用いて、
第3の窒化シリコン膜30、第2のタングステン膜29
をパターニングし、ビット線33を形成する。次に、全
面に30nm程度の第4の窒化シリコン膜32を堆積
し、エッチバック法を用いてビット線33の側壁部にサ
イドウォールを形成する。なお、図19、図20はそれ
ぞれ図18における切断線B−B' 、C−C' に沿う断
面図である。
34を全面に堆積し、CMP法を用いてビット線33上
の第3のBPSG膜34が150nm程度の厚さになる
ように平坦化を行う。次に、BPSG/SiNのエッチ
ングレート比が20以上の選択RIE(Reactive Ion Et
ching)技術を用いて、図21に示すストレージノードコ
ンタクトパタン35を用いて、ビット線33に対して自
己整合的に、第3のBPSG膜34、第2のBPSG膜
26をパターニングし、第3のBPSG膜34、第2の
BPSG膜26の開口部に露出した第2のポリシリコン
膜25上に、CVD法を用いて550nm程度の第3の
タングステン膜36を選択成長させる。次に、第3のB
PSG膜34をストッパーとして、CMP法を用いて第
3のタングステン膜36と第3のBPSG膜34が同じ
高さになるまで平坦化する。なお、図22、図23はそ
れぞれ図21における切断線A−A' 、C−C' に沿う
断面図である。
タングステン膜37を堆積し、図24に示すストレージ
ノードパタン38を用いてパターニングする。次に酸化
膜換算で0.4nm程度のBSTO膜39、100nm
程度の第2の窒化タングステン膜40を全面に順次堆積
し、ストレージキャパシタ41が完成する。なお、図2
5、図26はそれぞれ図24における切断線A−A' 、
C−C' に沿う断面図である。
す。第2の実施例におけるビット線形成後のC−C' に
沿う断面図を図33に示す。図33は本発明の第1の実
施例における図20に対応している。この構造は図10
のプラグパタン24の代わりに図34に示すプラグパタ
ン42を用いて、ゲート電極に対して自己整合的に第1
のBPSG膜22をパターンニングする。従って、第1
の実施例よりも小さなポリシリコンプラグを形成するこ
とができる。これによって、ビット線容量を低減するこ
とができる。また、コンタクトホールのパターンニング
に際し、開口部に露出したSTI素子分離酸化膜を例え
ば50nm程度オーバーエッチングする。従って、ポリ
シリコンプラグと半導体基板は、基板表面のみならず、
基板側面でもコンタクトしているため、小さなプラグを
用いてもコンタクト抵抗を低減することができる。それ
以外の工程は、本発明の第1の実施例と同じであるの
で、ここでは省略する。
す。第3の実施例におけるビット線形成後のC−C' に
沿う断面図を図35に示す。この図は本発明の第1の実
施例における図20に対応している。ポリシリコンプラ
グを形成する第2のポリシリコン膜25が、素子領域に
隣接した位置で素子分離酸化膜の一部を除去してそこに
埋め込まれている。この構造はSTI形成時にこの凹部
を形成し、その後、図10のプラグパタンの代わりに図
34に示すプラグパタン42を用いることによって得ら
れる。なお、この凹部はSTI形成時に、特別な工程を
必要とせずに形成することができる。それ以外の工程は
本発明の第1の実施例と同じであるので、ここでは省略
する。
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。
は独立したリソグラフィー工程を必要とせず、工程数を
削減するという効果がある。また、第2の実施例及び第
3の実施例を用いることによって、ビット線と素子領域
を接続するポリシリコンプラグを短くすることができ、
その分だけビット線容量を低減できるという効果があ
る。更に、ポリシリコンプラグと基板表面でコンタクト
しているため、コンタクト抵抗を下げることができる。
て、コンタクト低部において、素子領域との境界のみに
ポリシリコンプラグが埋め込まれ、それ以外の素子分離
領域には埋め込まれていないため、第2の実施例より更
にビット線容量を低減することができる。
RAMセルの形成に際してキャパシタコンタクト及びビ
ット線コンタクトのアスペクト比を低減でき、かつ、合
わせズレの影響を受けにくく、かつ、余分な工程数の増
加を招かないメモリセルの構造及び製造方法を提供する
ことができる。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
Claims (32)
- 【請求項1】半導体基板の表面に形成され、素子領域を
区画する素子分離領域と、 前記素子領域に形成され、ゲート電極とソース/ドレイ
ン領域を有するトランジスタと、 前記素子分離領域の上に形成された第1層間絶縁膜と、 前記ソース/ドレイン領域の一方上及び前記素子分離領
域の一部上に渡って形成され、かつ前記第 1 層間絶縁膜
内に開口して形成された第1のコンタクトプラグと、 前記第1層間絶縁膜、前記ゲート電極及び前記第1のコ
ンタクトプラグの上に形成された第2層間絶縁膜と、 前記素子分離領域の上方で前記第1のコンタクトプラグ
に接続されるように前記第2層間絶縁膜内に開口して形
成されたビット線コンタクトと、 前記第2層間絶縁膜上に形成され、前記ビット線コンタ
クトを介して前記第1のコンタクトプラグと電気的に接
続されたビット線と、 を具備し、 前記第1のコンタクトプラグが、前記半導体基板の表面
及び側面に接していることを特徴とする半導体記憶装
置。 - 【請求項2】前記ゲート電極は素子領域上に形成され、
前記素子分離領域上まで延在していることを特徴とする
請求項1記載の半導体記憶装置。 - 【請求項3】前記第1層間絶縁膜内に開口して形成さ
れ、前記ソース/ドレイン領域の他方に接続された第2
のコンタクトプラグを更に具備することを特徴とする請
求項1又は2記載の半導体記憶装置。 - 【請求項4】前記第2層間絶縁膜及び前記ビット線の上
に形成された第3層間絶縁膜と、 前記第2層間絶縁膜及び前記第3層間絶縁膜内に形成さ
れ、前記第2のコンタクトプラグに接続されたストレー
ジノードコンタクトと、 前記第3層間絶縁膜上に形成され、前記ストレージノー
ドコンタクトを介して前記第2のコンタクトプラグに接
続されたストレージ電極と、 を更に具備することを特徴とする請求項3記載の半導体
記憶装置。 - 【請求項5】前記ストレージ電極の表面に形成されたキ
ャパシタ絶縁膜と、 前記キャパシタ絶縁膜の表面に形成されたプレート電極
と、 を更に具備することを特徴とする請求項4記載の半導体
記憶装置。 - 【請求項6】前記第1のコンタクトプラグ及び前記第2
のコンタクトプラグは、同一層により形成されているこ
とを特徴とする請求項3乃至5記載の半導体記憶装置。 - 【請求項7】前記ゲート電極は、前記素子領域上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に延在して
形成されたゲート導電層と、前記ゲート導電層の上面及
び側面に形成された絶縁膜と、からなることを特徴とす
る請求項1乃至6記載の半導体記憶装置。 - 【請求項8】前記素子分離領域は、前記半導体基板に形
成されたトレンチ内に埋め込まれた酸化膜からなること
を特徴とする請求項1乃至7記載の半導体記憶装置。 - 【請求項9】前記第1のコンタクトプラグの前記ゲート
電極に沿う方向の寸法が、前記素子領域の前記ゲート電
極に沿う方向の寸法とほぼ等しいことを特徴とする請求
項1乃至8記載の半導体記憶装置。 - 【請求項10】前記第1のコンタクトプラグが、前記素
子分離領域と前記素子領域との境界近傍においてのみ、
前記素子分離領域上で基板表面より深い位置まで延在し
ていることを特徴とする請求項1乃至9記載の半導体記
憶装置。 - 【請求項11】前記ゲート電極の側面及び上面を覆うゲ
ート保護膜と、 を更に具備し、 前記ゲート保護膜と前記第1層間絶縁膜とは異なる材料
を具備することを特徴とする請求項1に記載の半導体記
憶装置。 - 【請求項12】前記ゲート保護膜はSiNからなり、前
記第1層間絶縁膜はBPSGからなることを特徴とする
請求項11に記載の半導体記憶装置。 - 【請求項13】半導体基板の表面に形成され、素子領域
を区画する素子分離域と、 前記素子領域に形成され、ゲート電極とソース/ドレイ
ン領域を有するトランジスタと、 素子分離領域の上に形成された第1層間絶縁膜と、 前記ソース/ドレイン領域の一方上及び前記素子分離領
域の一部上に渡って形成され、かつ前記第 1 層間絶縁膜
内に開口して形成された第1のコンタクトプラグと、 前記第1層間絶縁膜、前記ゲート電極及び前記第1のコ
ンタクトプラグの上に形成された第2層間絶縁膜と、 前記素子分離領域の上方で前記第1のコンタクトプラグ
に接続されるように前記第2層間絶縁膜内に開口して形
成されたビット線コンタクトと、 前記第2層間絶縁膜上に形成され、前記ビット線コンタ
クトを介して前記第1のコンタクトプラグと電気的に接
続されたビット線と、 を具備し、 前記第1のコンタクトプラグの側面は、前記トランジス
タのゲート電極に沿って形成されており、 前記ビット線コンタクトが、前記第1のコンタクトプラ
グの上面及び側面に接していることを特徴とする半導体
記憶装置。 - 【請求項14】前記ゲート電極は素子領域上に形成さ
れ、前記素子分離領域上まで延在していることを特徴と
する請求項13記載の半導体記憶装置。 - 【請求項15】前記第1層間絶縁膜内に開口して形成さ
れ、前記ソース/ドレイン領域の他方に接続された第2
のコンタクトプラグを更に具備することを特徴とする請
求項13又は14記載の半導体記憶装置。 - 【請求項16】前記第2層間絶縁膜及び前記ビット線の
上に形成された第3層間絶縁膜と、 前記第2層間絶縁膜及び前記第3層間絶縁膜内に形成さ
れ、前記第2のコンタクトプラグに接続されたストレー
ジノードコンタクトと、 前記第3層間絶縁膜上に形成され、前記ストレージノー
ドコンタクトを介して前記第2のコンタクトプラグに接
続されたストレージ電極と、を更に具備することを特徴
とする請求項15記載の半導体記憶装置。 - 【請求項17】前記ストレージ電極の表面に形成された
キャパシタ絶縁膜と、 前記キャパシタ絶縁膜の表面に形成されたプレート電極
と、 を更に具備することを特徴とする請求項16記載の半導
体記憶装置。 - 【請求項18】前記第1のコンタクトプラグ及び前記第
2のコンタクトプラグは、同一層により形成されている
ことを特徴とする請求項15乃至17記載の半導体記憶
装置。 - 【請求項19】前記ゲート電極は、前記素子領域上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に延在し
て形成されたゲート導電層と、前記ゲート導電層の上面
及び側面に形成された絶縁膜と、からなることを特徴と
する請求項13乃至18記載の半導体記憶装置。 - 【請求項20】前記素子分離領域は、前記半導体基板に
形成されたトレンチ内に埋め込まれた酸化膜からなるこ
とを特徴とする請求項13乃至19記載の半導体記憶装
置。 - 【請求項21】前記ゲート電極の側面及び上面を覆うゲ
ート保護膜と、 を更に具備し、 前記ゲート保護膜と前記第1層間絶縁膜とは異なる材料
を具備することを特徴とする請求項13に記載の半導体
記憶装置。 - 【請求項22】前記ゲート保護膜はSiNからなり、前
記第1層間絶縁膜はBPSGからなることを特徴とする
請求項21に記載の半導体記憶装置。 - 【請求項23】半導体基板の表面に形成され、素子領域
を区画する素子分離領域と、 前記素子領域に形成され、行方向に延在したゲート電極
とソース/ドレイン領域を有するトランジスタと、 前記素子分離領域の上に形成された第1層間絶縁膜と、 前記ソース/ドレイン領域の一方上及び前記素子分離領
域の一部上に渡って形成され、 かつ前記第 1 層間絶縁膜
内に開口して形成された第1のコンタクトプラグと、 前記第1層間絶縁膜、前記第1のコンタクトプラグ及び
前記ゲート電極の上に形成された第2層間絶縁膜と、 前記素子分離領域の上方で前記第1のコンタクトプラグ
に接続されるように前記第2層間絶縁膜内に開口して形
成されたビット線コンタクトと、 前記第2層間絶縁膜上に形成され、前記ビット線コンタ
クトを介して前記第1のコンタクトプラグと電気的に接
続されたビット線と、 を具備する半導体素子が行列状に配置され、 前記ビット線は第2層間絶縁膜上に列方向に延在して形
成されており、 前記ビット線コンタクトの前記ゲート電極延在方向の寸
法が、前記第1のコンタクトプラグの前記ゲート電極延
在方向の寸法より短く、 前記第1のコンタクトプラグが、前記半導体基板の表面
及び側面に接していることを特徴とする半導体記憶装
置。 - 【請求項24】前記第1のコンタクトプラグの前記ゲー
ト電極延在方向の寸法が、前記素子領域の前記ゲート電
極延在方向の寸法とほぼ等しいことを特徴とする請求項
23記載の半導体記憶装置。 - 【請求項25】前記第1のコンタクトプラグが、前記素
子分離領域と前記素子領域との境界近傍においてのみ、
前記素子分離領域上で基板表面より深い位置まで延在し
ていることを特徴とする請求項23乃至24記載の半導
体記憶装置。 - 【請求項26】前記ゲート電極の側面及び上面を覆うゲ
ート保護膜と、 を更に具備し、 前記ゲート保護膜と前記第1層間絶縁膜とは異なる材料
を具備することを特徴とする請求項23に記載の半導体
記憶装置。 - 【請求項27】前記ゲート保護膜はSiNからなり、前
記第1層間絶縁膜はBPSGからなることを特徴とする
請求項26に記載の半導体記憶装置。 - 【請求項28】半導体基板の表面に形成され、素子領域
を区画する素子分離領域と、 前記素子領域に形成され、行方向に延在したゲート電極
とソース/ドレイン領域を有するトランジスタと、 前記素子分離領域の上に形成された第1層間絶縁膜と、 前記ソース/ドレイン領域の一方上及び前記素子分離領
域の一部上に渡って形成され、かつ前記第 1 層間絶縁膜
内に開口して形成された第1のコンタクトプラグと、 前記第1層間絶縁膜、前記第1のコンタクトプラグ及び
前記ゲート電極の上に形成された第2層間絶縁膜と、 前記素子分離領域の上方で前記第1のコンタクトプラグ
に接続されるように前記第2層間絶縁膜内に開口して形
成されたビット線コンタクトと、 前記第2層間絶縁膜上に形成され、前記ビット線コンタ
クトを介して前記第1のコンタクトプラグと電気的に接
続されたビット線と、 を具備する半導体素子が行列状に配置され、 前記ビット線は第2層間絶縁膜上に列方向に延在して形
成されており、 前記ビット線コンタクトの前記ゲート電極延在方向の寸
法が、前記第1のコンタクトプラグの前記ゲート電極延
在方向の寸法より短く、 前記ビット線コンタクトが、前記第1のコンタクトプラ
グの上面及び側面に接していることを特徴とする半導体
記憶装置。 - 【請求項29】前記第1のコンタクトプラグの前記ゲー
ト電極延在方向の寸法が、前記素子領域の前記ゲート電
極延在方向の寸法とほぼ等しいことを特徴とする請求項
28記載の半導体記憶装置。 - 【請求項30】前記第1のコンタクトプラグが、前記素
子分離領域と前記素子領域との境界近傍においてのみ、
前記素子分離領域上で基板表面より深い位置まで延在し
ていることを特徴とする請求項28乃至29記載の半導
体記憶装置。 - 【請求項31】前記ゲート電極の側面及び上面を覆うゲ
ート保護膜と、 を更に具備し、 前記ゲート保護膜と前記第1層間絶縁膜とは異なる材料
を具備することを特徴とする請求項28に記載の半導体
記憶装置。 - 【請求項32】前記ゲート保護膜はSiNからなり、前
記第1層間絶縁膜はBPSGからなることを特徴とする
請求項31に記載の半導体記憶装置。
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