KR100898664B1

KR100898664B1 - 페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법

Info

Publication number: KR100898664B1
Application number: KR1020070136373A
Authority: KR
Inventors: 박세천; 왕종현; 노유종
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-24
Filing date: 2007-12-24
Publication date: 2009-05-22
Also published as: US7830725B2; US20090161444A1

Abstract

본원 발명의 페이지 버퍼는 감지노드의 레벨에 따라 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부와, 감지노드의 레벨과 무관하게 상기 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제2 접지전압 공급부를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 전체 페이지 버퍼들의 제1 레지스터의 제1 노드에 하이레벨 데이터를 저장시키는 단계와, 감지노드를 하이레벨로 프리차지시키는 단계와, 상기 제1 레지스터의 제1 노드에 저장된 데이터가 감지노드의 전압레벨에 따라 재설정되게 하는 단계와, 상기 감지노드를 하이레벨로 프리차지시키는 단계와, 외부 데이터가 상기 감지노드의 전압레벨에 따라 상기 제1 레지스터의 제1 노드에 저장되도록 하는 단계와, 상기 제1 레지스터의 제1 노드에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

감지노드의 저전압 고정, 접지전압 공급부

Description

페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법{Page buffer and programming method of non volatile memory device}

본원 발명은 감지노드의 저전압 고정현상 발생시에도 검증 완료신호를 출력할 수 있는 불휘발성 메모리 장치의 페이지 버퍼에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 동작 중에 감지노드의 전압레벨이 로우 레벨로 고정되는 현상이 발생하고 있다. 이를 감지노드의 저전압 고정이라고 정의한다. 이는 공정 수치의 축소로 인하여 각 페이지 버퍼들이 조밀하게 배치됨으로써 인접 감지노드들끼리 서로 단락되는 경우가 생기기 때문이다. 이와 같은 현상에 따라, 프리차지신호(Prech_N)를 인가하여 감지노드를 하이레벨로 프리차지 하려고 해도, 감지노드의 전압레벨이 로우 레벨로 고정되는 문제점이 발생한다.

전술한 문제점을 해결하기 위하여 본원 발명이 해결하고자 하는 과제는 감지노드의 전압레벨과 관계없이 레지스터에 저장된 데이터를 변경시킬 수 있는 페이지 버퍼를 제공하는 것이다.

또한, 본원 발명이 해결하고자 하는 과제는 상기 제공된 페이지 버퍼를 포함하는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 페이지 버퍼는 감지노드의 레벨에 따라 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부와, 감지노드의 레벨과 무관하게 상기 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제2 접지전압 공급부를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 구성에 따라 감지노드의 저전압 고정현상에 따른 문제점을 해소할 수 있다. 즉, 감지노드의 레벨과 상관없이 페이지 버퍼의 레지스터에 저장된 데이터를 변경함으로써 검증동작에 있어서 감지노드의 저전압 고정현상에 의하여 발생할 수 있는 검증 실패를 방지할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 도면이다.

상기 페이지 버퍼(100)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(110), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(120), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 제1 레지스터(130)와 제2 레지스터(140), 상기 감지노드의 레벨에 따라 상기 레지스터에 접지전압을 인가시키는 접 지전압 공급부(150), 특정 레지스터(130, 140)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(160)를 포함한다.

상기 비트라인 선택부(110)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N116)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N118)를 포함한다.

또한, 상기 비트라인 선택부(110)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N112), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N114)를 포함한다.

상기 감지노드 프리차지부(120)는 프리차지신호(Prech_N)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P120)를 포함한다. 따라서, 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.

다만, 앞서도 언급한 바와 같이 상기 프리차지신호에 의해서도 감지노드가 저전압에 고정되는 현상이 발생하기도 한다.

상기 제1 레지스터(130)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 데이터가 저장되는 제1 래치(134), 상기 제1 래치에 저장시킬 데이터를 입력하는 제1 데이터 설정부(136), 상기 제1 래치에 저장된 데이터를 감지노드에 인가하는 제1 데이터 전송부(132)를 포함한다.

상기 제1 래치(134)는 제1 인버터(IV134)의 출력단자를 제2 인버터(IV135)의 입력단자에 접속시키고, 제2 인버터(IV135)의 출력단자를 제1 인버터(IV134)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV134)의 출력단자와 제2 인버터(IV135)의 입력단자가 접속되는 노드를 제1 노드(QA)라 하고, 제2 인버터(IV135)의 출력단자와 제1 인버터(IV134)의 입력단자가 접속되는 노드를 제2 노드(QAb)라 한다.

예를 들어, 제1 노드(QA)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QAb)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QA)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(QA)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QAb)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QA)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.

상기 제1 데이터 설정부(136)는 상기 제1 래치(134)의 제1 노드(QA)에 접지

전압을 인가시키는 제1 데이터 설정 트랜지스터(N136)와, 제2 노드(QAb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N137)를 포함한다.

상기 제1 데이터 설정 트랜지스터(N136)는 상기 제1 접지전압 공급부(150)와 제1 노드(QA) 사이에 접속되며, 제1 데이터 설정 신호(READA_N)에 응답하여 상기 제1 접지전압 공급부(150)가 전달하는 접지전압을 상기 제1 노드(QA)에 인가시킨다.

또한, 상기 제2 데이터 설정 트랜지스터(N137)는 상기 제1 접지전압 공급부(150)와 제2 노드(QAb) 사이에 접속되며, 제2 데이터 설정 신호(READA)에 응답하여 상기 제1 접지전압 공급부(150)가 전달하는 접지전압을 상기 제2 노드(QAb)에 인가시킨다.

상기 제1 데이터 전송부(132)는 상기 제1 래치(134)의 제1 노드(QA)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 제1 전송신호(TRANA)에 따라 상기 제1 노드(QA)와 감지노드를 선택적으로 접속시키는 제1 데이터 전송 트랜지스터(N132)를 포함한다.

상기 제2 레지스터(140)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 데이터가 저장되는 제2 래치(144), 상기 제2 래치에 저장시킬 데이터를 입력하는 제2 데이터 설정부(146), 상기 제2 래치에 저장된 데이터를 감지노드에 인가하는 제2 데이터 전송 부(142)를 포함한다.

상기 제2 래치(144)는 제1 인버터(IV144)의 출력단자를 제2 인버터(IV145)의 입력단자에 접속시키고, 제2 인버터(IV145)의 출력단자를 제1 인버터(IV144)의 입력단자에 접속시켜 구성한다. 이때, 제2 인버터(IV145)의 출력단자와 제1 인버터(IV144)의 입력단자가 접속되는 노드를 제1 노드(QB)라 하고, 제1 인버터(IV144)의 출력단자와 제2 인버터(IV145)의 입력단자가 접속되는 노드를 제2 노드(QBb)라 한다.

예를 들어, 제1 노드(QB)에 하이레벨 데이터가 인가된 경우에는, 제1 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QBb)에 로우레벨 데이터가 인가되고, 이는 다시 제2 인버터에 의하여 반전되어 제1 노드(QB)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(QB)에 로우레벨 데이터가 인가된 경우에는, 제1 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QBb)에 하이레벨 데이터가 인가되고, 이는 다시 제2 인버터에 의하여 반전되어 제1 노드(QB)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.

상기 제2 데이터 설정부(146)는 상기 제1 래치(144)의 제1 노드(QB)에 접지

전압을 인가시키는 제1 데이터 설정 트랜지스터(N146)와, 제2 노드(QBb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N147)를 포함한다.

상기 제1 데이터 설정 트랜지스터(N146)는 상기 제1 접지전압 공급부(150)와 제1 노드(QB) 사이에 접속되며, 제1 데이터 설정 신호(READB_N)에 응답하여 상기 제1 접지전압 공급부(150)가 전달하는 접지전압을 상기 제1 노드(QB)에 인가시킨다.

또한, 상기 제2 데이터 설정 트랜지스터(N147)는 상기 제1 접지전압 공급부(150)와 제2 노드(QBb) 사이에 접속되며, 제2 데이터 설정 신호(READB)에 응답하여 상기 제1 접지전압 공급부(150)가 전달하는 접지전압을 상기 제2 노드(QBb)에 인가시킨다.

상기 제2 데이터 전송부(142)는 상기 제2 래치(144)의 제1 노드(QB)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 제2 전송신호(TRANB)에 따라 상기 제1 노드(QB)와 감지노드를 선택적으로 접속시키는 제2 데이터 전송 트랜지스터(N142)를 포함한다.

상기 접지전압 공급부(150)는 감지노드의 전압레벨에 따라 접지전압을 상기 제1 데이터 설정부(136)와 제2 데이터 설정부(146)에 인가시킨다. 이를 위해, 상기 제1 데이터 설정부(136) 및 제2 데이터 설정부(146)와 접지단자 사이에 접속된 NMOS 트랜지스터(N150)를 포함한다. 즉, 상기 제1 데이터 설정부(136)의 트랜지스터들과 제2 데이터 설정부(146)의 트랜지스터들의 일단자들이 접속된 노드(N1)와 접지단자 사이에 상기 NMOS 트랜지스터(N150)이 접속된다.

따라서, 감지노드의 전압레벨에 따라 접지전압을 상기 제1 데이터 설정부 및 제2 데이터 설정부에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 제1 및 제2 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(READA_N 또는 READB_N)가 인가되면, 상기 제1 노드(QA 또는 QB)에 접지전압이 인가되는바, 이는 제1 노드(QA 또는 QB)에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(READA 또는 READB)가 인가되면, 상기 제2 노드(QAb 또는 QBb)에 접지전압이 인가되는바, 이는 제1 노드(QA 또는 QB)에 하이 레벨 데이터가 인가된 것으로 본다.

상기 검증신호 출력부(160)는 상기 제1 또는 제2 레지스터의 제1 노드(QA 또는 QB)에 저장된 데이터에 따라 검증완료 여부를 나타내는 신호를 출력한다. 이를 위해, 상기 제1 노드(QA 또는 QB)의 신호에 따라 하이레벨의 전원 전압을 검증신호 출력단(nWDO)로 전달하는 PMOS 트랜지스터(P160)를 포함한다.

실시예에 따라, 상기 제2 노드(QAb 또는 QBb)의 신호에 따라 하이레벨의 전원 전압을 검증신호 출력단(nWDO)로 전달하는 NMOS 트랜지스터를 사용할 수 있다.

상기 설명한 페이지 버퍼의 동작에 있어서, 감지노드의 저전압 고정 현상이 발생한 경우의 문제점을 살펴보기로 한다.

도 2는 통상적인 불휘발성 메모리장치의 프로그램 동작시에 각 노드에 인가되는 전압을 표시한 도면이다.

먼저, 최초 상태에서는 제1 레지스터의 제1 노드(QA)와 제2 레지스터의 제1 노드(QB)에 프로그램될 상태와 무관하게 로우레벨(L)로 설정된 것으로 가정한다.

다음으로, 상기 제2 레지스터의 제1 노드(QB)를 프로그램될 상태와 무관하게 모두 하이레벨(H)로 설정한다.

이를 위해, 상기 감지노드를 하이레벨로 프리차지시킨 상태에서 상기 제2 레지스터에 제2 데이터 설정 신호(READB)를 인가한다. 그에 따라, 제2 래치의 제2 노드(QBb)에 접지전압이 인가되어, 상기 제1 노드(QB)에 설정된 데이터가 하이레벨로 변경된다. 이때, 상기 제1 레지스터의 제1 노드(QA)에 설정된 데이터는 변경되지 않고 로우레벨을 유지한다.

다음으로, 상기 제2 레지스터에 특정 셀의 프로그램 여부를 결정하는 데이터를 인가한다. 이때, 해당 셀을 소거시킬 경우에는 제1 노드(QB)에 하이레벨 데이터를 인가하고, 해당 셀을 프로그램시킬 경우에는 제1 노드(QB)에 로우레벨 데이터를 인가한다.

다음으로, 상기 제2 레지스터에 저장된 데이터를 제1 레지스터에 전달한다. 이를 위해, 상기 제2 레지스터에 제2 전송신호(TRANB)를 인가한다. 그에 따라, 상기 제1 노드(QB)에 저장된 데이터가 상기 접지전압 공급부(150)의 게이트에 인가된다. 이때, 제2 데이터 설정신호(READA)가 인가되면, 상기 제1 노드(QB)에 저장된 데이터에 따라 제1 레지스터의 제1 노드(QA)에 전달되는 데이터가 달라진다. 즉, 상기 제2 레지스터의 제1 노드(QB)에 하이레벨 데이터가 저장된 경우, 상기 접지전압 공급부가 구동하여, 접지전압이 제2 노드(QAb)에 인가되고, 제1 레지스터의 제1 노드(QA)에 하이레벨 데이터가 저장된다. 그러나, 상기 제2 레지스터의 제1 노 드(QB)에 로우레벨 데이터가 저장된 경우, 상기 접지전압 공급부가 구동하지 않아, 접지전압이 인가되지 않고, 제1 레지스터의 제1 노드(QA)에 저장된 로우레벨 데이터가 그대로 유지된다.

다음으로, 상기 제1 레지스터의 제1 노드(QA)에 저장된 데이터에 따라 프로그램 동작이 수행된다. 즉, 제1 노드(QA)에 저장된 데이터가 로우 레벨 데이터인 경우 해당 셀은 프로그램 대상이 되고, 제1 노드(QA)에 저장된 데이터가 하이 레벨 데이터인 경우 해당 셀은 소거 대상이 된다.

다음으로, 상기 프로그램 여부를 확인하는 검증 동작이 수행된다.

검증동작의 경우 프로그램하고자 하는 셀이 워드라인에서 공급되는 검증전압이상으로 프로그램되지 않은 경우에는, 해당 셀이 턴온되어 셀 스트링 전체로 전류경로가 형성되고, 하이레벨로 프리차지되었던 감지노드는 상기 셀 스트링과 접속된 접지단자에 접지되어 로우레벨로 천이된다. 또한, 프로그램 대상이 아닌 셀의 경우, 해당 셀의 문턱전압이 검증전압 이하일 것이므로, 마찬가지로 상기 전류경로가 형성되어 감지노드는 로우레벨로 천이된다. 그에 따라, 최초에 저장되었던 데이터가 그대로 유지된다.

그러나, 프로그램하고자 하는 셀이 검증전압이상으로 프로그램된 경우에는, 해당 셀이 턴오프되어 전류경로 형성이 차단되는바, 감지노드는 하이레벨 전압을 유지하게 된다. 이때, 상기 제2 데이터 전송신호(READA)가 인가되면, 프로그램 시에 저장되었던 로우레벨 데이터가 하이레벨 데이터로 변경된다.

검증이 완료되는 시점에서 상기 제1 노드(QA)에 저장되는 데이터는 해당 셀이 프로그램 대상인지 여부에 관계없이 하이레벨 데이터이어야 한다. 앞서, 살펴본바와 같이 소거대상 셀의 경우에는 감지노드가 로우레벨을 유지하므로, 최초에 저장된 하이레벨 데이터가 그대로 유지된다. 또한, 프로그램 대상 셀의 경우에는 프로그램이 완료될 경우 감지노드가 하이레벨로 천이되어, 최초에 저장된 로우레벨 데이터가 하이레벨로 변경된다. 따라서, 전체 페이지버퍼의 제1 레지스터의 제1 노드에 하이레벨 데이터가 설정되면 검증이 완료된다. 그러나, 이와 같은 정상적인 동작과는 달리 감지노드의 저전압 고정현상이 나타날 경우 검증이 완료될 수 없는 상황이 발생한다.

도 3은 통상적인 불휘발성 메모리장치의 프로그램 동작중 상기 감지노드의 저전압 고정현상 발생시에 각 노드에 인가되는 전압을 표시한 도면이다.

상기 감지노드의 저전압 고정현상 발생시에는 동작과 상관없이 상기 감지노드에 로우레벨 전압이 인가된다.

설정방법은 상기 도 2의 경우와 같다.

다음으로, 상기 제2 레지스터에 특정 셀의 프로그램 여부를 결정하는 데이터를 인가한다. 이때, 해당 셀을 소거시킬 경우에는 제1 노드(QB)에 하이레벨 데이터를 인가하고, 해당 셀을 프로그램 시킬 경우에는 제1 노드(QB)에 로우레벨 데이터를 인가한다.

다음으로, 상기 제2 레지스터에 저장된 데이터를 제1 레지스터에 전달한다. 이를 위해, 상기 제2 레지스터에 제2 전송신호(TRANB)를 인가한다. 다만, 이때 제2 레지스터에 저장된 하이레벨의 데이터가 상기 감지노드에 인가되더라도, 상기 감지노드는 로우레벨 전압을 유지하기 때문에, 접지전압 공급부가 구동되지 않는다.

따라서, 상기 제1 레지스터에는 최초 저장된 로우레벨 데이터가 그대로 유지된다. 즉, 외부입력데이터가 제2 레지스터에만 저장될 뿐 제1 레지스터에 전달되지 못한다.

다음으로, 상기 제1 레지스터의 제1 노드(QA)에 저장된 데이터에 따라 프로그램 동작이 수행된다. 이때 상기 제1 노드(QA)에는 모두 로우레벨 데이터가 저장되어 있으므로, 모두 프로그램 대상 셀이다.

이때, 해당 셀의 프로그램 여부와 관계없이 상기 감지노드는 로우레벨 전압을 갖게되므로, 상기 접지전압 공급부는 구동되지 않는다. 따라서, 상기 제1 레지스터의 제1 노드(QA)에 저장된 로우레벨 데이터가 그대로 유지된다. 이렇게 제1 노 드(QA)에 로우레벨 데이터가 유지될 경우 상기 검증 신호 출력부(160)의 PMOS 트랜지스터는 턴온되어 하이레벨 전압을 출력하게 된다.

상기 검증 신호 출력부는 각 페이지 버퍼마다 포함되어 있으며, 각 출력신호가 모두 병렬로 접속되어 하나의 신호를 출력하게 된다. 검증이 완료된 경우, 즉 전체 페이지 버퍼의 제1 노드(QA)에 하이레벨 데이터가 인가된 경우에는 각 검증 신호 출력부가 모두 턴오프 되어 플로팅 상태가 된다. 그리고, 플로팅 상태의 출력단에 접지전압을 인가하여 로우 레벨 전압이 출력되도록 한다. 그러나, 상기와 같이 감지노드의 저전압 고정 현상에 따라 특정 페이지 버퍼의 제1 노드(QA)에 로우레벨 데이터가 인가된 경우에는 상기 검증 신호 출력부가 턴온되어 하이레벨 전압이 출력되는바 플로팅 상태가 되지 않는다. 즉, 하나의 페이지 버퍼에 대해 상기 감지노드의 저전압 고정 현상이 발생하더라도 전체 페이지 버퍼의 검증에 실패하게 된다.

이러한 문제점을 해결하기위해, 상기 감지노드의 저전압 고정현상이 발생하더라도 그 영향이 미치지 않도록 하기 위한 페이지 버퍼가 필요하다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 도면이다.

상기 페이지 버퍼(400)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(410), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(420), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 제1 레지스터(430)와 제2 레지스터(440), 상기 감지노드의 레벨에 따라 상기 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부(450), 특정 레지스터(430, 440)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(470)를 포함한다.

또한, 본원 발명의 실시예에 따라 감지노드의 저전압 고정시에도 상기 레지스터에 접지전압을 인가시키는 제2 접지전압 공급부(460)를 포함한다.

상기 비트라인 선택부(410)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N416)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N418)를 포함한다.

또한, 상기 비트라인 선택부(410)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N412), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N414)를 포함한다.

상기 감지노드 프리차지부(420)는 프리차지신호(Prech_N)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P420)를 포함한다. 따라서, 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.

상기 제1 레지스터(430)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 데이터가 저장되는 제1 래치(434), 상기 제1 래치에 저장시킬 데이터를 입력하는 제1 데이터 설정부(436), 상기 제1 래치에 저장된 데이터를 감지노드에 인가하는 제1 데이터 전송부(432)를 포함한다.

상기 제1 래치(434)는 제1 인버터(IV434)의 출력단자를 제2 인버터(IV435)의 입력단자에 접속시키고, 제2 인버터(IV435)의 출력단자를 제1 인버터(IV434)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV434)의 출력단자와 제2 인버터(IV435)의 입력단자가 접속되는 노드를 제1 노드(QA)라 하고, 제2 인버터(IV435)의 출력단자와 제1 인버터(IV434)의 입력단자가 접속되는 노드를 제2 노드(QAb)라 한다.

상기 제1 데이터 설정부(436)는 상기 제1 래치(434)의 제1 노드(QA)에 접지

전압을 인가시키는 제1 데이터 설정 트랜지스터(N436)와, 제2 노드(QAb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N437)를 포함한다.

상기 제1 데이터 설정 트랜지스터(N436)는 상기 제1 접지전압 공급부(450)와 제1 노드(QA) 사이에 접속되며, 제1 데이터 설정 신호(READA_N)에 응답하여 상기 제1 접지전압 공급부(450)가 전달하는 접지전압을 상기 제1 노드(QA)에 인가시킨다.

또한, 상기 제2 데이터 설정 트랜지스터(N437)는 상기 제1 접지전압 공급부(450)와 제2 노드(QAb) 사이에 접속되며, 제2 데이터 설정 신호(READA)에 응답하여 상기 제1 접지전압 공급부(450)가 전달하는 접지전압을 상기 제2 노드(QAb)에 인가시킨다.

상기 제1 데이터 전송부(432)는 상기 제1 래치(434)의 제1 노드(QA)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 제1 전송신호(TRANA)에 따라 상기 제1 노드(QA)와 감지노드를 선택적으로 접속시키는 제1 데이터 전송 트랜지스터(N432)를 포함한다.

상기 제2 레지스터(440)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 데이터가 저장되는 제2 래치(444), 상기 제2 래치에 저장시킬 데이터를 입력하는 제2 데이터 설정부(446), 상기 제2 래치에 저장된 데이터를 감지노드에 인가하는 제2 데이터 전송부(442)를 포함한다.

상기 제2 래치(444)는 제1 인버터(IV444)의 출력단자를 제2 인버터(IV445)의 입력단자에 접속시키고, 제2 인버터(IV445)의 출력단자를 제1 인버터(IV444)의 입력단자에 접속시켜 구성한다. 이때, 제2 인버터(IV445)의 출력단자와 제1 인버터(IV444)의 입력단자가 접속되는 노드를 제1 노드(QB)라 하고, 제1 인버터(IV444)의 출력단자와 제2 인버터(IV445)의 입력단자가 접속되는 노드를 제2 노드(QBb)라 한다.

상기 제2 데이터 설정부(446)는 상기 제1 래치(444)의 제1 노드(QB)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N446)와, 제2 노드(QBb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N447)를 포함한다.

상기 제1 데이터 설정 트랜지스터(N446)는 상기 제1 접지전압 공급부(450)와 제1 노드(QB) 사이에 접속되며, 제1 데이터 설정 신호(READB_N)에 응답하여 상기 제1 접지전압 공급부(450)가 전달하는 접지전압을 상기 제1 노드(QB)에 인가시킨다.

또한, 상기 제2 데이터 설정 트랜지스터(N447)는 상기 제1 접지전압 공급부(450)와 제2 노드(QBb) 사이에 접속되며, 제2 데이터 설정 신호(READB)에 응답하여 상기 제1 접지전압 공급부(450)가 전달하는 접지전압을 상기 제2 노드(QBb)에 인가시킨다.

상기 제2 데이터 전송부(442)는 상기 제2 래치(444)의 제1 노드(QB)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 제2 전송신호(TRANB)에 따라 상기 제1 노드(QB)와 감지노드를 선택적으로 접속시키는 제2 데이터 전송 트랜지스터(N442)를 포함한다.

상기 제1 접지전압 공급부(450)는 감지노드의 전압레벨에 따라 접지전압을 상기 제1 데이터 설정부(436)와 제2 데이터 설정부(446)에 인가시킨다. 이를 위해, 상기 제1 데이터 설정부(436) 및 제2 데이터 설정부(446)와 접지단자 사이에 접속된 NMOS 트랜지스터(N450)를 포함한다. 즉, 상기 제1 데이터 설정부(436)의 트랜지 스터들과 제2 데이터 설정부(446)의 트랜지스터들의 일단자들이 접속된 노드(N1)와 접지단자 사이에 상기 NMOS 트랜지스터(N450)가 접속된다.

상기 제2 접지전압 공급부(460)는 감지노드의 전압레벨과는 무관하게 불휘발성 메모리 장치의 제어부에 의하여 인가되는 별도의 제어신호(PBSET)에 따라 접지전압을 상기 제1 데이터 설정부(436)와 제2 데이터 설정부(446)에 인가시킨다. 이를 위해, 상기 제1 데이터 설정부(436) 및 제2 데이터 설정부(446)와 접지단자 사이에 접속되고 제어신호(PBSET)에 따라 턴온되는 NMOS 트랜지스터(N460)를 포함한다. 즉, 상기 제1 데이터 설정부(436)의 트랜지스터들과 제2 데이터 설정부(446)의 트랜지스터들의 일단자들이 접속된 노드(N1)와 접지단자 사이에 상기 NMOS 트랜지스터(N460)이 접속된다. 따라서, 상기 제1 접지전압 공급부(450)의 NMOS 트랜지스터(N450)와 상기 제2 접지전압 공급부(460)의 NMOS 트랜지스터(N460)는 상기 노 드(N1)와 접지단자 사이에 병렬접속되는 관계를 갖는다.

따라서, 상기 제2 접지전압 공급부(460)는 감지노드의 전압레벨과는 무관하게 상기 제어신호(PBSET)에 따라 접지전압을 상기 제1 데이터 설정부 및 제2 데이터 설정부에 인가한다. 상기 제어신호(PBSET)가 하이레벨인 경우에 한하여, 접지전압을 상기 제1 및 제2 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(READA_N 또는 READB_N)가 인가되면, 상기 제1 노드(QA 또는 QB)에 접지전압이 인가되는바, 이는 제1 노드(QA 또는 QB)에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(READA 또는 READB)가 인가되면, 상기 제2 노드(QAb 또는 QBb)에 접지전압이 인가되는바, 이는 제1 노드(QA 또는 QB)에 하이 레벨 데이터가 인가된 것으로 본다.

상기 검증신호 출력부(470)는 상기 제1 또는 제2 레지스터의 제1 노드(QA 또는 QB)에 저장된 데이터에 따라 검증완료 여부를 나타내는 신호를 출력한다. 이를 위해, 상기 제1 노드(QA 또는 QB)의 신호에 따라 하이레벨의 전원 전압을 검증신호 출력단(nWDO)로 전달하는 PMOS 트랜지스터(P470)를 포함한다.

상기 설명한 본원 발명의 페이지 버퍼의 동작을 구체적으로 살펴보기로 한 다.

도 5는 본원 발명의 일실시예에 따른 페이지 버퍼의 동작중 상기 감지노드의 저전압 고정현상 발생시에 각 노드에 인가되는 전압을 표시한 도면이고, 도 6은 본원 발명의 일실시예에 따른 페이지 버퍼의 동작중 상기 감지노드의 저전압 고정현상이 발생하지 않는 경우에 각 노드에 인가되는 전압을 표시한 도면이다.

다음으로, 상기 제1 레지스터의 제1 노드(QA)와 제2 레지스터의 제1 노드(QB)를 프로그램될 상태와 무관하게 모두 하이레벨(H)로 설정한다.

이를 위해, 상기 제2 접지전압 공급부(460)에 제어신호(PBSET)를 인가하여 접지전압이 상기 제1 데이터 설정부(436)와 제2 데이터 설정부(446)에 전달되도록 한다. 이때, 제1 레지스터에 제2 데이터 설정신호(READA), 제2 레지스터에 제2 데이터 설정신호(READB)를 인가하면, 상기 각 레지스터의 제1 노드(QA 및 QB)에 하이레벨 데이터를 인가시킬 수 있다.

이는 검증신호 출력의 기준이 되는 제1 레지스터에 하이레벨 데이터를 저장시키기 위한 조치로서, 감지노드의 저전압 고정에 따라 검증과정에서 제1 레지스터의 제1 노드에 하이레벨 데이터를 인가시킬 수 없으므로 미리 하이레벨 데이터를 저장하는 것이다. 이때, 상기 과정은 감지노드의 저전압 고정현상이 발생하는지 여 부와 무관하게 전체 제1 레지스터에 대하여 수행된다.

다음으로, 상기 제1 레지스터의 저장된 데이터를 로우 레벨로 리셋시킨다.

이를 위해, 상기 감지노드를 하이레벨로 프리차지시켜 제1 접지전압 공급부(450)를 통하여 접지전압이 상기 제1 데이터 설정부(436)에 전달되도록 한다. 이때, 제1 레지스터에 제1 데이터 설정신호(READA_N)를 인가하면, 상기 각 레지스터의 제1 노드(QA)에 로우레벨 데이터를 인가시킬 수 있다(도 6의 경우).

다만, 상기 감지노드의 저전압 고정현상이 발생할 경우에는 상기 제1 접지전압 공급부(450)가 구동하지 않으므로, 로우레벨로 리셋되지 않는다(도 5의 경우).

따라서, 상기 과정에 따라 감지노드의 저전압 고정현상이 발생하였는지 여부가 구별된다. 상기 리셋과정에 의해서도 제1 레지스터의 제1 노드에 저장된 데이터가 하이레벨을 유지하는 경우에는 감지노드의 저전압 고정현상이 발생한 것으로 볼 수 있다.

다음으로, 상기 제2 레지스터에 저장된 데이터를 제1 레지스터에 전달한다. 이를 위해, 상기 제2 레지스터에 제2 전송신호(TRANB)를 인가한다. 그에 따라, 상기 제1 노드(QB)에 저장된 데이터가 상기 제1 접지전압 공급부(450)의 게이트에 인가된다. 이때, 제2 데이터 설정신호(READA)가 인가되면, 상기 제1 노드(QB)에 저장된 데이터에 따라 제1 레지스터의 제1 노드(QA)에 전달되는 데이터가 달라진다. 즉, 상기 제2 레지스터의 제1 노드(QB)에 하이레벨 데이터가 저장된 경우, 상기 제1 접지전압 공급부가 구동하여, 접지전압이 제2 노드(QAb)에 인가되고, 제1 레지스터의 제1 노드(QA)에 하이레벨 데이터가 저장된다. 그러나, 상기 제2 레지스터의 제1 노드(QB)에 로우레벨 데이터가 저장된 경우, 상기 제1 접지전압 공급부가 구동하지 않아, 접지전압이 인가되지 않고, 제1 레지스터의 제1 노드(QA)에 저장된 로우레벨 데이터가 그대로 유지된다(도 6의 경우).

그러나 상기 감지노드의 저전압 고정현상이 발생한 경우에는 상기 제2 레지스터의 제1 노드(QB)에 어떠한 데이터가 저장되어 있든 상기 제1 접지전압 공급부(450)가 동작하지 않으므로 데이터가 변경되지 않는다.

도 6의 경우는 감지노드의 저전압 고정현상이 발생하지 않으므로, 제1 레지스터의 제1 노드(QA)에 두 가지 종류의 데이터가 인가될 수 있으나, 도 5의 경우는 앞서 살펴본 바와 같이 하이레벨 데이터가 그대로 저장되어 있다.

검증이 완료되는 시점에서 상기 제1 노드(QA)에 저장되는 데이터는 해당 셀이 프로그램 대상인지 여부에 관계없이 하이레벨 데이터이어야 한다. 앞서, 살펴본바와 같이 소거대상 셀의 경우에는 감지노드가 로우레벨을 유지하므로, 최초에 저장된 하이레벨 데이터가 그대로 유지된다. 또한, 프로그램 대상 셀의 경우에는 프로그램이 완료될 경우 감지노드가 하이레벨로 천이되어, 최초에 저장된 로우레벨 데이터가 하이레벨로 변경된다. 따라서, 전체 페이지버퍼의 제1 레지스터의 제1 노 드에 하이레벨 데이터가 설정되면 검증이 완료된다.

도 6의 경우 감지노드의 저전압 고정 현상이 발생하지 않는 정상적인 경우로서 검증완료후에는 모두 하이레벨 데이터가 저장되게 된다.

도 5의 경우는 감지노드의 저전압 고정 현상이 발생한 경우이나, 앞선 과정에서 제1 레지스터의 제1 노드(QA)에 하이레벨 전압을 미리 설정하여, 검증 완료신호가 출력될 수 있도록 하였다.

상기의 내용을 보다 명확하게 정리해보기로 한다.

도 7은 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.

먼저, 전체 페이지 버퍼들의 제1 레지스터의 제1 노드에 하이레벨 데이터를 저장시킨다(단계 710).

이를 위해, 앞서 살펴본 바와 같이 제2 접지전압 공급부(460)를 통하여 상기 제1 레지스터의 제2 노드에 접지전압을 공급한다.

다음으로, 감지노드를 하이레벨로 프리차지시킨다(단계 720).

정상적인 페이지 버퍼의 경우 감지노드가 하이레벨로 프리차지 될 것이나, 감지노드의 저전압 고정 현상이 발생하는 페이지 버퍼의 경우는 프리차지에 의해서도 로우레벨 전압을 유지할 것이다.

다음으로, 상기 제1 레지스터의 제1 노드에 저장된 데이터가 감지노드의 전 압레벨에 따라 재설정되게 한다(단계 730).

이를 위해, 제1 접지전압 공급부(450)를 통하여 상기 제1 레지스터의 제1 노드에 접지전압을 공급하도록 한다. 제1 접지전압 공급부(450)는 제2 접지전압 공급부(460)와 달리 감지노드의 전압에 따라 접지전압을 공급한다.

다음으로, 외부 데이터가 상기 감지노드의 전압레벨에 따라 상기 제1 레지스터의 제1 노드에 저장되도록 한다(단계 740).

이를 위해, 제2 레지스터의 제1 노드에 외부 데이터를 저장시키고, 감지노드를 하이레벨로 프리차지시킨다. 앞서와 마찬가지로, 정상적인 페이지 버퍼의 경우 감지노드가 하이레벨로 프리차지 될 것이나, 감지노드의 저전압 고정 현상이 발생하는 페이지 버퍼의 경우는 프리차지에 의해서도 로우레벨 전압을 유지할 것이다.

다음으로, 상기 제2 레지스터의 제1 노드에 저장된 외부 데이터를 상기 감지노드에 인가시키고, 상기 제1 접지전압 공급부를 통하여 상기 제1 레지스터의 제2 노드에 접지전압을 공급시킨다.

다음으로, 상기 제1 레지스터의 제1 노드에 저장된 데이터에 따라 프로그램 동작을 수행한다(단계 750).

다음으로, 상기 프로그램 동작이 완료되었는지 여부를 확인한다(단계 760). 본원 발명의 경우 감지노드의 저전압 고정 현상이 발생하더라도 제1 레지스터의 제1 노드에 하이레벨 전압이 인가되도록 하였는바, 이로 인한 검증실패는 일어나지 않을 것이다.

이와 같이 본 발명에서는 감지노드의 전압레벨과는 무관하게 각 데이터 설정부에 접지전압을 공급할 수 있는 제2 접지전압 공급부를 추가 구성함으로써 감지노드의 저전압 고정현상 발생시에도 검증이 완료될 수 있도록 할 수 있다.

도 5는 본원 발명의 일실시예에 따른 페이지 버퍼의 동작중 상기 감지노드의 저전압 고정현상 발생시에 각 노드에 인가되는 전압을 표시한 도면이다.

도 6은 본원 발명의 일실시예에 따른 페이지 버퍼의 동작중 상기 감지노드의 저전압 고정현상이 발생하지 않는 경우에 각 노드에 인가되는 전압을 표시한 도면이다.

<도면의 주요 부분에 대한 설명>

400: 페이지 버퍼

410: 비트라인 선택부 420: 감지노드 프리차지부

430: 제1 레지스터 440: 제2 레지스터

450: 제1 접지전압 공급부 460: 제2 접지전압 공급부

470: 검증신호 출력부

Claims

감지노드의 레벨에 따라 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부와,

감지노드의 레벨과 무관하게 상기 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제2 접지전압 공급부를 포함하는 것을 특징으로 하는 페이지 버퍼.
제1항에 있어서, 상기 제2 접지전압 공급부는 상기 제1 레지스터 및 제2 레지스터의 접속노드와 접지단자 사이에 접속되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 페이지 버퍼.
제1항에 있어서, 상기 제1 접지전압 공급부와 제2 접지전압 공급부는 상기 제1 레지스터및 제 2레지스터의 접속노드와 접지단자 사이에 병렬 접속되는 것을 특징으로 하는 페이지 버퍼.
전체 페이지 버퍼들의 제1 레지스터의 제1 노드에 하이레벨 데이터를 저장시키는 단계와,

감지노드를 하이레벨로 프리차지시키는 단계와,

상기 제1 레지스터의 제1 노드에 저장된 데이터가 감지노드의 전압레벨에 따라 재설정되게 하는 단계와,

상기 감지노드를 하이레벨로 프리차지시키는 단계와,

외부 데이터가 상기 감지노드의 전압레벨에 따라 상기 제1 레지스터의 제1 노드에 저장되도록 하는 단계와,

상기 제1 레지스터의 제1 노드에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제4항에 있어서, 상기 제1 레지스터의 제1 노드에 하이레벨 데이터를 저장시키는 단계는 감지노드의 레벨과 무관하게 상기 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제2 접지전압 공급부를 통하여 상기 제1 레지스터의 제2 노드에 접지전압을 공급하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제4항에 있어서, 상기 제1 레지스터의 제1 노드에 저장된 데이터가 감지노드의 전압레벨에 따라 재설정되게 하는 단계는 감지노드의 레벨에 따라 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부를 통하여 상기 제1 레지스터의 제1 노드에 접지전압을 공급하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제4항에 있어서, 상기 외부 데이터가 상기 감지노드의 전압레벨에 따라 상기 제1 레지스터의 제1 노드에 저장되도록 하는 단계는

제2 레지스터의 제1 노드에 외부 데이터를 저장시키는 단계와,

감지노드를 하이레벨로 프리차지시키는 단계와,

상기 제2 레지스터의 제1 노드에 저장된 외부 데이터를 상기 감지노드에 인가시키는 단계와,

상기 감지노드의 레벨에 따라 제1 레지스터 및 제2 레지스터에 접지전압을 인가시키는 제1 접지전압 공급부를 통하여 상기 제1 레지스터의 제2 노드에 접지전압을 공급하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제4항에 있어서, 상기 제1 레지스터의 제1 노드에 저장된 데이터에 따라 프로그램 완료 여부를 확인하는 검증 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.