JP2005339760A - フラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法 - Google Patents
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Abstract
【解決手段】イブンデータを格納するための第1ラッチと、オッドデータを格納するための第2ラッチと、イブンビットラインを選択するための第1スイッチング素子と第1ラッチとの間に接続され、第1データ伝達制御信号に基づいてイブンデータをイブンビットラインに伝達するための第1スイッチング素子と、オッドビットラインを選択するための第2スイッチング素子と第2ラッチとの間に接続され、第2データ伝達制御信号に基づいてオッドデータをオッドビットラインに伝達するための第2スイッチング素子とを含み、1回のプログラム動作で2つのページのプログラムが行われるようにプログラム動作の前にイブンビットラインにはイブンデータを伝達し、オッドビットラインにはオッドデータを伝達する。
【選択図】図2
Description
BLe イブンビットライン
BLo オッドビットライン
SO 感知ノード
M1〜M22 NMOSトランジスタ
LAT1 第1ラッチ
LAT2 第2ラッチ
Claims (6)
- イブンビットラインとオッドビットラインをプリチャージさせ、前記ビットラインをそれぞれ選択するための第1及び第2スイッチング素子を含むバイアス回路と、
イブンデータを格納するための第1ラッチと、
オッドデータを格納するための第2ラッチと
前記イブンビットラインを選択するための前記第1スイッチング素子と前記第1ラッチとの間に接続され、第1データ伝達制御信号に応じて前記イブンデータを前記イブンビットラインに伝達するための第1スイッチング素子と、
前記オッドビットラインを選択するための前記第2スイッチング素子と前記第2ラッチとの間に接続され、第2データ伝達制御信号に基づいて前記オッドデータを前記オッドビットラインに伝達するための第2スイッチング素子とを含み、
1回のプログラム動作で2つのページのプログラムが行われるよう、プログラム動作の前に、前記イブンビットラインには前記イブンデータを伝達し、前記オッドビットラインには前記オッドデータを伝達するフラッシュメモリ装置のページバッファ。 - 第1制御信号に基づいて動作し、データラインから入力される前記イブンデータを前記第1ラッチに伝達するための第3スイッチング素子と、
第2制御信号に基づいて動作し、前記データラインから入力される前記オッドデータを前記第2ラッチに伝達するための第4スイッチング素子とをさらに含むことを特徴とする請求項1記載のフラッシュメモリ装置のページバッファ。 - 電源電圧端子に接続され、第3制御信号に応じて電源電圧を前記第1ラッチに伝達して初期に前記第1ラッチをリセットさせるための第5スイッチング素子と、
前記電源電圧端子に接続され、第4制御信号に基づいて前記電源電圧を前記第2ラッチに伝達して初期に前記第2ラッチをリセットさせるための第6スイッチング素子とをさらに含むことを特徴とする請求項1記載のフラッシュメモリ装置のページバッファ。 - データラインと第1ラッチを連結してイブンデータを前記第1ラッチに格納する段階と、
前記データラインと第2ラッチを連結してオッドデータを前記第2ラッチに格納する段階と、
前記第1ラッチとイブンビットラインを連結させ、前記イブンデータをイブンビットラインに伝達する段階と、
前記第2ラッチとオッドビットラインを連結させて前記オッドデータを前記オッドビットラインに伝達する段階と、
プログラム動作により、前記イブンビットラインに連結されたセルに前記イブンデータを格納すると同時に、前記オッドビットラインに連結されたセルに前記オッドデータを格納する段階とを含み、
1回のプログラム動作で2つのページをプログラムすることを特徴とするフラッシュメモリ装置のデータプログラム方法。 - 前記プログラムを行う前に、前記イブンビットライン及び前記オッドビットラインをプリチャージする段階をさらに含むことを特徴とする請求項4記載のフラッシュメモリ装置のデータプログラム方法。
- 前記イブンデータを前記イブンビットラインに伝達した後には、前記第1ラッチとの連結を遮断し、前記オッドデータを前記オッドビットラインに伝達した後には、前記第2ラッチとの連結を遮断した状態で前記プログラム動作を行うことを特徴とする請求項4記載のフラッシュメモリ装置のデータプログラム方法。
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