JP2006286168A - フラッシュメモリ装置のページバッファ回路 - Google Patents

フラッシュメモリ装置のページバッファ回路 Download PDF

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Abstract

【課題】読み出し動作の際に温度および電圧の変化に影響されることなく、ビットラインに安定したプリチャージ電圧を供給して誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供する。
【解決手段】複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。また、複数のビットライン対の各々に１つずつ対応するように連結され、それぞれが同時に読み出し動作の際にビットラインプリチャージ信号に応答して、自分に連結された一対のビットラインのいずれか一方を基準電圧レベルに印加するビットラインプリチャージ回路を有している。
【選択図】図１

Description

本発明は、フラッシュメモリ装置に係り、特にフラッシュメモリ装置のページバッファ回路に関するものである。
一般に、フラッシュメモリ装置は短時間に大容量のデータをプログラムしたり読み出すためのページバッファ（page buffer）回路を含んでおり、ページ単位でのプログラム動作または読み出し動作が行われるようになっている。
図４は、フラッシュメモリ装置に備わるページバッファ回路およびＹゲート回路の従来例を示す。ページバッファ回路１１は複数のページバッファからなり、Ｙゲート回路１２は複数のＹゲートを有している。但し、図４は簡略化してページバッファ回路１１のページバッファ２０，３０と、Ｙゲート回路１２のＹゲートＧ１，Ｇ２のみを示している。ページバッファ２０，３０はそれぞれ一対のビットラインに連結されている。一方のページバッファ２０はビットラインＢＬｅ１，ＢＬｏ１とＹゲートＧ１との間に連結され、他方のページバッファ３０はビットラインＢＬｅ２、ＢＬｏ２とＹゲートＧ２との間に連結されている。また、ＹゲートＧ１，Ｇ２はデータ入出力ラインＤＩＯＬにさらに連結されている。
一方のページバッファ２０は、ビットライン選択回路２１とレジスタ回路２２を有している。ビットライン選択回路２１はＮＭＯＳトランジスタＮ２１〜Ｎ２４を有している。レジスタ回路２２はプリチャージ回路Ｐ２１、検出回路２３、ラッチ回路２４、スイッチＮ２５、Ｎ２６、およびリセット回路Ｎ２７を有している。検出回路２３はＮＭＯＳトランジスタＮ２８、Ｎ２９を有する。
他方のページバッファ３０は、ページバッファ２０と同様にビットライン選択回路３１とレジスタ回路３２を有している。ビットライン選択回路３１はＮＭＯＳトランジスタＮ３１〜Ｎ３４を有し、レジスタ回路３２はプリチャージ回路Ｐ３１、検出回路３３、ラッチ回路３４、スイッチＮ３５、Ｎ３６およびリセット回路Ｎ３７を有している。検出回路３３はＮＭＯＳトランジスタＮ３８、Ｎ３９を有する。
次に、図５のタイムチャートを参照してページバッファ回路１１の読み出し動作について、上記ページバッファ２０の動作を中心に説明する。
まず、プリチャージ制御信号ＰＲＥＣＨｂが所定時間Ｔ１出力されると、これに応答してプリチャージ回路Ｐ２１の検出ノードＳＯ１が例えば電源電圧Ｖccのレベルに印加される。また、プリチャージ制御信号ＰＲＥＣＨｂの出力によって、ビットライン選択信号ＢＳＬｅが時間Ｔ２の間、電圧Ｖpreレベルに印加される。その際、ビットライン選択信号ＢＳＬｏは無出力状態に保たれる。電圧Ｖpreは電圧Ｖccと同一のレベルである。ビットライン選択信号ＢＳＬｅに応答してビットライン選択回路２１のＮＭＯＳトランジスタＮ２３がオンされることにより、ビットラインＢＬｅ１を検出ノードＳＯ１に連結する。結果的に、ビットラインＢＬｅ１が検出ノードＳＯ１の電圧Ｖccによって、電圧Ｖcc−Ｖth（但し、ＶthはＮＭＯＳトランジスタＮ２３の基準電圧となるしきい値電圧）のレベルに印加される。その際、ビットラインＢＬｅ１は、図５中の点線「Ａ」で示す電圧レベル（Ｖｐ１＝Ｖcc−Ｖth、但しＶcc、Ｖthが理想的な電圧レベルの場合）に印加されることが好ましい。
温度や電圧など外部的な環境の変化に対応して、ビットライン選択信号ＢＳＬｅの電圧Ｖpreと、ＮＭＯＳトランジスタＮ２３のしきい値電圧Ｖthを変更することができる。したがって、温度または電圧の変化に応じて印加されるビットラインＢＬｅ１の電圧も変化する。例えば、電圧Ｖpreが減少してしきい値電圧Ｖｔｈが増加すると、電圧Ｖprreによって前記ＮＭＯＳトランジスタＮ３４が十分にオンされない。すなわち、ＮＭＯＳトランジスタＮ２３のオンによる抵抗が増加してＮＭＯＳトランジスタＮ２３が検出ノードＳＯ１の電圧ＶccをビットラインＢＬｅ１に十分伝達できなくなる。結局、ビットラインＢＬｅ１に十分な印加が行われず、図５中の実線「Ｂ」で示す電圧レベル（Ｖｐ２＝Ｖｐ１−Ｖdiff）になる。このようにビットラインＢＬｅ１に十分な印加が行われない場合、以後に行われるデータ検出区間Ｔ３で、ページバッファ２０が誤動作する可能性がある。この詳しくは、データ検出区間Ｔ３でビットライン選択信号ＢＳＬｅが電圧Ｖsenレベルに印加される際、ＮＭＯＳトランジスタＮ２３がビットラインＢＬｅ１を検出ノードＳＯ１に連結する。また、読み出されるメモリセルが連結されたワードラインにバイアス電圧が印加されると、メモリセルに格納されたデータに応じてビットラインＢＬｅ１の電圧が変化する。
例えば、ビットラインＢＬｅ１に連結されたメモリセルのデータが「１」のとき、ビットラインＢＬｅ１が印加された状態の電位である電圧Ｖｐ２レベルを保つ。その結果、データ検出区間Ｔ３において、電圧Ｖｐ２よりも高い電圧Ｖccに印加された検出ノードＳＯ１の電圧が減少する。結局、検出ノードＳＯ１はLowレベルでもHighレベルでもなく、LowレベルとHighレベルの間の中間レベルになる。その後、ラッチ制御信号ＬＣＨが所定時間Ｔ４出力されると、検出ノードＳＯ１の電圧を検出する検出回路２３が間違った検出データＳＤを発生する。上述したように、ページバッファ回路１１は、読み出し動作の際に温度または電圧の変化に応じてビットラインの印加電圧が変更するので、間違ったデータを読み出すという問題点がある。
一方、図５で図示省略しているが、読み出し動作の際、ビットライン選択信号（例えば、ＢＳＬｅ）に応答してビットライン選択回路２１、３１が同時にビットラインＢＬｅ１、ＢＬｅ２を検出ノードＳＯ１、ＳＯ２にそれぞれ連結する。その結果、ビットラインＢＬｅ１、ＢＬｅ２にそれぞれ連結されたメモリセルからそれぞれ読み出されたデータが検出ノードＳＯ１、ＳＯ２にそれぞれ伝達される。その際、検出ノードＳＯ１、ＳＯ２間のカップリングキャパシタンスＣ成分によって、検出ノードＳＯ１、ＳＯ２の電圧が互いに影響されて変化できる。その結果、検出ノードＳＯ１、ＳＯ２に間違った読み出しデータが伝達されるといった問題点がある。このような問題は、フラッシュメモリ装置が高集積化されてビットラインの数が増加するほど顕著になる。すなわち、検出ノード間の間隔が短くなるほど、検出ノードの電圧が隣接する検出ノードの電圧に大きく影響するという問題点がある。
本発明の目的は、温度や電圧など外部環境が変化してもそれに影響されることなく、読み出し時にビットラインに安定したプリチャージ電圧を供給することで誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供し、また読み出し動作制御方法を提供することにある。
また、本発明の他の目的は、１つずつ交互に配置される第１ページバッファと第２ページバッファに対して、第１ページバッファの読み出し動作と第２ページバッファの読み出し動作が互いに異なる時点に行われるように制御して、隣り合う検出ノード間のカップリングキャパシタンス成分を減少させることにより、誤データの読み出しを防止できるページバッファ回路の読み出し動作制御方法を提供することにある。
上記目的を達成するために、本発明に係る請求項１に記載のフラッシュメモリ装置のページバッファ回路は、複数のビットライン対に連結されるメモリセルを含むもので、前記複数のビットライン対それぞれに１つずつ対応するように連結され、ビットライン制御信号、ビットライン選択信号および制御信号に応答して前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファと、前記複数のビットライン対それぞれに１つずつ対応するように連結され、それぞれが同時に、前記読み出し動作の際、ビットラインプリチャージ信号に応答して、自分に連結された一対のビットラインのいずれか一方を基準電圧レベルに印加するビットラインプリチャージ回路とを含み、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするものである。
また、本発明に係る請求項６に記載のフラッシュメモリ装置のページバッファ回路は、第１ビットライン対にそれぞれ連結される第１メモリセルと、第２ビットライン対にそれぞれ連結される第２メモリセルとを含むもので、第１ビットライン対それぞれに一つずつ対応するように連結され、第１ビットライン制御信号、第１ビットライン選択信号および第１制御信号に応答して、前記第１メモリセルに対する読み出し動作またはプログラム動作を同時に実行する第１ページバッファと、前記第２ビットライン対それぞれに一つずつ対応するように連結され、第２ビットライン制御信号、第２ビットライン選択信号および第２制御信号に応答して、前記第２メモリセルに対する読み出し動作またはプログラム動作を同時に実行する第２ページバッファと、前記第１ビットライン対それぞれに一つずつ対応するように連結され、それぞれが同時に、前記第１ページバッファの読み出し動作の際、第１ビットラインプリチャージ信号に応答して、自分に連結された一対の第１ビットラインのいずれか一方を基準電圧レベルに印加する第１ビットラインプリチャージ回路と、前記第２ビットライン対それぞれに一つずつ対応するように連結され、それぞれが同時に、前記第２ページバッファの読み出し動作の際、第２ビットラインプリチャージ信号に応答して、自分に連結された一対の第２ビットラインのいずれか一方を前記基準電圧レベルに印加する第２ビットラインプリチャージ回路とを含み、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするものである。
また、本発明に係る請求項１３に記載のページバッファ回路の読み出し動作制御方法は、プリチャージ制御信号に応答して、一対のビットラインごとに１つずつ対応するようにそれぞれ連結するページバッファそれぞれのプリチャージ回路によって、検出ノードを設定の電圧に印加する工程と、ビットラインプリチャージ信号に応答して、前記一対のビットラインごとに一つずつ対応するようにそれぞれ連結されるビットラインプリチャージ回路それぞれによって、前記一対のビットラインのいずれか一方を基準電圧レベルに印加する工程と、ビットライン制御信号とビットライン選択信号に応答して、前記ページバッファそれぞれのビットライン選択回路によって、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを前記検出ノードに連結する工程と、ラッチ制御信号に応答して、前記ページバッファそれぞれのレジスタ回路によって、前記検出ノードの電圧を検出してその検出データを格納し、その格納されたデータを読み出しデータとして出力する工程とを含み、前記基準電圧レベルに印加されるビットラインは、前記選択されたビットラインであり、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするものである。
また、本発明に係る請求項１４に記載のページバッファ回路の読み出し動作制御方法は、第１プリチャージ制御信号に応答して、一対の第１ビットラインごとに１つずつ対応するようにそれぞれ連結される第１ページバッファそれぞれの第１プリチャージ回路によって、第１検出ノードを設定の電圧に印加する工程と、第２プリチャージ制御信号に応答して、一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ページバッファそれぞれの第２プリチャージ回路によって、第２検出ノードを前記設定の電圧にプリチャージする工程と、第１ビットラインプリチャージ信号に応答して、前記一対の第１ビットラインごとに一つずつ対応するようにそれぞれ連結される第１ビットラインプリチャージ回路それぞれによって、前記一対の第１ビットラインのいずれか一方を基準電圧レベルにプリチャージする工程と、第２ビットラインプリチャージ信号に応答して、前記一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ビットラインプリチャージ回路それぞれによって、前記一対の第２ビットラインのいずれか一方を前記基準電圧レベルにプリチャージする工程と、第１ビットライン制御信号と第１ビットライン選択信号に応答して、前記第１ページバッファそれぞれの第１ビットライン選択回路によって、前記一対の第１ビットラインのいずれか一方を選択し、その選択された第１ビットラインを前記第１検出ノードに連結する工程と、第２ビットライン制御信号と第２ビットライン選択信号に応答して、前記第２ページバッファそれぞれの第２ビットライン選択回路によって、前記一対の第２ビットラインのいずれか一方を選択し、その選択された第２ビットラインを前記第２検出ノードに連結する工程と、第１ラッチ制御信号に応答して、前記第１ページバッファそれぞれの第１レジスタ回路によって、前記第１検出ノードの電圧を検出して第１検出データを格納し、その格納されたデータを第１読み出しデータとして出力する工程と、第２ラッチ制御信号に応答して、前記第２ページバッファそれぞれの第２レジスタ回路によって、前記第２検出ノードの電圧を検出して第２検出データを格納し、その格納されたデータを第２読み出しデータとして出力する工程とをさらに含み、前記基準電圧レベルにプリチャージされる第１または第２ビットラインは、前記選択された第１または第２ビットラインであり、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするものである。
また、本発明に係る請求項１５に記載のページバッファ回路の読み出し動作制御方法は、第１ビットラインプリチャージ信号に応答して、一対の第１ビットラインごとに一つずつ対応するようにそれぞれ連結される第１ページバッファそれぞれの第１ビットラインプリチャージ回路によって、一対の第１ビットラインのいずれか一方を基準電圧レベルに印加する工程と、第２ビットラインプリチャージ信号に応答して、一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ページバッファそれぞれの第２ビットラインプリチャージ回路によって、前記一対の第２ビットラインのいずれか一方を前記基準電圧レベルに印加する工程と、第１プリチャージ制御信号に応答して、第１ページバッファそれぞれの第１プリチャージ回路によって、第１検出ノードを設定の電圧に印加する工程と、第１ビットライン制御信号と第１ビットライン選択信号に応答して、第１ページバッファそれぞれの第１ビットライン選択回路によって、前記一対の第１ビットラインのいずれか一方を選択し、その選択された第１ビットラインを第１検出ノードに連結する工程と、前記選択された第１ビットラインが前記第１検出ノードに連結されるとき、第１ラッチ制御信号に応答して、第１ページバッファそれぞれの第１レジスタ回路によって、第１検出ノードの電圧を検出して第１検出データを格納し、その格納されたデータを第１読み出しデータとして出力する工程と、第２プリチャージ制御信号に応答して、前記第２ページバッファそれぞれの第２プリチャージ回路によって、第２検出ノードを前記設定の電圧に印加する工程と、第２ビットライン制御信号と第２ビットライン選択信号に応答して、前記第２ページバッファそれぞれの第２ビットライン選択回路によって、前記一対の第２ビットラインのいずれか一方を選択し、その選択された第２ビットラインを第２検出ノードに連結する工程と、前記選択された第２ビットラインが前記第２検出ノードに連結されるとき、第２ラッチ制御信号に応答して、前記第２ページバッファそれぞれの第２レジスタ回路によって、前記第２検出ノードの電圧を検出して第２検出データを格納し、その格納されたデータを第２読み出しデータとして出力する工程と、を含み、前記第１ページバッファと前記第２ページバッファは、それぞれお互い１つずつ交互に配置され、前記第１ビットライン選択回路が前記選択された第１ビットラインを前記第１検出ノードに連結するとき、前記第２ビットライン選択回路は、前記選択された第２ビットラインを前記第２検出ノードから分離することを特徴とするものである。
本発明によれば、読み出し動作の際にビットラインプリチャージ回路によってビットラインに温度および電圧の変化に関係なく安定的な印加電圧が供給されるので、誤データの読み出しが防止されてフラッシュメモリ装置としての信頼性を高めることができる。
また、本発明に係るフページバッファ回路の読み出し動作制御方法は、隣り合う検出ノード間のカップリングキャパシタンス成分を減少させるので、誤データが読み出されるのを有効に防止できる。
以下、図面を参照して本発明に係るフラッシュメモリ装置のページバッファ回路、ならびに読み出し動作制御方法のそれぞれ好適な実施形態について詳細に説明する。
図１は、本実施形態によるフラッシュメモリ装置のページバッファ回路およびＹゲート回路を示す。ページバッファ回路１００は、ビットラインＢＬｅ１〜ＢＬｏ２Ｋ（Ｋは整数）とＹゲート回路２００との間に連結される。図示例の場合、ビットラインＢＬｅ１、ＢＬｏ１〜ＢＬｅ（２Ｋ−１）、ＢＬｏ（２Ｋ−１）が連続的に配列され、ビットラインＢＬｅ２、ＢＬｏ２〜ＢＬｅ２Ｋ、ＢＬｏ２Ｋが連続的に配列されたものである。しかし、交互に一対ずつ配列することも可能である。すなわち、ＢＬｅ１、ＢＬｏ１、ＢＬｅ２、ＢＬｏ２、．．．、ＢＬｅ（２Ｋ−１）、ＢＬｏ（２Ｋ−１）、ＢＬｅ２Ｋ、ＢＬｏ２Ｋのような順序に配列できる。
ページバッファ回路１００は、基準電圧発生器１０１、複数のビットラインプリチャージ回路ＢＬＰ１〜ＢＬＰ２（Ｋは整数）、および複数のページバッファＰＢ１〜ＰＢ２Ｋ（Ｋは整数）を含む。基準電圧発生器１０１は、温度と電圧の変化に関係なく安定的な基準電圧Ｖrefを発生する。好ましくは、基準電圧Ｖrefは、電圧Ｖccと同一のレベルに設定できる。ビットラインプリチャージ回路ＢＬＰ１〜ＢＬＰ２ＫとページバッファＰＢ１〜ＰＢ２Ｋは、それぞれ一対のビットラインごとに１つずつ対応するように連結される。例えば、ビットラインプリチャージ回路ＢＬＰ１〜ＢＬＰ（２Ｋ−１）とページバッファＰＢ１〜ＰＢ（２Ｋ−１）は、ビットラインＢＬｅ、ＢＬｏ１〜ＢＬｅ（２Ｋ−１）、ＢＬｏ（２Ｋ−１）にそれぞれ連結される。より詳しくは、ビットラインプリチャージ回路ＢＬＰ１とページバッファＰＢ１がビットラインＢＬｅ１、ＢＬｏ１に連結される。
ビットラインプリチャージ回路ＢＬＰ１〜ＢＬＰ（２Ｋ−１）のそれぞれはスイッチＮＭ１〜ＮＭ２を有している。好ましくは、スイッチＮＭ１、ＮＭ２はＮＭＯＳトランジスタによって実現できる。ビットラインプリチャージ回路ＢＬＰ１〜ＢＬＰ（２Ｋ−１）の構成および具体的な動作は実質的に同じであるので、ビットラインプリチャージ回路ＢＬＰ１を中心に説明する。ビットラインプリチャージ回路ＢＬＰ１のスイッチＮＭ１は、基準電圧ＶrefとビットラインＢＬｅ１との間に連結され、ビットラインプリチャージ信号ＶＢＬｅ１に応答してオンまたはオフされる。スイッチＮＭ１が投入オンされると、ビットラインＢＬｅ１に基準電圧ＶＲＥＦを供給してビットラインＢＬｅ１を基準電圧ＶＲＥＦレベルに印加する。スイッチＮＭ２は、基準電圧ＶＲＥＦとビットラインＢＬｏ１との間に連結され、ビットラインプリチャージ信号ＶＢＬｏ１に応答してオンまたはオフされる。スイッチＮＭ２が投入オンされると、ビットラインＢＬｏ１に基準電圧ＶＲＥＦを供給して、ビットラインＢＬｏ１を基準電圧Ｖrefレベルに印加する。
ページバッファＰＢ１〜ＰＢ（２Ｋ−１）のそれぞれはビットライン選択回路１１０とレジスタ回路１２０を含む。前記ページバッファＰＢ１〜ＰＢ（２Ｋ−１）の構成および具体的な動作は実質的に同様なのでページバッファＰＢ１を中心に説明する。ページバッファＰＢ１のビットライン選択回路１１０はＮＭＯＳトランジスタＮ４１〜Ｎ４４を含む。ＮＭＯＳトランジスタＮ４１はビットラインＢＬｅ１とビットラインバイアス電圧ＶＩＲＰＷＲとの間に連結され、ビットライン制御信号ＤＩＣＨｅ１に応答してオンまたはオフされ、オン時はビットラインＢＬｅ１にビットラインバイアス電圧ＶＩＲＰＷＲを印加する。好ましくは、ビットラインバイアス電圧ＶＩＲＰＷＲは読み出し動作の際にグラウンド電圧ＶＳＳに設定される。ＮＭＯＳトランジスタＮ４２はビットラインＢＬｏ１とビットラインバイアス電圧ＶＩＲＰＷＲとの間に連結され、ビットライン制御信号ＤＩＣＨｏ１に応答してオンまたはオフされ、オン時にビットラインＢＬｏ１にビットラインバイアス電圧ＶＩＲＰＷＲを印加する。
ＮＭＯＳトランジスタＮ４３はビットラインＢＬｅ１と検出ノードＳ１との間に連結され、ビットライン選択信号ＢＳＬｅ１に応答してオンまたはオフされ、オン時にビットラインＢＬｅ１を検出ノードＳ１に連結する。ＮＭＯＳトランジスタＮ４４は、ビットラインＢＬｏ１と検出ノードＳ１との間に連結され、ビットライン選択信号ＢＳＬｏ１に応答してオンまたはオフされ、オンされるとビットラインＢＬｏ１を検出ノードＳ１に連結する。
ページバッファＰＢ１のレジスタ回路１２０はプリチャージ回路Ｐ４１、検出回路１２１、ラッチ回路１２２、パス回路Ｎ４５、Ｎ４６、およびラッチリセット回路Ｎ４７を有している。プリチャージ回路Ｐ４１はプリチャージ制御信号ＰＲＣＨｂ１に応答して検出ノードＳ１を電圧Ｖccレベルにまで昇圧する。検出回路１２１は、読み出し動作の際にラッチ制御信号ＬＣＨ１に応答して、ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方からの読み出しデータＲＤ１によって決定される検出ノードＳ１の電圧を検出して検出データＳＱ１ｂを発生する。ラッチ回路１２２はインバータ１２３、１２４を含み、読み出し動作の際に検出データＳＱ１ｂをラッチし、プログラム動作の際にプログラムデータＰＱ１をラッチする。パス回路Ｎ４５とＮ４６はＮＭＯＳトランジスタによってそれぞれ実現できる。パス回路Ｎ４５はラッチ回路１２２と検出ノードＳ１との間に連結され、プログラム動作の際にプログラム制御信号ＰＧＭに応答して、ラッチ回路１２２から受信されるプログラムデータＰＱ１を検出ノードＳ１に出力する。パス回路Ｎ４６はラッチ回路１２２とＹゲート回路２００のＹゲートＹＧ１との間に連結される。パス回路Ｎ４６は入出力制御信号ＰＢＤＯに応答してオンまたはオフされる。パス回路Ｎ４６は読み出し動作の際、入出力制御信号ＰＢＤＯに応答してラッチ回路１２２から受信される検出データＳＱ１ｂの反転されたデータＳＱ１を前記ＹゲートＹＧ１に出力する。また、パス回路Ｎ４６は、プログラム動作の際に入出力制御信号ＰＢＤＯに応答して、ＹゲートＹＧ１から受信されるプログラムデータＰＱ１をラッチ回路１２２に出力する。ラッチリセット回路Ｎ４７は、リセット制御信号ＲＳＴに応答してラッチ回路１２２を初期化させる。
また、ビットラインプリチャージ回路ＢＬＰ２〜ＢＬＰ２Ｋ、前記ページバッファＰＢ２〜ＰＢ２Ｋは、ビットラインＢＬｅ２、ＢＬｏ２〜ＢＬｅ２Ｋ、ＢＬｏ２Ｋにそれぞれ連結される。さらに詳しくは、ビットラインプリチャージ回路ＢＬＰ２とページバッファＰＢ２がビットラインＢＬｅ２、ＢＬｏ２に連結される。ビットラインプリチャージ回路ＢＬＰ２〜ＢＬＰ２ＫのそれぞれはスイッチＮＭ３、ＮＭ４を有する。好ましくは、スイッチＮＭ３、ＮＭ４はＮＭＯＳトランジスタによって実現できる。
ビットラインプリチャージ回路ＢＬＰ２〜ＢＬＰ２Ｋの構成および具体的な動作は実質的に同様なのでビットラインプリチャージ回路ＢＬＰ２を中心に説明する。
ビットラインプリチャージ回路ＢＬＰ２のスイッチＮＭ３は、基準電圧ＶrefとビットラインＢＬｅ２との間に連結され、ビットラインプリチャージ信号ＶＢＬｅ２に応答してオンオフされる。スイッチＮＭ３が投入オンされると、ビットラインＢＬｅ２に基準電圧ＶＲＥＦを供給してビットラインＢＬｅ２を基準電圧Ｖrefレベルに印加する。スイッチＮＭ４は基準電圧ＶrefとビットラインＢＬｏ２との間に連結され、ビットラインプリチャージ信号ＶＢＬｏ２に応答してオンまたはオフされる。スイッチＮＭ４が投入オンされると、ビットラインＢＬｏ２に基準電圧Ｖrefを供給してビットラインＢＬｏ２を基準電圧Ｖrefレベルに印加する。
ページバッファＰＢ２〜ＰＢ２Ｋのそれぞれは、ビットライン選択回路１３０とレジスタ回路１４０を有する。ページバッファＰＢ２〜ＰＢ２Ｋの構成および具体的な動作は実質的に同様なのでページバッファＰＢ２を中心に説明する。
ページバッファＰＢ２のビットライン選択回路１２０は、ＮＭＯＳトランジスタＮ５１〜Ｎ５４を有する。ここで、ビットライン選択回路１２０の構成および具体的な動作は一つの差異点を除いては、ビットライン選択回路１１０と同様である。したがって、説明の重複を回避するために、ビットライン選択回路１２０の構成および具体的な動作説明を省略する。ビットライン選択回路１１０、１２０の差異点はビットライン選択回路１２０がビットライン制御信号ＤＩＣＨｅ２、ＤＩＣＨｏ２とビットライン選択信号ＢＳＬｅ２、ＢＳＬｏ２に応答して動作することである。
ページバッファＰＢ２のレジスタ回路１４０はプリチャージ回路Ｐ５１、検出回路１４１、ラッチ回路１４２、パス回路Ｎ５５、Ｎ５６、およびラッチリセット回路Ｎ５７を有している。レジスタ回路１４０の構成および具体的な動作は１つの差異点を除いてはレジスタ回路１２０と同様である。したがって、説明の重複を回避するために、前記レジスタ回路１４０の構成および具体的な動作説明を省略する。レジスタ回路１２０、１４０の差異点はレジスタ回路１４０がプリチャージ制御信号ＰＲＣＨｂ２とラッチ制御信号ＬＣＨ２に応答して動作することである。一方、ページバッファＰＢ１〜ＰＢ２Ｋのパス回路Ｎ４６、Ｎ５６はそれぞれＹゲート回路２００のＹゲートＹＧ１〜ＹＧ２Ｋにそれぞれ対応するように連結される。また、ＹゲートＹＧ１〜ＹＧ２Ｋはデータ入出力ラインＤＩＯＬに連結される。
一方、ビットラインＢＬｅ１、ＢＬｏ１〜ＢＬｅ２Ｋ、ＢＬｏ２Ｋが上記のようにＢＬｅ１、ＢＬｏ１、ＢＬｅ２、ＢＬｏ２、．．．、ＢＬｅ（２Ｋ−１）、ＢＬｏ（２Ｋ−１）、ＢＬｅ２Ｋ、ＢＬｏ２Ｋの順序に配列されるとき、ページバッファＰＢ１〜ＰＢ２Ｋは、ＰＢ１、ＰＢ２、．．．、ＰＢＫ、ＰＢ２Ｋの順序に配列できる。
次に、図２のタイムチャートを参照して、ページバッファ回路１００の読み出し動作過程の一例について説明する。
ビットラインＢＬｅ１〜ＢＬｅ２Ｋに連結されたメモリセルのデータが読み出される場合、これに関連した信号のタイミングチャートが一例として示されている。まず、ビットライン制御信号ＤＩＣＨｏ１、ＤＩＣＨｏ２が出力され、ビットライン制御信号ＤＩＣＨｅ１、ＤＩＣＨｅ２が無出力状態とされる。ビットライン制御信号ＤＩＣＨｏ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のビットライン選択回路１１０がビットラインＢＬｏ１、ＢＬｏ３、．．．、ＢＬｏ（２Ｋ−１）にビットラインバイアス電圧ＶＩＲＰＷＲを供給する。好ましくは、読み出し動作の際、前記ビットラインバイアス電圧ＶＩＲＰＷＲはグラウンド電圧Ｖssレベルに設定される。その結果、ビットラインＢＬｏ１、ＢＬｏ３、．．．、ＢＬｏ（２Ｋ−１）がグラウンド電圧Ｖssレベルに落とされる。また、ビットライン制御信号ＤＩＣＨｏ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのビットライン選択回路１３０がビットラインＢＬｏ２、ＢＬｏ４、．．．、ＢＬｏ２Ｋにビットラインバイアス電圧ＶＩＲＰＷＲを供給する。その結果、ビットラインＢＬｏ２、ＢＬｏ４、．．．、ＢＬｏ２Ｋがグラウンド電圧Ｖssレベルに落とされる。このとき、ビットライン制御信号ＤＩＣＨｅ１、ＤＩＣＨｅ２に応答してページバッファＰＢ１〜ＰＢ２Ｋのビットライン選択回路１１０、１３０は、ビットラインバイアス電圧ＶＩＲＰＷＲがビットラインＢＬｅ１〜ＢＬｅ２Ｋに供給されないようにする。
一方、プリチャージ制御信号ＰＲＣＨｂ１が所定時間Ｄ１の無出力状態に保たれると、プリチャージ制御信号ＰＲＣＨ２ｂが所定時間Ｄ２出力されない。その結果、プリチャージ制御信号ＰＲＣＨｂ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のプリチャージ回路Ｐ４１が検出ノードＳ１を電圧Ｖccレベルに印加する。また、プリチャージ制御信号ＰＲＥＣＨｂ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのプリチャージ回路Ｐ５１が検出ノードＳ２を電圧Ｖccレベルに印加する。好ましくは、プリチャージ制御信号ＰＲＣＨｂ１、ＰＲＣＨｂ２は同時に出力されない状態に維持されて所定時間Ｄ２が所定時間Ｄ１よりもさらに長く設定できる。
プリチャージ制御信号ＰＲＣＨｂ１が出力されないとき、ビットラインプリチャージ信号ＶＢＬｅ１が所定時間Ｄ３出力される。その際、ビットラインプリチャージ信号ＶＢＬｏ１は無出力状態に維持される。その結果、ビットラインプリチャージ信号ＶＢＬｅ１に応答してビットラインプリチャージ回路ＢＬＰ１、ＢＬＰ３、．．．、ＢＬＰ（２Ｋ−１）が、ビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）を基準電圧Ｖrefレベルにまで昇圧する。好ましくは、基準電圧Ｖrefは温度または電圧の変化に関係なく安定的に一定の電圧（例えば、Ｖcc）レベルに保たれる。また、ビットラインプリチャージ信号ＶＢＬｅ１が出力される時点から所定時間Ｈ１が経過した後、ビットラインプリチャージ信号ＶＢＬｅ２が所定時間Ｄ４だけ出力される。その結果、ビットラインプリチャージ信号ＶＢＬｅ２に応答してビットラインプリチャージ回路ＢＬＰ２、ＢＬＰ４、．．．、ＢＬＰ２ＫがビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋを基準電圧Ｖrefレベルに印加する。
所定時間Ｄ１が経過した後、ビットライン選択信号ＢＳＬｅ１が所定時間Ｄ５の間だけ出力される。ビットライン選択信号ＢＳＬｅ１が出力されるとき、ラッチ制御信号ＬＣＨ１が所定時間Ｄ７だけ出力される。その際、ビットライン選択信号ＢＳＬｏ１は無出力状態に維持される。その結果、ビットライン選択信号ＢＳＬｅ１に応答して、ページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のビットライン選択回路１１０がビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）を検出ノードＳ１にそれぞれ連結する。ここで、ビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）は、温度または電圧の変化に関係なく安定的な基準電圧Ｖrefレベルに印加された状態なので、ビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）に連結されたメモリセル（図示せず）の読み出しデータＲＤ１の値に応じて検出ノードＳ１のそれぞれの電圧が正確にハイ（High）レベルまたはロー（Low）レベルになる。したがって、ラッチ制御信号ＬＣＨ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）の検出回路１２１それぞれが誤動作せずに検出ノードＳ１の電圧を検出し、検出データＳＱ１ｂを発生させる。その後、ページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）それぞれのラッチ回路１２２が検出データＳＱ１ｂをラッチし、反転された検出データＳＱ１を出力する。
また、ビットライン選択信号ＢＳＬｅ１が出力された後に無出力状態となる時点から所定時間Ｈ２が経過後、ビットライン選択信号ＢＳＬｅ２が所定時間Ｄ６の間だけ出力される。ビットライン選択信号ＢＳＬｅ２が出力されると、ラッチ制御信号ＬＣＨ２が所定時間Ｄ８の間出力される。その際、ビットライン選択信号ＢＳＬｏ２は無出力状態に維持される。その結果、ビットライン選択信号ＢＳＬｅ２に応答して、ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのビットライン選択回路１３０がビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋを検出ノードＳ２にそれぞれ連結する。ここで、ビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋは、温度または電圧の変化に関係なく安定的な基準電圧ＶＲＥＦレベルに昇圧された状態なので、ビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋに連結されたメモリセル（図示せず）の読み出しデータＲＤ２の値に応じて前記検出ノードＳ２それぞれの電圧が正確にHighレベルまたはLowレベルになる。したがって、ラッチ制御信号ＬＣＨ２に応答して、ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋの検出回路１４１それぞれが誤動作せず、検出ノードＳ２の電圧を検出して検出データＳＱ２ｂを発生させる。その後、ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋそれぞれのラッチ回路１４２が検出データＳＱ１ｂをラッチし、反転された検出データＳＱ２を出力する。
図２では図示省略されているが、以後、入出力制御信号ＰＢＤＯが入力されると、入出力制御信号ＰＢＤＯに応答してページバッファＰＢ１〜ＰＢ２Ｋのパス回路Ｎ４６、Ｎ５６が、ラッチ回路１２２、１４２から受信される反転された検出データＳＱ１、ＳＱ２を同時にＹゲート回路２００のＹゲートＹＧ１〜ＹＧ２Ｋにそれぞれ出力する。その後、ゲート制御信号ＹＳ１〜ＹＳ２Ｋが１つずつ順次設定の時間出力された後、無主力状態にされる。すなわち、ゲート制御信号ＹＳ１〜ＹＳ２Ｋのいずれか１つが出力されると、残りのゲート制御信号が全て無出力状態とされる。また、好ましくは、ＹＳ１、ＹＳ２、ＹＳ３、．．．、ＹＳ（２Ｋ−１）、ＹＳ２Ｋの順序に連続して１つずつ出力される。その結果、ＹゲートＹＧ１〜ＹＧ２Ｋが１つずつ順次検出データＳＱ１、ＳＱ２をデータ入出力ラインＤＩＯＬにそれぞれ出力する。
次に、図３は、本発明による他の実施形態において、ページバッファ回路１００の読み出し動作過程を示している。
この場合、ビットラインＢＬｅ１〜ＢＬｅ２Ｋに連結されたメモリセルのデータが読み出される場合、これに関連した信号のタイミングチャートが一例として示されている。まず、ビットライン制御信号ＤＩＣＨｏ１、ＤＩＣＨｏ２が出力されると、ビットライン制御信号ＤＩＣＨｅ１、ＤＩＣＨｅ２が無出力状態とされる。ビットライン制御信号ＤＩＣＨｏ１に応答して、ページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）の前記ビットライン選択回路１１０が前記ビットラインＢＬｏ１、ＢＬｏ３、．．．、ＢＬｏ（２Ｋ−１）にビットラインバイアス電圧ＶＩＲＰＷＲを印加する。好ましくは、読み出し動作の際にビットラインバイアス電圧ＶＩＲＰＷＲはグラウンド電圧Ｖssレベルに設定される。その結果、ビットラインＢＬｏ１、ＢＬｏ３、．．．、ＢＬｏ（２Ｋ−１）がグランド電圧Ｖssレベルに降圧される。また、ビットライン制御信号ＤＩＣＨｏ２に応答して、ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのビットライン選択回路１３０がビットラインＢＬｏ２、ＢＬｏ４、．．．、ＢＬｏ２Ｋにビットラインバイアス電圧ＶＩＲＰＷＲを供給する。その結果、ビットラインＢＬｏ２、ＢＬｏ４、．．．、ＢＬｏ２Ｋがグラウンド電圧Ｖssレベルに降圧される。その際、ビットライン制御信号ＤＩＣＨｅ１、ＤＩＣＨｅ２に応答して、ページバッファＰＢ１〜ＰＢ２Ｋのビットライン選択回路１１０、１３０は、ビットラインバイアス電圧ＶＩＲＰＷＲがビットラインＢＬｅ１〜ＢＬｅ２Ｋに供給されないようにする。
その後、ビットラインプリチャージ信号ＶＢＬｅ１が所定時間Ｄ１１の間で出力される。その際、ビットラインプリチャージ信号ＶＢＬｏ１は無出力状態に維持される。その結果、ビットラインプリチャージ信号ＶＢＬｅ１に応答して、ビットラインプリチャージ回路ＢＬＰ１、ＢＬＰ３、．．．、ＢＬＰ（２Ｋ−１）がビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）を基準電圧Ｖrefレベルに印加する。好ましくは、基準電圧Ｖrefは温度または電圧の変化に関係なく安定的に一定の電圧（例えば、Ｖcc）レベルに保たれる。また、ビットラインプリチャージ信号ＶＢＬｅ１が出力される時点から設定の時間Ｈ１１が経過した後、ビットラインプリチャージ信号ＶＢＬｅ２が所定時間Ｄ１２だけ出力される。その結果、ビットラインプリチャージ信号ＶＢＬｅ１に応答してビットラインプリチャージ回路ＢＬＰ２、ＢＬＰ４、．．．、ＢＬＰ２ＫがビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋを基準電圧Ｖrefレベルに印加される。
前記プリチャージ制御信号ＰＲＣＨｂ１が所定時間Ｄ１３無出力状態にされると、プリチャージ制御信号ＰＲＣＨｂ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のプリチャージ回路Ｐ４１が検出ノードＳ１を電圧ＶＣＣレベルにまで昇圧する。その後、ビットライン選択信号ＢＳＬｅ１が所定時間Ｄ１４出力される。ビットライン選択信号ＢＳＬｅ１が出力されると、ラッチ制御信号ＬＣＨ１が所定時間Ｄ１５出力される。その結果、ビットライン選択信号ＢＳＬｅ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のビットライン選択回路１１０がビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）を検出ノードＳ１にそれぞれ連結する。
したがって、ビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）は、温度または電圧の変化に関係なく安定的な基準電圧Ｖrefレベルに印加された状態なので、ビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）に連結されたメモリセル（図示せず）の読み出しデータＲＤ１の値に応じて検出ノードＳ１それぞれの電圧が正確にHighレベルまたはLowレベルにすることができる。したがって、ラッチ制御信号ＬＣＨ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）の検出回路１２１それぞれが誤動作せず、検出ノードＳ１の電圧を検出し、検出データＳＱ１ｂを発生させる。その後、前記ページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）それぞれのラッチ回路１２２が検出データＳＱ１ｂをラッチし、反転された検出データＳＱ１を出力する。
一方、プリチャージ制御信号ＰＲＣＨｂ１が無出力状態とされるときと、ビットライン選択信号ＢＳＬｅ１が出力されるとき、ビットライン選択信号ＢＳＬｅ２は無出力状態に維持され、プリチャージ制御信号ＰＲＣＨｂ２は出力状態に保たれる。その結果、ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ（２Ｋ）のビットライン選択回路１３０がビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ（２Ｋ）を検出ノードＳ２からそれぞれ分離する。また、プリチャージ制御信号ＰＲＣＨｂ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ（２Ｋ）のプリチャージ回路Ｐ５１が検出ノードＳ２の印加動作を停止する。その結果、検出回路１２１それぞれが検出ノードＳ１の電圧を検出する際、検出ノードＳ２が印加されずにフローティング状態に保たれ、検出ノードＳ１、Ｓ２間のカップリングキャパシタンス成分が減少する。したがって、検出ノードＳ２の電圧が検出ノードＳ１の電圧に影響しなくなり、検出回路１２１それぞれが誤動作せず、検出ノードＳ１の電圧を正確に検出することができる。
その後、プリチャージ制御信号ＰＲＣＨｂ２が所定時間Ｄ１６出力されない状態になる。プリチャージ制御信号ＰＲＣＨｂ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのプリチャージ回路Ｐ５１が検出ノードＳ２を電圧Ｖccレベルに印加する。また、ビットライン選択信号ＢＳＬｅが出力後に無出力状態となる時点から所定時間Ｈ１２だけ経過すると、ビットライン選択信号ＢＳＬｅ２が所定時間Ｄ１７出力される。ビットライン選択信号ＢＳＬｅ２が出力されると、ラッチ制御信号ＬＣＨ２が所定時間Ｄ１８だけ出力される。その結果、ビットライン選択信号ＢＳＬｅ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋのビットライン選択回路１３０がビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋを検出ノードＳ２にそれぞれ連結する。ここで、ビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋは温度または電圧の変化に関係なく安定的な基準電圧Ｖrefレベルに印加された状態なので、ビットラインＢＬｅ２、ＢＬｅ４、．．．、ＢＬｅ２Ｋに連結されたメモリセル（図示せず）の読み出しデータＲＤ２の値に応じて前記検出ノードＳ２それぞれの電圧が正確にHighレベルまたはLowレベルになる。したがって、ラッチ制御信号ＬＣＨ２に応答してページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋの検出回路１４１それぞれが誤動作せず、検出ノードＳ２の電圧を検出して検出データＳＱ２ｂを発生させる。その後、前記ページバッファＰＢ２、ＰＢ４、．．．、ＰＢ２Ｋそれぞれのラッチ回路１４２が検出データＳＱ１ｂをラッチし、反転された検出データＳＱ２を出力する。
一方、プリチャージ制御信号ＰＲＣＨｂ２が無出力状態のときと、ビットライン選択信号ＢＳＬｅ２が出力されるときはビットライン選択信号ＢＳＬｅ１は無出力状態に維持され、プリチャージ制御信号ＰＲＣＨｂ１が出力状態に保たれる。その結果、ページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のビットライン選択回路１１０がビットラインＢＬｅ１、ＢＬｅ３、．．．、ＢＬｅ（２Ｋ−１）を検出ノードＳ１からそれぞれ分離する。また、プリチャージ制御信号ＰＲＣＨｂ１に応答してページバッファＰＢ１、ＰＢ３、．．．、ＰＢ（２Ｋ−１）のプリチャージ回路Ｐ４１が検出ノードＳ１の昇圧動作を停止する。その結果、検出回路１４１それぞれが検出ノードＳ２の電圧を検出すると、検出ノードＳ１が昇圧されずフローティング状態に保たれることにより、検出ノードＳ１、Ｓ２間のカップリングキャパシタンス成分が減少する。したがって、検出ノードＳ１の電圧が検出ノードＳ２の電圧に影響しなくなり、検出回路１４１それぞれが誤動作せず、検出ノードＳ２の電圧を正確に検出できる。
図３では図示省略されているが、入出力制御信号ＰＢＤＯが出力されると、入出力制御信号ＰＢＤＯに応答してページバッファＰＢ１〜ＰＢ２Ｋのパス回路Ｎ４６、Ｎ５６が前記ラッチ回路１２２、１４２から受信される反転された検出データＳＱ１、ＳＱ２を同時に前記Ｙゲート回路２００のＹゲートＹＧ１〜ＹＧ２Ｋにそれぞれ出力する。その後、ゲート制御信号ＹＳ１〜ＹＳ２Ｋが１つずつ順次所定時間だけ出力された後、無出力状態になる。すなわち、ゲート制御信号ＹＳ１〜ＹＳ２Ｋのいずれか１つが出力されるとき、残りのゲート制御信号が全て無出力状態になる。また、好ましくはＹＳ１、ＹＳ２、ＹＳ３、．．．、ＹＳ（２Ｋ−１）、ＹＳ２Ｋの順序に連続して１つずつ出力される。その結果、前記ＹゲートＹＧ１〜ＹＧ２Ｋが一つずつ順次検出データＳＱ１、ＳＱ２をデータ入出力ラインＤＩＯＬにそれぞれ出力する。
なお、本発明は上記各実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。それら各実施形態は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
本発明による実施形態のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。 図１のページバッファ回路読み出し動作に関連する信号のタイミング図である。 同じく図１のページバッファ回路読み出し動作に関連する信号のタイミング図である。 従来例のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。 図４のページバッファ回路読み出し動作に関連する信号のタイミング図である。
符号の説明
１００ ページバッファ回路
ＢＬＰ１〜ＢＬＰ２Ｋ ビットプリチャージ回路
ＰＢ１〜ＰＢ２Ｋ ページバッファ
１１０、１３０ ビットライン選択回路
１２０、１４０ レジスタ回路
１２１、１４１ 検出回路
１２２、１４２ ラッチ回路

Claims (17)

  1. 複数のビットライン対に連結されるメモリセルを含むフラッシュメモリ装置のページバッファ回路において、
    前記複数のビットライン対それぞれに１つずつ対応するように連結され、ビットライン制御信号、ビットライン選択信号および制御信号に応答して前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファと、
    前記複数のビットライン対それぞれに１つずつ対応するように連結され、それぞれが同時に、前記読み出し動作の際、ビットラインプリチャージ信号に応答して、自分に連結された一対のビットラインのいずれか一方を基準電圧レベルに印加するビットラインプリチャージ回路とを含み、
    前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするフラッシュメモリ装置のページバッファ回路。
  2. 前記基準電圧を発生する基準電圧発生器をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
  3. 前記複数のページバッファそれぞれは、
    前記読み出し動作の際、前記ビットライン制御信号と前記ビットライン選択信号に応答して、自分に連結された一対のビットラインのいずれか一方を選択し、その選択されたビットラインを検出ノードに連結し、前記一対のビットラインの他方を前記検出ノードから分離すると同時に前記他方にグラウンド電圧を供給するビットライン選択回路と、
    前記読み出し動作の際、前記制御信号に応答して、前記選択されたビットラインから受信される読み出しデータを検出してその検出データを格納するレジスタ回路とを含み、
    前記ビットラインプリチャージ回路それぞれが、前記選択されたビットラインを前記基準電圧レベルにプリチャージすることを特徴とする請求項１記載のフラッシュメモリ装置のページバッファ回路。
  4. 前記制御信号は、プリチャージ制御信号、ラッチ制御信号、プログラム制御信号、入出力制御信号、およびリセット制御信号を含み、
    前記レジスタ回路は、
    前記プリチャージ制御信号に応答して、前記検出ノードを設定の電圧レベルに印加するプリチャージ回路と、
    前記読み出し動作の際、前記ラッチ制御信号に応答して、前記読み出しデータを検出し、前記検出データを発生する検出回路と、
    前記読み出しの際に前記検出データをラッチし、前記プログラム動作の際にプログラムデータをラッチするラッチ回路と、
    前記ラッチ回路と前記検出ノードとの間に連結され、前記プログラム動作の際、前記プログラム制御信号に応答して、前記ラッチ回路から受信される前記プログラムデータを前記検出ノードに出力する第１パス回路と、
    前記読み出し動作の際、前記入出力制御信号に応答して、前記ラッチ回路から受信される前記検出データの反転されたデータをＹゲートのいずれか１つに出力し、前記プログラム動作の際、前記入出力制御信号に応答して、前記Ｙゲートのいずれか１つから受信される前記プログラムデータを前記ラッチ回路に出力する第２パス回路と、
    前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項３記載のフラッシュメモリ装置のページバッファ回路。
  5. 前記ビットラインプリチャージ回路それぞれは、
    自分に対応する一対のビットラインのいずれか一方と前記基準電圧との間に連結され、前記ビットラインプリチャージ信号のいずれか１つに応答してオンオフされる第１スイッチと、
    前記一対のビットラインの他方と前記基準電圧との間に連結され、前記ビットラインプリチャージ信号の他方に応答してターンオンまたはオフされる第２スイッチとを含むことを特徴とする請求項１記載のフラッシュメモリ装置のページバッファ回路。
  6. 第１ビットライン対にそれぞれ連結される第１メモリセルと、第２ビットライン対にそれぞれ連結される第２メモリセルとを含むフラッシュメモリ装置のページバッファ回路において、
    第１ビットライン対それぞれに一つずつ対応するように連結され、第１ビットライン制御信号、第１ビットライン選択信号および第１制御信号に応答して、前記第１メモリセルに対する読み出し動作またはプログラム動作を同時に実行する第１ページバッファと、
    前記第２ビットライン対それぞれに一つずつ対応するように連結され、第２ビットライン制御信号、第２ビットライン選択信号および第２制御信号に応答して、前記第２メモリセルに対する読み出し動作またはプログラム動作を同時に実行する第２ページバッファと、
    前記第１ビットライン対それぞれに一つずつ対応するように連結され、それぞれが同時に、前記第１ページバッファの読み出し動作の際、第１ビットラインプリチャージ信号に応答して、自分に連結された一対の第１ビットラインのいずれか一方を基準電圧レベルに印加する第１ビットラインプリチャージ回路と、
    前記第２ビットライン対それぞれに一つずつ対応するように連結され、それぞれが同時に、前記第２ページバッファの読み出し動作の際、第２ビットラインプリチャージ信号に応答して、自分に連結された一対の第２ビットラインのいずれか一方を前記基準電圧レベルに印加する第２ビットラインプリチャージ回路とを含み、
    前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするフラッシュメモリ装置のページバッファ回路。
  7. 前記基準電圧を発生する基準電圧発生器をさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  8. 前記第１ページバッファと前記第２ページバッファは、お互い一つずつ交互に配置されることを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  9. 前記第１ページバッファそれぞれは、
    前記読み出し動作の際、前記第１ビットライン制御信号と前記第１ビットライン選択信号に応答して、自分に連結された一対の前記第１ビットラインのいずれか一方を選択し、その選択されたビットラインを検出ノードに連結し、前記一対の第１ビットラインの他方を前記検出ノードから分離すると同時に、前記他方にグラウンド電圧を供給するビットライン選択回路と、
    前記読み出し動作の際、前記第１制御信号に応答して、前記選択されたビットラインから受信される読み出しデータを検出してその検出データを格納するレジスタ回路とを含み、
    前記第１ビットラインプリチャージ回路それぞれが、前記選択されたビットラインを前記基準電圧レベルに印加することを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  10. 前記第２ページバッファそれぞれは、
    前記読み出し動作の際、前記第２ビットライン制御信号と前記第２ビットライン選択信号に応答して、自分に連結された一対の前記第２ビットラインのいずれか一方を選択し、その選択されたビットラインを検出ノードに連結し、前記一対の第２ビットラインの他方を前記検出ノードから分離すると同時に前記他方にグラウンド電圧を供給するビットライン選択回路と、
    前記読み出し動作の際、前記第２制御信号に応答して、前記選択されたビットラインから受信される読み出しデータを検出してその検出データを格納するレジスタ回路とを含み、
    前記第２ビットラインプリチャージ回路それぞれが、前記選択されたビットラインを前記基準電圧レベルに印加することを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  11. 前記第１ビットラインプリチャージ回路それぞれは、
    自分に対応する一対の第１ビットラインのいずれか一方と前記基準電圧との間に連結され、前記第１ビットラインプリチャージ信号のいずれか１つに応答してオンオフされる第１スイッチと、
    前記一対の第１ビットラインの他方と前記基準電圧との間に連結され、前記第１ビットラインプリチャージ信号の他方に応答してオンオフされる第２スイッチとを含むことを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  12. 前記第２ビットラインプリチャージ回路それぞれは、
    自分に対応する一対の第２ビットラインのいずれか一方と前記基準電圧との間に連結され、前記第２ビットラインプリチャージ信号のいずれか１つに応答してオンオフされる第１スイッチと、
    前記一対の第２ビットラインの他方と前記基準電圧との間に連結され、前記第２ビットラインプリチャージ信号の他方に応答してオンオフされる第２スイッチとを含むことを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
  13. プリチャージ制御信号に応答して、一対のビットラインごとに１つずつ対応するようにそれぞれ連結するページバッファそれぞれのプリチャージ回路によって、検出ノードを設定の電圧に印加する工程と、
    ビットラインプリチャージ信号に応答して、前記一対のビットラインごとに一つずつ対応するようにそれぞれ連結されるビットラインプリチャージ回路それぞれによって、前記一対のビットラインのいずれか一方を基準電圧レベルに印加する工程と、
    ビットライン制御信号とビットライン選択信号に応答して、前記ページバッファそれぞれのビットライン選択回路によって、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを前記検出ノードに連結する工程と、
    ラッチ制御信号に応答して、前記ページバッファそれぞれのレジスタ回路によって、前記検出ノードの電圧を検出してその検出データを格納し、その格納されたデータを読み出しデータとして出力する工程とを含み、
    前記基準電圧レベルに印加されるビットラインは、前記選択されたビットラインであり、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするページバッファ回路の読み出し動作制御方法。
  14. 第１プリチャージ制御信号に応答して、一対の第１ビットラインごとに１つずつ対応するようにそれぞれ連結される第１ページバッファそれぞれの第１プリチャージ回路によって、第１検出ノードを設定の電圧に印加する工程と、
    第２プリチャージ制御信号に応答して、一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ページバッファそれぞれの第２プリチャージ回路によって、第２検出ノードを前記設定の電圧にプリチャージする工程と、
    第１ビットラインプリチャージ信号に応答して、前記一対の第１ビットラインごとに一つずつ対応するようにそれぞれ連結される第１ビットラインプリチャージ回路それぞれによって、前記一対の第１ビットラインのいずれか一方を基準電圧レベルにプリチャージする工程と、
    第２ビットラインプリチャージ信号に応答して、前記一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ビットラインプリチャージ回路それぞれによって、前記一対の第２ビットラインのいずれか一方を前記基準電圧レベルにプリチャージする工程と、
    第１ビットライン制御信号と第１ビットライン選択信号に応答して、前記第１ページバッファそれぞれの第１ビットライン選択回路によって、前記一対の第１ビットラインのいずれか一方を選択し、その選択された第１ビットラインを前記第１検出ノードに連結する工程と、
    第２ビットライン制御信号と第２ビットライン選択信号に応答して、前記第２ページバッファそれぞれの第２ビットライン選択回路によって、前記一対の第２ビットラインのいずれか一方を選択し、その選択された第２ビットラインを前記第２検出ノードに連結する工程と、
    第１ラッチ制御信号に応答して、前記第１ページバッファそれぞれの第１レジスタ回路によって、前記第１検出ノードの電圧を検出して第１検出データを格納し、その格納されたデータを第１読み出しデータとして出力する工程と、
    第２ラッチ制御信号に応答して、前記第２ページバッファそれぞれの第２レジスタ回路によって、前記第２検出ノードの電圧を検出して第２検出データを格納し、その格納されたデータを第２読み出しデータとして出力する工程とをさらに含み、
    前記基準電圧レベルにプリチャージされる第１または第２ビットラインは、前記選択された第１または第２ビットラインであり、前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であることを特徴とするページバッファ回路の読み出し動作制御方法。
  15. 第１ビットラインプリチャージ信号に応答して、一対の第１ビットラインごとに一つずつ対応するようにそれぞれ連結される第１ページバッファそれぞれの第１ビットラインプリチャージ回路によって、一対の第１ビットラインのいずれか一方を基準電圧レベルに印加する工程と、
    第２ビットラインプリチャージ信号に応答して、一対の第２ビットラインごとに一つずつ対応するようにそれぞれ連結される第２ページバッファそれぞれの第２ビットラインプリチャージ回路によって、前記一対の第２ビットラインのいずれか一方を前記基準電圧レベルに印加する工程と、
    第１プリチャージ制御信号に応答して、第１ページバッファそれぞれの第１プリチャージ回路によって、第１検出ノードを設定の電圧に印加する工程と、
    第１ビットライン制御信号と第１ビットライン選択信号に応答して、第１ページバッファそれぞれの第１ビットライン選択回路によって、前記一対の第１ビットラインのいずれか一方を選択し、その選択された第１ビットラインを第１検出ノードに連結する工程と、
    前記選択された第１ビットラインが前記第１検出ノードに連結されるとき、第１ラッチ制御信号に応答して、第１ページバッファそれぞれの第１レジスタ回路によって、第１検出ノードの電圧を検出して第１検出データを格納し、その格納されたデータを第１読み出しデータとして出力する工程と、
    第２プリチャージ制御信号に応答して、前記第２ページバッファそれぞれの第２プリチャージ回路によって、第２検出ノードを前記設定の電圧に印加する工程と、
    第２ビットライン制御信号と第２ビットライン選択信号に応答して、前記第２ページバッファそれぞれの第２ビットライン選択回路によって、前記一対の第２ビットラインのいずれか一方を選択し、その選択された第２ビットラインを第２検出ノードに連結する工程と、
    前記選択された第２ビットラインが前記第２検出ノードに連結されるとき、第２ラッチ制御信号に応答して、前記第２ページバッファそれぞれの第２レジスタ回路によって、前記第２検出ノードの電圧を検出して第２検出データを格納し、その格納されたデータを第２読み出しデータとして出力する工程と、
    を含み、
    前記第１ページバッファと前記第２ページバッファは、それぞれお互い１つずつ交互に配置され、前記第１ビットライン選択回路が前記選択された第１ビットラインを前記第１検出ノードに連結するとき、前記第２ビットライン選択回路は、前記選択された第２ビットラインを前記第２検出ノードから分離することを特徴とするページバッファ回路の読み出し動作制御方法。
  16. 前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であり、
    前記第１ビットラインプリチャージ回路それぞれは、前記選択された第１ビットラインを前記基準電圧レベルに印加し、前記第２ビットラインプリチャージ回路それぞれは、前記選択された第２ビットラインを前記基準電圧レベルに印加することを特徴とする請求項１５に記載のページバッファ回路の読み出し動作制御方法。
  17. 前記第１プリチャージ回路は、前記第１ビットライン選択回路が、前記選択された第１ビットラインを前記第１検出ノードに連結する前に、設定の時間前記第１検出ノードを前記設定の電圧に印加し、
    前記第２プリチャージ回路は、前記第２ビットライン選択回路が、前記選択された第２ビットラインを前記第２検出ノードに連結する前に、前記設定の時間前記第１検出ノードを前記設定の電圧に印加し、
    前記第１プリチャージ回路が前記第１検出ノードを印加するときと、前記第１ビットライン選択回路が前記選択された第１ビットラインを前記第１検出ノードに連結するとき、前記第２プリチャージ回路は、前記第２検出ノードのプリチャージ動作を停止することを特徴とする請求項１５に記載のページバッファ回路の読み出し動作制御方法。
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