JPH11166961A - バウンダリイスキャン回路 - Google Patents
バウンダリイスキャン回路Info
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- JPH11166961A JPH11166961A JP9352466A JP35246697A JPH11166961A JP H11166961 A JPH11166961 A JP H11166961A JP 9352466 A JP9352466 A JP 9352466A JP 35246697 A JP35246697 A JP 35246697A JP H11166961 A JPH11166961 A JP H11166961A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＪＴＡＧ回路搭載のＬＳＩ回路におけるバウ
ンダリスキャン回路のチップ面積へのオーバーヘッドを
軽減することにある。 【解決手段】 入力信号端子とクロック信号入力端子の
対を２組(1D,C1と2D,C2)有するLSIピンの直後に配置さ
れたユーザ論理のFF59Cの一方の対(1D,C1)をユーザ論理
用のデータ入力とシステムクロック用に用い、他方の対
(2D,C2)をスキャンデータとスキャンクロック用に用い
てユーザ論理のFFを従来のアップデート用レジスタに兼
用し、該ユーザ論理のFFの端子2Dに、バウンダリイスキ
ャン時にシフト用マスタレジスタ59aからシフト用スレ
ーブレジスタ59bへ転送するバウンダリイスキャンデー
タを入力し、LSIスキャンモード時に、LSIピンからFF59
Cの端子1Dに入力され該FFの出力端子から出力されるLSI
スキャンインデータをLSIスキャンモード信号53により
制御回路60で選択し、レジスタ59aの入力とする。
ンダリスキャン回路のチップ面積へのオーバーヘッドを
軽減することにある。 【解決手段】 入力信号端子とクロック信号入力端子の
対を２組(1D,C1と2D,C2)有するLSIピンの直後に配置さ
れたユーザ論理のFF59Cの一方の対(1D,C1)をユーザ論理
用のデータ入力とシステムクロック用に用い、他方の対
(2D,C2)をスキャンデータとスキャンクロック用に用い
てユーザ論理のFFを従来のアップデート用レジスタに兼
用し、該ユーザ論理のFFの端子2Dに、バウンダリイスキ
ャン時にシフト用マスタレジスタ59aからシフト用スレ
ーブレジスタ59bへ転送するバウンダリイスキャンデー
タを入力し、LSIスキャンモード時に、LSIピンからFF59
Cの端子1Dに入力され該FFの出力端子から出力されるLSI
スキャンインデータをLSIスキャンモード信号53により
制御回路60で選択し、レジスタ59aの入力とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＪＴＡＧ（Ｊｏｉ
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）規格に準拠
したＪＴＡＧ回路が搭載された半導体集積回路に関する
ものである。
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）規格に準拠
したＪＴＡＧ回路が搭載された半導体集積回路に関する
ものである。
【０００２】
【従来の技術】バウンダリイスキャンとは、ボードある
いはパッケージ上に搭載されたＬＳＩ間の配線の実装状
態をテストする方式であり、これを実現するために、Ｌ
ＳＩの内部にＬＳＩピン数分のバウンダリイスキャン回
路を入れておく必要がある。これにより、ＩＮＴＥＳ
Ｔ、ＥＸＴＥＳＴ、ＲＵＮＢＩＳＴ等のテストを行うこ
とができる。なお、ＢＩＳＴとは、ＬＳＩ回路内部にパ
ターン生成器と符号検出器を有し、ＬＳＩ回路内部でラ
ンダムなデータ（ＬＳＩスキャンデータ）を発生させ、
ＬＳＩ内部をテストする手法である。このＢＩＳＴの制
御は、ＪＴＡＧ回路を利用して行い、実行はＲＵＮＢＩ
ＳＴ命令によって行われる。ＪＴＡＧ規格におけるバウ
ンダリイスキャン回路の構成について図を用いて説明す
る。
いはパッケージ上に搭載されたＬＳＩ間の配線の実装状
態をテストする方式であり、これを実現するために、Ｌ
ＳＩの内部にＬＳＩピン数分のバウンダリイスキャン回
路を入れておく必要がある。これにより、ＩＮＴＥＳ
Ｔ、ＥＸＴＥＳＴ、ＲＵＮＢＩＳＴ等のテストを行うこ
とができる。なお、ＢＩＳＴとは、ＬＳＩ回路内部にパ
ターン生成器と符号検出器を有し、ＬＳＩ回路内部でラ
ンダムなデータ（ＬＳＩスキャンデータ）を発生させ、
ＬＳＩ内部をテストする手法である。このＢＩＳＴの制
御は、ＪＴＡＧ回路を利用して行い、実行はＲＵＮＢＩ
ＳＴ命令によって行われる。ＪＴＡＧ規格におけるバウ
ンダリイスキャン回路の構成について図を用いて説明す
る。
【０００３】図１は、ＬＳＩの入力ピンとユーザ論理の
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。図１において、１０はＬＳＩピン（入力
ピン）、１１は外部セル、１２はバウンダリイ・スキャ
ン・レジスタである。バウンダリイ・スキャン・レジス
タ１２内には、１５ａ，１５ｂ，１５ｃの３つのレジス
タが存在する。レジスタ１５ａはシフト用マスタレジス
タであり、レジスタ１５ｂはシフト用スレーブレジスタ
であり、レジスタ１５ｃはアップデート用レジスタであ
る。レジスタ１５ａの回路構成は図２に示すようになっ
ており、２３、２５は入力信号端子、２４、２６はクロ
ック信号入力端子、２９は出力信号端子、２７ａ〜２７
ｈは論理回路である。入力信号端子１Ｄ ２３の信号が
ハイレベルであった場合、クロック信号入力端子Ｃ１
２４がハイレベルであり、クロック信号入力端子Ｃ２
２６がローレベルの時、２７ａの出力はローレベル、２
７ｂの出力はハイレベル、２７ｃ、２７ｄの出力はハイ
レベルとなる。これにより、２７ｅの出力はハイレベ
ル、すなわち出力信号端子Ｑ ２９はハイレベルとな
り、入力信号端子１Ｄ ２３の信号のレベルと同じレベ
ルの信号が出力信号端子Ｑ ２９から出力される。ま
た、この時、入力信号端子１Ｄ ２３の信号がローレベ
ルであれば、出力信号端子Ｑ ２９の信号レベルは逆に
ローレベルになる。出力信号端子Ｑ ２９に出力された
信号のレベルは、クロック信号入力端子Ｃ１ ２４及び
クロック信号入力端子Ｃ２ ２６がローレベルの時に
は、そのまま保持される。また、クロック信号入力端子
Ｃ１ ２４がローレベルであり、クロック信号入力端子
Ｃ２ ２６がハイレベルの時には、入力信号端子２Ｄ ２
５の信号レベルが出力信号端子Ｑ ２９に出力される。
そして、クロック信号入力端子Ｃ１ ２４の及びクロッ
ク信号入力端子Ｃ２ ２６がローレベルの時には出力信
号端子Ｑ ２９の信号のレベルはそのまま保持されるも
のである。
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。図１において、１０はＬＳＩピン（入力
ピン）、１１は外部セル、１２はバウンダリイ・スキャ
ン・レジスタである。バウンダリイ・スキャン・レジス
タ１２内には、１５ａ，１５ｂ，１５ｃの３つのレジス
タが存在する。レジスタ１５ａはシフト用マスタレジス
タであり、レジスタ１５ｂはシフト用スレーブレジスタ
であり、レジスタ１５ｃはアップデート用レジスタであ
る。レジスタ１５ａの回路構成は図２に示すようになっ
ており、２３、２５は入力信号端子、２４、２６はクロ
ック信号入力端子、２９は出力信号端子、２７ａ〜２７
ｈは論理回路である。入力信号端子１Ｄ ２３の信号が
ハイレベルであった場合、クロック信号入力端子Ｃ１
２４がハイレベルであり、クロック信号入力端子Ｃ２
２６がローレベルの時、２７ａの出力はローレベル、２
７ｂの出力はハイレベル、２７ｃ、２７ｄの出力はハイ
レベルとなる。これにより、２７ｅの出力はハイレベ
ル、すなわち出力信号端子Ｑ ２９はハイレベルとな
り、入力信号端子１Ｄ ２３の信号のレベルと同じレベ
ルの信号が出力信号端子Ｑ ２９から出力される。ま
た、この時、入力信号端子１Ｄ ２３の信号がローレベ
ルであれば、出力信号端子Ｑ ２９の信号レベルは逆に
ローレベルになる。出力信号端子Ｑ ２９に出力された
信号のレベルは、クロック信号入力端子Ｃ１ ２４及び
クロック信号入力端子Ｃ２ ２６がローレベルの時に
は、そのまま保持される。また、クロック信号入力端子
Ｃ１ ２４がローレベルであり、クロック信号入力端子
Ｃ２ ２６がハイレベルの時には、入力信号端子２Ｄ ２
５の信号レベルが出力信号端子Ｑ ２９に出力される。
そして、クロック信号入力端子Ｃ１ ２４の及びクロッ
ク信号入力端子Ｃ２ ２６がローレベルの時には出力信
号端子Ｑ ２９の信号のレベルはそのまま保持されるも
のである。
【０００４】図３は、レジスタ１５ｂ及び１５ｃの回路
構成を示す図であり、３０は入力信号端子、３１はクロ
ック信号入力端子、３４は出力信号端子、３２ａ〜３２
ｅは論理回路である。入力信号端子１Ｄ ３０の信号が
ハイレベルの時は、クロック信号入力端子Ｃ１ ３１が
ハイレベルの時、３２ａの出力は出力はローレベル、３
２ｂの出力はハイレベルとなり、３２ｃの出力はハイレ
ベル、すなわち出力信号端子Ｑ ３４はハイレベルとな
り、入力信号端子１Ｄ ３０の信号レベルと同じレベル
が出力される。このとき、入力信号端子１Ｄ ３０の信
号がローレベルならば、出力信号端子Ｑ ３４は逆にロ
ーレベルになる。３１のクロック信号入力端 子Ｃ１が
ローレベルの時には３４の出力信号端子Ｑの値は保持さ
れる。
構成を示す図であり、３０は入力信号端子、３１はクロ
ック信号入力端子、３４は出力信号端子、３２ａ〜３２
ｅは論理回路である。入力信号端子１Ｄ ３０の信号が
ハイレベルの時は、クロック信号入力端子Ｃ１ ３１が
ハイレベルの時、３２ａの出力は出力はローレベル、３
２ｂの出力はハイレベルとなり、３２ｃの出力はハイレ
ベル、すなわち出力信号端子Ｑ ３４はハイレベルとな
り、入力信号端子１Ｄ ３０の信号レベルと同じレベル
が出力される。このとき、入力信号端子１Ｄ ３０の信
号がローレベルならば、出力信号端子Ｑ ３４は逆にロ
ーレベルになる。３１のクロック信号入力端 子Ｃ１が
ローレベルの時には３４の出力信号端子Ｑの値は保持さ
れる。
【０００５】このレジスタ群で構成されるバウンダリイ
・スキャン・レジスタ１２を用いバウンダリイスキャン
のＥＸＴＥＳＴを実施する場合には、前段のバウンダリ
イ・スキャン・レジスタの出力となるバウンダリイスキ
ャンインデータ１３は、ＳｈｉｆｔクロックＡ １４を
ハイレベルにした時、シフト用マスタレジスタ１５ａの
出力へ出力される。そしてＳｈｉｆｔクロックＢ １６
をハイレベルにした時、シフト用マスタレジスタ１５ａ
の出力はシフト用スレーブレジスタ１５ｂの出力へ出力
される。そしてこの出力はバウンダリイスキャンアウト
データ１９となり、後段のバウンダリ・スキャン・レジ
スタに接続され、順次ＳｈｉｆｔクロックによりＬＳＩ
ピン全ピンに接続されたバウンダリイ・スキャン・レジ
スタへバウンダリイスキャンデータとしてシフトされて
いく。一方、ＬＳＩピン１０からのデータを取り込むた
めには、Ｃａｐｔｕｒｅクロック１８をハイレベルにす
ることによりシフト用マスタレジスタ１５ａの出力へ出
力し、このデータはＳｈｉｆｔクロックＢ１６によりシ
フト用スレーブレジスタ１５ｂの出力へ出力し、バウン
ダリイスキャンアウトデータ１９へ出力される。
・スキャン・レジスタ１２を用いバウンダリイスキャン
のＥＸＴＥＳＴを実施する場合には、前段のバウンダリ
イ・スキャン・レジスタの出力となるバウンダリイスキ
ャンインデータ１３は、ＳｈｉｆｔクロックＡ １４を
ハイレベルにした時、シフト用マスタレジスタ１５ａの
出力へ出力される。そしてＳｈｉｆｔクロックＢ １６
をハイレベルにした時、シフト用マスタレジスタ１５ａ
の出力はシフト用スレーブレジスタ１５ｂの出力へ出力
される。そしてこの出力はバウンダリイスキャンアウト
データ１９となり、後段のバウンダリ・スキャン・レジ
スタに接続され、順次ＳｈｉｆｔクロックによりＬＳＩ
ピン全ピンに接続されたバウンダリイ・スキャン・レジ
スタへバウンダリイスキャンデータとしてシフトされて
いく。一方、ＬＳＩピン１０からのデータを取り込むた
めには、Ｃａｐｔｕｒｅクロック１８をハイレベルにす
ることによりシフト用マスタレジスタ１５ａの出力へ出
力し、このデータはＳｈｉｆｔクロックＢ１６によりシ
フト用スレーブレジスタ１５ｂの出力へ出力し、バウン
ダリイスキャンアウトデータ１９へ出力される。
【０００６】また、ＬＳＩ内部回路のテストであるバウ
ンダリイスキャンのＩＮＴＥＳＴ実施時には、Ｕｐｄａ
ｔｅクロック１７をハイレベルにすることによりバウン
ダリイ・スキャン・レジスタを介してシフトしたバウン
ダリイスキャンデータ（シフト用マスタレジスタ１５ａ
の出力）をアップデート用レジスタ１５ｃの出力へ出力
し、２０のＩＮＴＥＳＴモード信号によりＬＳＩピンか
らのデータとバウンダリイスキャンデータを選択する２
１のセレクタでバウンダリイスキャンデータを選択し、
２２のユーザ論理に取り込みを行う。このように１つの
バウンダリイ・スキャン・レジスタ内には、３つのレジ
スタを必要とし、このバウンダリイ・スキャン・レジス
タはユーザ論理とは独立に設ける必要がある。
ンダリイスキャンのＩＮＴＥＳＴ実施時には、Ｕｐｄａ
ｔｅクロック１７をハイレベルにすることによりバウン
ダリイ・スキャン・レジスタを介してシフトしたバウン
ダリイスキャンデータ（シフト用マスタレジスタ１５ａ
の出力）をアップデート用レジスタ１５ｃの出力へ出力
し、２０のＩＮＴＥＳＴモード信号によりＬＳＩピンか
らのデータとバウンダリイスキャンデータを選択する２
１のセレクタでバウンダリイスキャンデータを選択し、
２２のユーザ論理に取り込みを行う。このように１つの
バウンダリイ・スキャン・レジスタ内には、３つのレジ
スタを必要とし、このバウンダリイ・スキャン・レジス
タはユーザ論理とは独立に設ける必要がある。
【０００７】図４は、ＬＳＩの出力ピンとユーザ論理の
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。４６はＬＳＩピン（出力ピン）、４５は
外部セル、４１はバウンダリイ・スキャン・レジスタで
ある。バウンダリイ・スキャン・レジスタ４１は４２
ａ，４２ｂ，４２ｃの３つのレジスタで構成され、レジ
スタ４２ａの回路構成は図２に示す回路構成と同様であ
り、レジスタ４２ｂ及び４２ｃの回路構成は図３に示す
回路構成と同様である。また、レジスタ４２ａはシフト
用マスタレジスタであり、レジスタ４２ｂはシフト用ス
レーブレジスタであり、レジスタ４２ｃはアップデート
用レジスタである。
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。４６はＬＳＩピン（出力ピン）、４５は
外部セル、４１はバウンダリイ・スキャン・レジスタで
ある。バウンダリイ・スキャン・レジスタ４１は４２
ａ，４２ｂ，４２ｃの３つのレジスタで構成され、レジ
スタ４２ａの回路構成は図２に示す回路構成と同様であ
り、レジスタ４２ｂ及び４２ｃの回路構成は図３に示す
回路構成と同様である。また、レジスタ４２ａはシフト
用マスタレジスタであり、レジスタ４２ｂはシフト用ス
レーブレジスタであり、レジスタ４２ｃはアップデート
用レジスタである。
【０００８】このレジスタ群で構成されるバウンダリイ
・スキャン・レジスタを用いバウンダリイスキャンのＥ
ＸＴＥＳＴを実施する場合、前段のバウンダリイ・スキ
ャン・レジスタの出力であるバウンダリイスキャンイン
データ３７は、ＳｈｉｆｔクロックＡ ３８をハイレベ
ルにした時、シフト用マスタレジスタ４２ａの出力へ出
力される。そしてＳｈｉｆｔクロックＢ４０をハイレベ
ルにした時、シフト用マスタレジスタ４２ａの出力を４
２ｂのシフト用スレーブレジスタの出力へ出力される。
この出力はバウンダリイスキャンアウトデータ４７とな
り、後段のバウンダリイ・スキャン・レジスタに出力さ
れ、順次ＳｈｉｆｔクロックによりＬＳＩ全ピンに接続
されたバウンダリイ・スキャン・レジスタへバウンダリ
イスキャンデータとしてシフトされていく。
・スキャン・レジスタを用いバウンダリイスキャンのＥ
ＸＴＥＳＴを実施する場合、前段のバウンダリイ・スキ
ャン・レジスタの出力であるバウンダリイスキャンイン
データ３７は、ＳｈｉｆｔクロックＡ ３８をハイレベ
ルにした時、シフト用マスタレジスタ４２ａの出力へ出
力される。そしてＳｈｉｆｔクロックＢ４０をハイレベ
ルにした時、シフト用マスタレジスタ４２ａの出力を４
２ｂのシフト用スレーブレジスタの出力へ出力される。
この出力はバウンダリイスキャンアウトデータ４７とな
り、後段のバウンダリイ・スキャン・レジスタに出力さ
れ、順次ＳｈｉｆｔクロックによりＬＳＩ全ピンに接続
されたバウンダリイ・スキャン・レジスタへバウンダリ
イスキャンデータとしてシフトされていく。
【０００９】バウンダリイスキャンのＥＸＴＥＳＴ時及
びＬＳＩ内部回路のテストを行うＩＮＴＥＳＴ時には、
バウンダリイスキャンデータをＬＳＩピン４６に出力す
るため、Ｕｐｄａｔｅクロック３９をハイレベルにする
ことで、バウンダリイスキャンデータをアップデート用
レジスタ４２ｃの出力へ出力し、ＩＮＴＥＳＴ／ＥＸＴ
ＥＳＴモード信号４３によりユーザ論理とバウンダリイ
スキャンデータを選択するセレクタ４４でバウンダリイ
スキャンデータを選択し、ＬＳＩピン４６へ出力する。
びＬＳＩ内部回路のテストを行うＩＮＴＥＳＴ時には、
バウンダリイスキャンデータをＬＳＩピン４６に出力す
るため、Ｕｐｄａｔｅクロック３９をハイレベルにする
ことで、バウンダリイスキャンデータをアップデート用
レジスタ４２ｃの出力へ出力し、ＩＮＴＥＳＴ／ＥＸＴ
ＥＳＴモード信号４３によりユーザ論理とバウンダリイ
スキャンデータを選択するセレクタ４４でバウンダリイ
スキャンデータを選択し、ＬＳＩピン４６へ出力する。
【００１０】一方、バウンダリイスキャンのＩＮＴＥＳ
Ｔ時には、ユーザ論理３５のデータを３６のＣａｐｔｕ
ｒｅクロックをハイレベルにすることにより４２ａのシ
フト用マスタレジスタの出力へ出力し、Ｓｈｉｆｔクロ
ックＢ ４０によりシフト用スレーブレジスタ４２ｂの
出力へ出力し、バウンダリイスキャンアウトデータ４７
として出力する。
Ｔ時には、ユーザ論理３５のデータを３６のＣａｐｔｕ
ｒｅクロックをハイレベルにすることにより４２ａのシ
フト用マスタレジスタの出力へ出力し、Ｓｈｉｆｔクロ
ックＢ ４０によりシフト用スレーブレジスタ４２ｂの
出力へ出力し、バウンダリイスキャンアウトデータ４７
として出力する。
【００１１】このように１つのバウンダリイ・スキャン
・レジスタ内には、３つのレジスタを必要とし、このバ
ウンダリイ・スキャン・レジスタはユーザ論理とは独立
に設ける必要がある。
・レジスタ内には、３つのレジスタを必要とし、このバ
ウンダリイ・スキャン・レジスタはユーザ論理とは独立
に設ける必要がある。
【００１２】
【発明が解決しようとする課題】このバウンダリイスキ
ャン回路は、テスト用であり、その半導体集積回路の本
来の仕様には寄与しないにも拘らず、チップ内の大きな
面積を占め、いわゆるオーバーヘッドが大きくなり、そ
のため、本来の動作仕様の実現に使える部分が圧迫され
てしまい、もしくはチップの面積が大きくなってしまう
という問題がある。本発明は、バウンダリイ・スキャン
・レジスタのアップデート用レジスタとユーザ論理のフ
リップフロップを兼用することにより、ＬＳＩの面積へ
のオーバーヘッドを低減するバウンダリイスキャン回路
を提供することにある。
ャン回路は、テスト用であり、その半導体集積回路の本
来の仕様には寄与しないにも拘らず、チップ内の大きな
面積を占め、いわゆるオーバーヘッドが大きくなり、そ
のため、本来の動作仕様の実現に使える部分が圧迫され
てしまい、もしくはチップの面積が大きくなってしまう
という問題がある。本発明は、バウンダリイ・スキャン
・レジスタのアップデート用レジスタとユーザ論理のフ
リップフロップを兼用することにより、ＬＳＩの面積へ
のオーバーヘッドを低減するバウンダリイスキャン回路
を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＪＴＡＧ回路搭載のＬＳＩ回路における
ＬＳＩ入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、入力信号端子とクロック信
号入力端子の対を２組有するＬＳＩ入力ピンの直後に配
置されたユーザ論理のフリップフロップの一方の対をユ
ーザ論理用のデータ入力端子とシステムクロック用端子
に用い、他方の対をスキャンデータ入力端子とスキャン
クロック用端子に用いて前記ユーザ論理のフリップフロ
ップを前記アップデート用レジスタに兼用し、該ユーザ
論理のフリップフロップのスキャンデータ入力端子に、
バウンダリイスキャン時にシフト用マスタレジスタから
シフト用スレーブレジスタへ転送するバウンダリイスキ
ャンデータを入力し、ＬＳＩスキャンモード時に、ＬＳ
Ｉ入力ピンから前記ユーザ論理のフリップフロップのユ
ーザ論理用のデータ入力端子に入力され該フリップフロ
ップの出力端子から出力されるＬＳＩスキャンインデー
タをＬＳＩスキャンモード信号により選択する制御回路
を設け、該制御回路の出力を前記シフト用マスタレジス
タの入力とするようにしている。
め、本発明は、ＪＴＡＧ回路搭載のＬＳＩ回路における
ＬＳＩ入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、入力信号端子とクロック信
号入力端子の対を２組有するＬＳＩ入力ピンの直後に配
置されたユーザ論理のフリップフロップの一方の対をユ
ーザ論理用のデータ入力端子とシステムクロック用端子
に用い、他方の対をスキャンデータ入力端子とスキャン
クロック用端子に用いて前記ユーザ論理のフリップフロ
ップを前記アップデート用レジスタに兼用し、該ユーザ
論理のフリップフロップのスキャンデータ入力端子に、
バウンダリイスキャン時にシフト用マスタレジスタから
シフト用スレーブレジスタへ転送するバウンダリイスキ
ャンデータを入力し、ＬＳＩスキャンモード時に、ＬＳ
Ｉ入力ピンから前記ユーザ論理のフリップフロップのユ
ーザ論理用のデータ入力端子に入力され該フリップフロ
ップの出力端子から出力されるＬＳＩスキャンインデー
タをＬＳＩスキャンモード信号により選択する制御回路
を設け、該制御回路の出力を前記シフト用マスタレジス
タの入力とするようにしている。
【００１４】さらに、ＬＳＩスキャンモード時には、シ
ステムクロックでＬＳＩ入力ピンからのＬＳＩスキャン
インデータを前記ユーザ論理のフリップフロップのユー
ザ論理用のデータ入力端子に入力し、次いで該ユーザ論
理のフリップフロップの出力を前記シフト用マスタレジ
スタに取り込むクロックで該シフト用マスタレジスタに
取り込むことにより、ＬＳＩスキャンインデータをクロ
ック２段転送し、該シフト用マスタレジスタの出力を前
記シフト用スレーブレジスタを介してスキャンアウトす
る構成とし、ＬＳＩスキャンインデータをバウンダリイ
スキャン回路のシフト用レジスタを経由してスキャンア
ウトさせることにより、ＪＴＡＧ規格であるバウンダリ
イスキャンのＩＮＴＥＳＴ、ＲＵＮＢＩＳＴ等ＬＳＩ回
路のテスト実施時にアップデート用レジスタと兼用させ
たユーザ論理のフリップフロップをスキャンイン／アウ
ト可能とし、ユーザ論理側の診断も可能とするようにし
ている。
ステムクロックでＬＳＩ入力ピンからのＬＳＩスキャン
インデータを前記ユーザ論理のフリップフロップのユー
ザ論理用のデータ入力端子に入力し、次いで該ユーザ論
理のフリップフロップの出力を前記シフト用マスタレジ
スタに取り込むクロックで該シフト用マスタレジスタに
取り込むことにより、ＬＳＩスキャンインデータをクロ
ック２段転送し、該シフト用マスタレジスタの出力を前
記シフト用スレーブレジスタを介してスキャンアウトす
る構成とし、ＬＳＩスキャンインデータをバウンダリイ
スキャン回路のシフト用レジスタを経由してスキャンア
ウトさせることにより、ＪＴＡＧ規格であるバウンダリ
イスキャンのＩＮＴＥＳＴ、ＲＵＮＢＩＳＴ等ＬＳＩ回
路のテスト実施時にアップデート用レジスタと兼用させ
たユーザ論理のフリップフロップをスキャンイン／アウ
ト可能とし、ユーザ論理側の診断も可能とするようにし
ている。
【００１５】また、ＪＴＡＧ回路搭載のＬＳＩ回路にお
けるユーザ論理とＬＳＩ出力ピンの間に配置された、シ
フト用マスタレジスタとシフト用スレーブレジスタとマ
スタレジスタ後段のアップデート用レジスタにより構成
されるバウンダリイ・スキャン・レジスタを備えるバウ
ンダリイスキャン回路において、入力信号端子とクロッ
ク信号入力端子の対を２組有するＬＳＩ出力ピンの直前
に配置されたユーザ論理のフリップフロップの一方の対
をユーザ論理用のデータ入力端子とシステムクロック用
端子に用い、他方の対をスキャンデータ入力端子とスキ
ャンクロック用端子に用いて前記ユーザ論理のフリップ
フロップを前記アップデート用レジスタに兼用し、バウ
ンダリイスキャン時には前記シフト用マスタレジスタの
出力を、ＬＳＩスキャンアウト時にはＬＳＩスキャンア
ウトデータをＬＳＩスキャンモード信号により選択する
制御回路を設け、該制御回路の出力をユーザ論理のフリ
ップフロップのスキャンデータ入力端子に入力する構成
としたことを特徴とするバウンダリイスキャン回路。
けるユーザ論理とＬＳＩ出力ピンの間に配置された、シ
フト用マスタレジスタとシフト用スレーブレジスタとマ
スタレジスタ後段のアップデート用レジスタにより構成
されるバウンダリイ・スキャン・レジスタを備えるバウ
ンダリイスキャン回路において、入力信号端子とクロッ
ク信号入力端子の対を２組有するＬＳＩ出力ピンの直前
に配置されたユーザ論理のフリップフロップの一方の対
をユーザ論理用のデータ入力端子とシステムクロック用
端子に用い、他方の対をスキャンデータ入力端子とスキ
ャンクロック用端子に用いて前記ユーザ論理のフリップ
フロップを前記アップデート用レジスタに兼用し、バウ
ンダリイスキャン時には前記シフト用マスタレジスタの
出力を、ＬＳＩスキャンアウト時にはＬＳＩスキャンア
ウトデータをＬＳＩスキャンモード信号により選択する
制御回路を設け、該制御回路の出力をユーザ論理のフリ
ップフロップのスキャンデータ入力端子に入力する構成
としたことを特徴とするバウンダリイスキャン回路。
【００１６】
【発明の実施の形態】以下、本発明によるバウンダリイ
スキャン回路の実施形態を図面により詳細に説明する。
図５は本発明におけるシステム入力ピンとユーザ論理の
間に接続したバウンダリイスキャン回路の回路図であ
る。
スキャン回路の実施形態を図面により詳細に説明する。
図５は本発明におけるシステム入力ピンとユーザ論理の
間に接続したバウンダリイスキャン回路の回路図であ
る。
【００１７】５８はバウンダリイ・スキャン・レジスタ
であり、図１に示したＪＴＡＧ規格におけるバウンダリ
イ・スキャン・レジスタに比べ、バウンダリイ・スキャ
ン・レジスタの中にＬＳＩピン直後のユーザ論理のフリ
ップフロップ５９ｃを入れ込み、このフリップフロップ
のスキャン動作側（入力信号端子２Ｄ、クロック信号入
力端子からの信号による動作する場合の回路を指す）を
バウンダリイ・スキャン・レジスタのアップデート用レ
ジスタとして使用することで、バウンダリイ・スキャン
・レジスタのアップデート用レジスタを削減している。
なお、上記フリップフロップ５９ｃの回路構成は、シフ
ト用マスタレジスタ５９ａと同様の回路構成であり、ま
た、シフト用マスタレジスタ５９ａは前述のシフト用マ
スタレジスタ１５ａあるいは４２ａと同様の回路構成で
あり、シフト用スレーブレジスタ５９ｂは前述のシフト
用スレーブレジスタ１５ｂあるいは４２ｂと同様の回路
構成である。
であり、図１に示したＪＴＡＧ規格におけるバウンダリ
イ・スキャン・レジスタに比べ、バウンダリイ・スキャ
ン・レジスタの中にＬＳＩピン直後のユーザ論理のフリ
ップフロップ５９ｃを入れ込み、このフリップフロップ
のスキャン動作側（入力信号端子２Ｄ、クロック信号入
力端子からの信号による動作する場合の回路を指す）を
バウンダリイ・スキャン・レジスタのアップデート用レ
ジスタとして使用することで、バウンダリイ・スキャン
・レジスタのアップデート用レジスタを削減している。
なお、上記フリップフロップ５９ｃの回路構成は、シフ
ト用マスタレジスタ５９ａと同様の回路構成であり、ま
た、シフト用マスタレジスタ５９ａは前述のシフト用マ
スタレジスタ１５ａあるいは４２ａと同様の回路構成で
あり、シフト用スレーブレジスタ５９ｂは前述のシフト
用スレーブレジスタ１５ｂあるいは４２ｂと同様の回路
構成である。
【００１８】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、従来と同様に、前段のバウンダリイ・スキャン・
レジスタの出力であるバウンダリイスキャンインデータ
５５は、ＳｈｉｆｔクロックＡ ５６をハイレベルにし
た時、５９ａのシフト用マスタレジスタ５９ａの出力へ
出力され、そしてＳｈｉｆｔクロックＢ ５７をハイレ
ベルにした時、シフト用スレーブレジスタ５９ｂの出力
へ出力される。この出力は６２のバウンダリイスキャン
アウトデータとなり、後段のバウンダリイ・スキャン・
レジスタに接続され、順次ＳｈｉｆｔクロックによりＬ
ＳＩピン全ピンに接続されたバウンダリイ・スキャン・
レジスタへバウンダリイスキャンデータとしてシフトさ
れてゆく。一方、ＬＳＩピン４８からのデータを取り込
むためには、５２のＥＸＴＥＳＴモード信号により６０
のセレクタで４８のＬＳＩピンからのデータを選択し、
５４のＣａｐｔｕｒｅクロックをハイレベルにすること
により５９ａのシフト用マスタレジスタの出力へ出力
し、このデータはＳｈｉｆｔクロックＢ５７によりシフ
ト用スレーブレジスタ５９ｂの出力へ出力し、バウンダ
リイスキャンアウトデータ６２へ出力される。
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、従来と同様に、前段のバウンダリイ・スキャン・
レジスタの出力であるバウンダリイスキャンインデータ
５５は、ＳｈｉｆｔクロックＡ ５６をハイレベルにし
た時、５９ａのシフト用マスタレジスタ５９ａの出力へ
出力され、そしてＳｈｉｆｔクロックＢ ５７をハイレ
ベルにした時、シフト用スレーブレジスタ５９ｂの出力
へ出力される。この出力は６２のバウンダリイスキャン
アウトデータとなり、後段のバウンダリイ・スキャン・
レジスタに接続され、順次ＳｈｉｆｔクロックによりＬ
ＳＩピン全ピンに接続されたバウンダリイ・スキャン・
レジスタへバウンダリイスキャンデータとしてシフトさ
れてゆく。一方、ＬＳＩピン４８からのデータを取り込
むためには、５２のＥＸＴＥＳＴモード信号により６０
のセレクタで４８のＬＳＩピンからのデータを選択し、
５４のＣａｐｔｕｒｅクロックをハイレベルにすること
により５９ａのシフト用マスタレジスタの出力へ出力
し、このデータはＳｈｉｆｔクロックＢ５７によりシフ
ト用スレーブレジスタ５９ｂの出力へ出力し、バウンダ
リイスキャンアウトデータ６２へ出力される。
【００１９】また、ＬＳＩ内部回路のテストであるバウ
ンダリイスキャンのＩＮＴＥＳＴ実施時には、Ｕｐｄａ
ｔｅクロック５１をハイレベルにすることによりシフト
用マスタレジスタ５９ａの出力を５９ｃのユーザ論理と
兼用したフリップフロップのスキャンデータ入力側から
取り込み、ユーザ論理６１に取り込みを行う。
ンダリイスキャンのＩＮＴＥＳＴ実施時には、Ｕｐｄａ
ｔｅクロック５１をハイレベルにすることによりシフト
用マスタレジスタ５９ａの出力を５９ｃのユーザ論理と
兼用したフリップフロップのスキャンデータ入力側から
取り込み、ユーザ論理６１に取り込みを行う。
【００２０】バウンダリイスキャンのアップデート用レ
ジスタと兼用したユーザ論理のフリップフロップ５９ｃ
のユーザ論理側（入力信号端子１Ｄ、クロック信号入力
端子Ｃ１からの信号による動作する場合の回路を指す）
は、システムクロック５０によりＬＳＩピン４８からの
データをユーザ論理６１へ出力するが、ユーザ論理５９
ｃのフリップフロップのスキャン動作側をバウンダリイ
・スキャン・レジスタのアップデート用レジスタとして
使用しているために、このフリップフロップはＬＳＩス
キャン（ＬＳＩ単体のテスト）時のスキャンイン／アウ
トが不可能となり、システムピン４８からフリップフロ
ップ５９ｃまでの信号９４の結線状態がＬＳＩスキャン
時に診断不可能となってしまう。この問題を解決するた
めに、ＬＳＩスキャン動作時にはシステムクロック５０
によりＬＳＩピン４８から取り込んだデータをフリップ
フロップ５９ｃから出力させ、この出力データをＬＳＩ
スキャンモード信号５３によりセレクタ６０で選択し、
Ｃａｐｔｕｒｅクロック５４をハイレベルにすることに
より、シフト用マスタレジスタ５９ａの出力へ出力する
クロック２段転送を行い、シフト用マスタレジスタ５９
ａとシフト用スレーブレジスタ５９ｂによりスキャンア
ウトデータ６２へ信号９４の結線状態のスキャンアウト
を可能にさせ、アップデート用レジスタと兼用させたユ
ーザ論理のためのフリップフロップによりユーザ論理側
の診断を可能とした。
ジスタと兼用したユーザ論理のフリップフロップ５９ｃ
のユーザ論理側（入力信号端子１Ｄ、クロック信号入力
端子Ｃ１からの信号による動作する場合の回路を指す）
は、システムクロック５０によりＬＳＩピン４８からの
データをユーザ論理６１へ出力するが、ユーザ論理５９
ｃのフリップフロップのスキャン動作側をバウンダリイ
・スキャン・レジスタのアップデート用レジスタとして
使用しているために、このフリップフロップはＬＳＩス
キャン（ＬＳＩ単体のテスト）時のスキャンイン／アウ
トが不可能となり、システムピン４８からフリップフロ
ップ５９ｃまでの信号９４の結線状態がＬＳＩスキャン
時に診断不可能となってしまう。この問題を解決するた
めに、ＬＳＩスキャン動作時にはシステムクロック５０
によりＬＳＩピン４８から取り込んだデータをフリップ
フロップ５９ｃから出力させ、この出力データをＬＳＩ
スキャンモード信号５３によりセレクタ６０で選択し、
Ｃａｐｔｕｒｅクロック５４をハイレベルにすることに
より、シフト用マスタレジスタ５９ａの出力へ出力する
クロック２段転送を行い、シフト用マスタレジスタ５９
ａとシフト用スレーブレジスタ５９ｂによりスキャンア
ウトデータ６２へ信号９４の結線状態のスキャンアウト
を可能にさせ、アップデート用レジスタと兼用させたユ
ーザ論理のためのフリップフロップによりユーザ論理側
の診断を可能とした。
【００２１】図６は本発明におけるシステム出力ピンと
ユーザ論理の間に接続するバウンダリイスキャン回路で
ある。本回路においても、図５と同様にバウンダリイ・
スキャン・レジスタ７２の中にＬＳＩピン７３ｃ直前の
ユーザ論理のフリップフロップを入れ込み、このフリッ
プフロップのスキャン動作側をバウンダリイ・スキャン
・レジスタのアップデート用レジスタとして使用するこ
とで、バウンダリイ・スキャン・レジスタのアップデー
ト用レジスタを削減している。
ユーザ論理の間に接続するバウンダリイスキャン回路で
ある。本回路においても、図５と同様にバウンダリイ・
スキャン・レジスタ７２の中にＬＳＩピン７３ｃ直前の
ユーザ論理のフリップフロップを入れ込み、このフリッ
プフロップのスキャン動作側をバウンダリイ・スキャン
・レジスタのアップデート用レジスタとして使用するこ
とで、バウンダリイ・スキャン・レジスタのアップデー
ト用レジスタを削減している。
【００２２】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ６９をＳｈｉｆ
ｔクロックＡ ７０をハイレベルにした時、バウンダリ
イスキャンインデータ６９をシフト用マスタレジスタ７
３ａの出力へ出力する。そして該出力をＳｈｉｆｔクロ
ックＢ ７１をハイレベルにした時、シフト用スレーブ
レジスタ７３ｂの出力へ出力し、この出力はバウンダリ
イスキャンアウトデータ７８となり、後段のバウンダリ
イ・スキャン・レジスタに接続され、順次Ｓｈｉｆｔク
ロックによりシステム全ピンに接続されたバウンダリイ
・スキャン・レジスタへバウンダリイスキャンデータと
してシフトしていく。
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ６９をＳｈｉｆ
ｔクロックＡ ７０をハイレベルにした時、バウンダリ
イスキャンインデータ６９をシフト用マスタレジスタ７
３ａの出力へ出力する。そして該出力をＳｈｉｆｔクロ
ックＢ ７１をハイレベルにした時、シフト用スレーブ
レジスタ７３ｂの出力へ出力し、この出力はバウンダリ
イスキャンアウトデータ７８となり、後段のバウンダリ
イ・スキャン・レジスタに接続され、順次Ｓｈｉｆｔク
ロックによりシステム全ピンに接続されたバウンダリイ
・スキャン・レジスタへバウンダリイスキャンデータと
してシフトしていく。
【００２３】なお、バウンダリイスキャンのＥＸＴＥＳ
Ｔ時にバウンダリイスキャンデータをシステム出力ピン
７７に出力するため、ＬＳＩスキャンモード信号６６を
ローレベルにすることにより、セレクタ７４でシフト用
マスタレジスタ７３ａから出力されるバウンダリイスキ
ャンデータを選択し、Ｕｐｄａｔｅクロック ６７をハ
イレベルにすることで、バウンダリイ・スキャン・レジ
スタ７３ｃのアップデート用レジスタと兼用したユーザ
論理のフリップフロップのスキャン入力側から取り込
み、７７のＬＳＩピンへ出力する。
Ｔ時にバウンダリイスキャンデータをシステム出力ピン
７７に出力するため、ＬＳＩスキャンモード信号６６を
ローレベルにすることにより、セレクタ７４でシフト用
マスタレジスタ７３ａから出力されるバウンダリイスキ
ャンデータを選択し、Ｕｐｄａｔｅクロック ６７をハ
イレベルにすることで、バウンダリイ・スキャン・レジ
スタ７３ｃのアップデート用レジスタと兼用したユーザ
論理のフリップフロップのスキャン入力側から取り込
み、７７のＬＳＩピンへ出力する。
【００２４】ＬＳＩスキャンアウトデータ６５をＬＳＩ
ピン７７へ出力するには、バウンダリイ・スキャン・レ
ジスタ７３ｃのアップデート用レジスタと兼用させたユ
ーザ論理のフリップフロップのスキャン入力側の前段に
設けたセレクタ７４により、ＬＳＩスキャン時はＬＳＩ
スキャンモード信号６６をハイレベルにすることにより
ＬＳＩスキャンアウトデータ６５を選択し、スキャンク
ロックはＬＳＩスキャンモード信号６６によりハイレベ
ルを出し続け、ＬＳＩスキャンアウトデータ６５をユー
ザ論理のフリップフロップ７３ｃをスルーさせてシステ
ム出力ピン７７に出力する。
ピン７７へ出力するには、バウンダリイ・スキャン・レ
ジスタ７３ｃのアップデート用レジスタと兼用させたユ
ーザ論理のフリップフロップのスキャン入力側の前段に
設けたセレクタ７４により、ＬＳＩスキャン時はＬＳＩ
スキャンモード信号６６をハイレベルにすることにより
ＬＳＩスキャンアウトデータ６５を選択し、スキャンク
ロックはＬＳＩスキャンモード信号６６によりハイレベ
ルを出し続け、ＬＳＩスキャンアウトデータ６５をユー
ザ論理のフリップフロップ７３ｃをスルーさせてシステ
ム出力ピン７７に出力する。
【００２５】図７は本発明におけるシステム双方向ピン
に接続するバウンダリイスキャン回路である。本回路に
おいても図５及び図６同様にバウンダリイ・スキャン・
レジスタ８８の中にＬＳＩピン直前のユーザ論理のフリ
ップフロップ８９ａを入れ込み、このフリップフロップ
のスキャン動作側をバウンダリイ・スキャン・レジスタ
のアップデート用レジスタとして使用することで、バウ
ンダリイ・スキャン・レジスタのアップデート用レジス
タを削減している。なお、外部セル（双方向ピン９２）
のデータ出力側及び入力側９１は、図５のシステム入力
ピン及び図６のシステム出力ピンに接続するバウンダリ
イ・スキャン・レジスタと同等の構成である。
に接続するバウンダリイスキャン回路である。本回路に
おいても図５及び図６同様にバウンダリイ・スキャン・
レジスタ８８の中にＬＳＩピン直前のユーザ論理のフリ
ップフロップ８９ａを入れ込み、このフリップフロップ
のスキャン動作側をバウンダリイ・スキャン・レジスタ
のアップデート用レジスタとして使用することで、バウ
ンダリイ・スキャン・レジスタのアップデート用レジス
タを削減している。なお、外部セル（双方向ピン９２）
のデータ出力側及び入力側９１は、図５のシステム入力
ピン及び図６のシステム出力ピンに接続するバウンダリ
イ・スキャン・レジスタと同等の構成である。
【００２６】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ８５をＳｈｉｆ
ｔクロックＡ ８６をハイレベルにした時、シフト用マス
タレジスタ８９ｂの出力へ出力し、Ｓｈｉｆｔクロック
Ｂ ８７をハイレベルにした時、シフト用スレーブレジ
スタ８９ｃへ出力し、この出力はバウンダリイスキャン
アウトデータ９３となり、後段のバウンダリイ・スキャ
ン・レジスタに接続され、順次Ｓｈｉｆｔクロックによ
りシステム全ピンに接続されたバウンダリイ・スキャン
・レジスタへバウンダリイスキャンデータとしてシフト
していく。
使用しバウンダリイスキャンのＥＸＴＥＳＴを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ８５をＳｈｉｆ
ｔクロックＡ ８６をハイレベルにした時、シフト用マス
タレジスタ８９ｂの出力へ出力し、Ｓｈｉｆｔクロック
Ｂ ８７をハイレベルにした時、シフト用スレーブレジ
スタ８９ｃへ出力し、この出力はバウンダリイスキャン
アウトデータ９３となり、後段のバウンダリイ・スキャ
ン・レジスタに接続され、順次Ｓｈｉｆｔクロックによ
りシステム全ピンに接続されたバウンダリイ・スキャン
・レジスタへバウンダリイスキャンデータとしてシフト
していく。
【００２７】なお、バウンダリイスキャンのＥＸＴＥＳ
Ｔ時にバウンダリイスキャンデータをシステム双方向ピ
ンのイネーブル信号９５へ出力するため、Ｕｐｄａｔｅ
クロック８３をハイレベルにすることで、シフト用マス
タレジスタ８９ｂの出力をバウンダリイスキャンのアッ
プデート用レジスタと兼用したユーザ論理のフリップフ
ロップ８９ａのスキャン入力側から取り込み、入出力切
替えモード信号７９をローレベルにすることによりセレ
クタ９０でバウンダリイスキャンデータを選択し、双方
向外部セル９１へのイネーブル制御信号９５を出力す
る。
Ｔ時にバウンダリイスキャンデータをシステム双方向ピ
ンのイネーブル信号９５へ出力するため、Ｕｐｄａｔｅ
クロック８３をハイレベルにすることで、シフト用マス
タレジスタ８９ｂの出力をバウンダリイスキャンのアッ
プデート用レジスタと兼用したユーザ論理のフリップフ
ロップ８９ａのスキャン入力側から取り込み、入出力切
替えモード信号７９をローレベルにすることによりセレ
クタ９０でバウンダリイスキャンデータを選択し、双方
向外部セル９１へのイネーブル制御信号９５を出力す
る。
【００２８】双方向ピン９１によりＬＳＩスキャン時の
スキャンデータをＬＳＩピン９２へ出力（イネーブル制
御信号は‘０’）あるいは入力（イネーブル制御信号は
‘１’）を可能とするため、ＬＳＩスキャン時は入出力
切替えモード信号７９をハイレベルにして、入出力切替
え信号８０によりイネーブル制御信号９５を制御し、双
方向ピン９１を入力状態あるいは出力状態に制御する。
スキャンデータをＬＳＩピン９２へ出力（イネーブル制
御信号は‘０’）あるいは入力（イネーブル制御信号は
‘１’）を可能とするため、ＬＳＩスキャン時は入出力
切替えモード信号７９をハイレベルにして、入出力切替
え信号８０によりイネーブル制御信号９５を制御し、双
方向ピン９１を入力状態あるいは出力状態に制御する。
【００２９】
【発明の効果】以上の様に本発明では、ＪＴＡＧ回路が
搭載されているＬＳＩ回路において、ＪＴＡＧ規格のバ
ウンダリイ・スキャン・レジスタのアップデート用レジ
スタとユーザ論理のフリップフロップを兼用することに
より、チップ面積へのオーバーヘッドを低減させ、アッ
プデートレジスタと兼用させたユーザ論理のフリップフ
ロップをスキャンイン／アウト可能にさせることでユー
ザ論理の診断も可能とし、ＬＳＩ内部のスキャンデータ
をＬＳＩピンに出力することを可能とした。
搭載されているＬＳＩ回路において、ＪＴＡＧ規格のバ
ウンダリイ・スキャン・レジスタのアップデート用レジ
スタとユーザ論理のフリップフロップを兼用することに
より、チップ面積へのオーバーヘッドを低減させ、アッ
プデートレジスタと兼用させたユーザ論理のフリップフ
ロップをスキャンイン／アウト可能にさせることでユー
ザ論理の診断も可能とし、ＬＳＩ内部のスキャンデータ
をＬＳＩピンに出力することを可能とした。
【図１】ＪＴＡＧ規格におけるシステム入力ピンに接続
する従来のバウンダリイスキャン回路を示す図である。
する従来のバウンダリイスキャン回路を示す図である。
【図２】ＪＴＡＧ規格におけるバウンダリイ・スキャン
・レジスタ内のシフト用マスタレジスタ回路を示す図で
ある。
・レジスタ内のシフト用マスタレジスタ回路を示す図で
ある。
【図３】ＪＴＡＧ規格におけるバウンダリイ・スキャン
・レジスタ内のシフト用スレーブレジスタとアップデー
トレジスタ回路を示す図である。
・レジスタ内のシフト用スレーブレジスタとアップデー
トレジスタ回路を示す図である。
【図４】ＪＴＡＧ規格におけるシステム出力ピンに接続
する従来のバウンダリイスキャン回路を示す図である。
する従来のバウンダリイスキャン回路を示す図である。
【図５】本発明のＬＳＩ入力ピンに接続するバウンダリ
イスキャン回路の構成を示す図である。
イスキャン回路の構成を示す図である。
【図６】本発明のＬＳＩ出力ピンに接続するバウンダリ
イスキャン回路の構成を示す図である。
イスキャン回路の構成を示す図である。
【図７】本発明のＬＳＩ双方向ピンに接続するバウンダ
リイスキャン回路の構成を示す図である。
リイスキャン回路の構成を示す図である。
１２、４１、５８、７２、８８ バウンダリイスキャン
回路 １５ａ、４２ａ、５９ａ、７３ａ、８９ｂ シフト用マ
スタレジスタ １５ｂ、４２ｂ、５９ｂ、７３ｂ、８９ｃ シフト用ス
レーブレジスタ １５ｃ、４２ｃ アップデート用レジスタ ５９ｃ、７３ｃ、８９ａ ユーザ論理のフリップフロッ
プ ６０、７４ セレクタ
回路 １５ａ、４２ａ、５９ａ、７３ａ、８９ｂ シフト用マ
スタレジスタ １５ｂ、４２ｂ、５９ｂ、７３ｂ、８９ｃ シフト用ス
レーブレジスタ １５ｃ、４２ｃ アップデート用レジスタ ５９ｃ、７３ｃ、８９ａ ユーザ論理のフリップフロッ
プ ６０、７４ セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 徹也 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 山縣 良 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (3)
- 【請求項１】 ＪＴＡＧ回路搭載のＬＳＩ回路における
ＬＳＩ入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、 入力信号端子とクロック信号入力端子の対を２組有する
ＬＳＩ入力ピンの直後に配置されたユーザ論理のフリッ
プフロップの一方の対をユーザ論理用のデータ入力端子
とシステムクロック用端子に用い、他方の対をスキャン
データ入力端子とスキャンクロック用端子に用いて前記
ユーザ論理のフリップフロップを前記アップデート用レ
ジスタに兼用し、 該ユーザ論理のフリップフロップのスキャンデータ入力
端子に、バウンダリイスキャン時にシフト用マスタレジ
スタからシフト用スレーブレジスタへ転送するバウンダ
リイスキャンデータを入力し、 ＬＳＩスキャンモード時に、ＬＳＩ入力ピンから前記ユ
ーザ論理のフリップフロップのユーザ論理用のデータ入
力端子に入力され該フリップフロップの出力端子から出
力されるＬＳＩスキャンインデータをＬＳＩスキャンモ
ード信号により選択する制御回路を設け、該制御回路の
出力を前記シフト用マスタレジスタの入力とする構成と
したことを特徴とするバウンダリイスキャン回路。 - 【請求項２】 請求項１記載のバウンダリイスキャン回
路において、 ＬＳＩスキャンモード時には、システムクロックでＬＳ
Ｉ入力ピンからのＬＳＩスキャンインデータを前記ユー
ザ論理のフリップフロップのユーザ論理用のデータ入力
端子に入力し、次いで該ユーザ論理のフリップフロップ
の出力を前記シフト用マスタレジスタに取り込むクロッ
クで該シフト用マスタレジスタに取り込むことにより、
ＬＳＩスキャンインデータをクロック２段転送し、該シ
フト用マスタレジスタの出力を前記シフト用スレーブレ
ジスタを介してスキャンアウトする構成とし、 ＬＳＩスキャンインデータをバウンダリイスキャン回路
のシフト用レジスタを経由してスキャンアウトさせるこ
とにより、ＪＴＡＧ規格であるバウンダリイスキャンの
ＩＮＴＥＳＴ、ＲＵＮＢＩＳＴ等ＬＳＩ回路のテスト実
施時にアップデート用レジスタと兼用させたユーザ論理
のフリップフロップをスキャンイン／アウト可能とし、
ユーザ論理側の診断も可能とすることを特徴とするバウ
ンダリイスキャン回路。 - 【請求項３】 ＪＴＡＧ回路搭載のＬＳＩ回路における
ユーザ論理とＬＳＩ出力ピンの間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、 入力信号端子とクロック信号入力端子の対を２組有する
ＬＳＩ出力ピンの直前に配置されたユーザ論理のフリッ
プフロップの一方の対をユーザ論理用のデータ入力端子
とシステムクロック用端子に用い、他方の対をスキャン
データ入力端子とスキャンクロック用端子に用いて前記
ユーザ論理のフリップフロップを前記アップデート用レ
ジスタに兼用し、 バウンダリイスキャン時には前記シフト用マスタレジス
タの出力を、ＬＳＩスキャンアウト時にはＬＳＩスキャ
ンアウトデータをＬＳＩスキャンモード信号により選択
する制御回路を設け、該制御回路の出力をユーザ論理の
フリップフロップのスキャンデータ入力端子に入力する
構成としたことを特徴とするバウンダリイスキャン回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352466A JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
| US09/204,153 US6321355B1 (en) | 1997-12-05 | 1998-12-03 | Semiconductor integrated circuit and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352466A JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11166961A true JPH11166961A (ja) | 1999-06-22 |
Family
ID=18424268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352466A Pending JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
Country Status (2)
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| JP (1) | JPH11166961A (ja) |
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|---|---|---|---|---|
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- 1997-12-05 JP JP9352466A patent/JPH11166961A/ja active Pending
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1998
- 1998-12-03 US US09/204,153 patent/US6321355B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691289B2 (en) | 2001-07-13 | 2004-02-10 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit including circuit for selecting embedded tap cores |
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Also Published As
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