JPH11166961A - バウンダリイスキャン回路 - Google Patents
バウンダリイスキャン回路Info
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- JPH11166961A JPH11166961A JP9352466A JP35246697A JPH11166961A JP H11166961 A JPH11166961 A JP H11166961A JP 9352466 A JP9352466 A JP 9352466A JP 35246697 A JP35246697 A JP 35246697A JP H11166961 A JPH11166961 A JP H11166961A
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- lsi
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 JTAG回路搭載のLSI回路におけるバウ
ンダリスキャン回路のチップ面積へのオーバーヘッドを
軽減することにある。 【解決手段】 入力信号端子とクロック信号入力端子の
対を2組(1D,C1と2D,C2)有するLSIピンの直後に配置さ
れたユーザ論理のFF59Cの一方の対(1D,C1)をユーザ論理
用のデータ入力とシステムクロック用に用い、他方の対
(2D,C2)をスキャンデータとスキャンクロック用に用い
てユーザ論理のFFを従来のアップデート用レジスタに兼
用し、該ユーザ論理のFFの端子2Dに、バウンダリイスキ
ャン時にシフト用マスタレジスタ59aからシフト用スレ
ーブレジスタ59bへ転送するバウンダリイスキャンデー
タを入力し、LSIスキャンモード時に、LSIピンからFF59
Cの端子1Dに入力され該FFの出力端子から出力されるLSI
スキャンインデータをLSIスキャンモード信号53により
制御回路60で選択し、レジスタ59aの入力とする。
ンダリスキャン回路のチップ面積へのオーバーヘッドを
軽減することにある。 【解決手段】 入力信号端子とクロック信号入力端子の
対を2組(1D,C1と2D,C2)有するLSIピンの直後に配置さ
れたユーザ論理のFF59Cの一方の対(1D,C1)をユーザ論理
用のデータ入力とシステムクロック用に用い、他方の対
(2D,C2)をスキャンデータとスキャンクロック用に用い
てユーザ論理のFFを従来のアップデート用レジスタに兼
用し、該ユーザ論理のFFの端子2Dに、バウンダリイスキ
ャン時にシフト用マスタレジスタ59aからシフト用スレ
ーブレジスタ59bへ転送するバウンダリイスキャンデー
タを入力し、LSIスキャンモード時に、LSIピンからFF59
Cの端子1Dに入力され該FFの出力端子から出力されるLSI
スキャンインデータをLSIスキャンモード信号53により
制御回路60で選択し、レジスタ59aの入力とする。
Description
【0001】
【発明の属する技術分野】本発明は、JTAG(Joi
nt Test Action Group)規格に準拠
したJTAG回路が搭載された半導体集積回路に関する
ものである。
nt Test Action Group)規格に準拠
したJTAG回路が搭載された半導体集積回路に関する
ものである。
【0002】
【従来の技術】バウンダリイスキャンとは、ボードある
いはパッケージ上に搭載されたLSI間の配線の実装状
態をテストする方式であり、これを実現するために、L
SIの内部にLSIピン数分のバウンダリイスキャン回
路を入れておく必要がある。これにより、INTES
T、EXTEST、RUNBIST等のテストを行うこ
とができる。なお、BISTとは、LSI回路内部にパ
ターン生成器と符号検出器を有し、LSI回路内部でラ
ンダムなデータ(LSIスキャンデータ)を発生させ、
LSI内部をテストする手法である。このBISTの制
御は、JTAG回路を利用して行い、実行はRUNBI
ST命令によって行われる。JTAG規格におけるバウ
ンダリイスキャン回路の構成について図を用いて説明す
る。
いはパッケージ上に搭載されたLSI間の配線の実装状
態をテストする方式であり、これを実現するために、L
SIの内部にLSIピン数分のバウンダリイスキャン回
路を入れておく必要がある。これにより、INTES
T、EXTEST、RUNBIST等のテストを行うこ
とができる。なお、BISTとは、LSI回路内部にパ
ターン生成器と符号検出器を有し、LSI回路内部でラ
ンダムなデータ(LSIスキャンデータ)を発生させ、
LSI内部をテストする手法である。このBISTの制
御は、JTAG回路を利用して行い、実行はRUNBI
ST命令によって行われる。JTAG規格におけるバウ
ンダリイスキャン回路の構成について図を用いて説明す
る。
【0003】図1は、LSIの入力ピンとユーザ論理の
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。図1において、10はLSIピン(入力
ピン)、11は外部セル、12はバウンダリイ・スキャ
ン・レジスタである。バウンダリイ・スキャン・レジス
タ12内には、15a,15b,15cの3つのレジス
タが存在する。レジスタ15aはシフト用マスタレジス
タであり、レジスタ15bはシフト用スレーブレジスタ
であり、レジスタ15cはアップデート用レジスタであ
る。レジスタ15aの回路構成は図2に示すようになっ
ており、23、25は入力信号端子、24、26はクロ
ック信号入力端子、29は出力信号端子、27a〜27
hは論理回路である。入力信号端子1D 23の信号が
ハイレベルであった場合、クロック信号入力端子C1
24がハイレベルであり、クロック信号入力端子C2
26がローレベルの時、27aの出力はローレベル、2
7bの出力はハイレベル、27c、27dの出力はハイ
レベルとなる。これにより、27eの出力はハイレベ
ル、すなわち出力信号端子Q 29はハイレベルとな
り、入力信号端子1D 23の信号のレベルと同じレベ
ルの信号が出力信号端子Q 29から出力される。ま
た、この時、入力信号端子1D 23の信号がローレベ
ルであれば、出力信号端子Q 29の信号レベルは逆に
ローレベルになる。出力信号端子Q 29に出力された
信号のレベルは、クロック信号入力端子C1 24及び
クロック信号入力端子C2 26がローレベルの時に
は、そのまま保持される。また、クロック信号入力端子
C1 24がローレベルであり、クロック信号入力端子
C2 26がハイレベルの時には、入力信号端子2D 2
5の信号レベルが出力信号端子Q 29に出力される。
そして、クロック信号入力端子C1 24の及びクロッ
ク信号入力端子C2 26がローレベルの時には出力信
号端子Q 29の信号のレベルはそのまま保持されるも
のである。
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。図1において、10はLSIピン(入力
ピン)、11は外部セル、12はバウンダリイ・スキャ
ン・レジスタである。バウンダリイ・スキャン・レジス
タ12内には、15a,15b,15cの3つのレジス
タが存在する。レジスタ15aはシフト用マスタレジス
タであり、レジスタ15bはシフト用スレーブレジスタ
であり、レジスタ15cはアップデート用レジスタであ
る。レジスタ15aの回路構成は図2に示すようになっ
ており、23、25は入力信号端子、24、26はクロ
ック信号入力端子、29は出力信号端子、27a〜27
hは論理回路である。入力信号端子1D 23の信号が
ハイレベルであった場合、クロック信号入力端子C1
24がハイレベルであり、クロック信号入力端子C2
26がローレベルの時、27aの出力はローレベル、2
7bの出力はハイレベル、27c、27dの出力はハイ
レベルとなる。これにより、27eの出力はハイレベ
ル、すなわち出力信号端子Q 29はハイレベルとな
り、入力信号端子1D 23の信号のレベルと同じレベ
ルの信号が出力信号端子Q 29から出力される。ま
た、この時、入力信号端子1D 23の信号がローレベ
ルであれば、出力信号端子Q 29の信号レベルは逆に
ローレベルになる。出力信号端子Q 29に出力された
信号のレベルは、クロック信号入力端子C1 24及び
クロック信号入力端子C2 26がローレベルの時に
は、そのまま保持される。また、クロック信号入力端子
C1 24がローレベルであり、クロック信号入力端子
C2 26がハイレベルの時には、入力信号端子2D 2
5の信号レベルが出力信号端子Q 29に出力される。
そして、クロック信号入力端子C1 24の及びクロッ
ク信号入力端子C2 26がローレベルの時には出力信
号端子Q 29の信号のレベルはそのまま保持されるも
のである。
【0004】図3は、レジスタ15b及び15cの回路
構成を示す図であり、30は入力信号端子、31はクロ
ック信号入力端子、34は出力信号端子、32a〜32
eは論理回路である。入力信号端子1D 30の信号が
ハイレベルの時は、クロック信号入力端子C1 31が
ハイレベルの時、32aの出力は出力はローレベル、3
2bの出力はハイレベルとなり、32cの出力はハイレ
ベル、すなわち出力信号端子Q 34はハイレベルとな
り、入力信号端子1D 30の信号レベルと同じレベル
が出力される。このとき、入力信号端子1D 30の信
号がローレベルならば、出力信号端子Q 34は逆にロ
ーレベルになる。31のクロック信号入力端 子C1が
ローレベルの時には34の出力信号端子Qの値は保持さ
れる。
構成を示す図であり、30は入力信号端子、31はクロ
ック信号入力端子、34は出力信号端子、32a〜32
eは論理回路である。入力信号端子1D 30の信号が
ハイレベルの時は、クロック信号入力端子C1 31が
ハイレベルの時、32aの出力は出力はローレベル、3
2bの出力はハイレベルとなり、32cの出力はハイレ
ベル、すなわち出力信号端子Q 34はハイレベルとな
り、入力信号端子1D 30の信号レベルと同じレベル
が出力される。このとき、入力信号端子1D 30の信
号がローレベルならば、出力信号端子Q 34は逆にロ
ーレベルになる。31のクロック信号入力端 子C1が
ローレベルの時には34の出力信号端子Qの値は保持さ
れる。
【0005】このレジスタ群で構成されるバウンダリイ
・スキャン・レジスタ12を用いバウンダリイスキャン
のEXTESTを実施する場合には、前段のバウンダリ
イ・スキャン・レジスタの出力となるバウンダリイスキ
ャンインデータ13は、ShiftクロックA 14を
ハイレベルにした時、シフト用マスタレジスタ15aの
出力へ出力される。そしてShiftクロックB 16
をハイレベルにした時、シフト用マスタレジスタ15a
の出力はシフト用スレーブレジスタ15bの出力へ出力
される。そしてこの出力はバウンダリイスキャンアウト
データ19となり、後段のバウンダリ・スキャン・レジ
スタに接続され、順次ShiftクロックによりLSI
ピン全ピンに接続されたバウンダリイ・スキャン・レジ
スタへバウンダリイスキャンデータとしてシフトされて
いく。一方、LSIピン10からのデータを取り込むた
めには、Captureクロック18をハイレベルにす
ることによりシフト用マスタレジスタ15aの出力へ出
力し、このデータはShiftクロックB16によりシ
フト用スレーブレジスタ15bの出力へ出力し、バウン
ダリイスキャンアウトデータ19へ出力される。
・スキャン・レジスタ12を用いバウンダリイスキャン
のEXTESTを実施する場合には、前段のバウンダリ
イ・スキャン・レジスタの出力となるバウンダリイスキ
ャンインデータ13は、ShiftクロックA 14を
ハイレベルにした時、シフト用マスタレジスタ15aの
出力へ出力される。そしてShiftクロックB 16
をハイレベルにした時、シフト用マスタレジスタ15a
の出力はシフト用スレーブレジスタ15bの出力へ出力
される。そしてこの出力はバウンダリイスキャンアウト
データ19となり、後段のバウンダリ・スキャン・レジ
スタに接続され、順次ShiftクロックによりLSI
ピン全ピンに接続されたバウンダリイ・スキャン・レジ
スタへバウンダリイスキャンデータとしてシフトされて
いく。一方、LSIピン10からのデータを取り込むた
めには、Captureクロック18をハイレベルにす
ることによりシフト用マスタレジスタ15aの出力へ出
力し、このデータはShiftクロックB16によりシ
フト用スレーブレジスタ15bの出力へ出力し、バウン
ダリイスキャンアウトデータ19へ出力される。
【0006】また、LSI内部回路のテストであるバウ
ンダリイスキャンのINTEST実施時には、Upda
teクロック17をハイレベルにすることによりバウン
ダリイ・スキャン・レジスタを介してシフトしたバウン
ダリイスキャンデータ(シフト用マスタレジスタ15a
の出力)をアップデート用レジスタ15cの出力へ出力
し、20のINTESTモード信号によりLSIピンか
らのデータとバウンダリイスキャンデータを選択する2
1のセレクタでバウンダリイスキャンデータを選択し、
22のユーザ論理に取り込みを行う。このように1つの
バウンダリイ・スキャン・レジスタ内には、3つのレジ
スタを必要とし、このバウンダリイ・スキャン・レジス
タはユーザ論理とは独立に設ける必要がある。
ンダリイスキャンのINTEST実施時には、Upda
teクロック17をハイレベルにすることによりバウン
ダリイ・スキャン・レジスタを介してシフトしたバウン
ダリイスキャンデータ(シフト用マスタレジスタ15a
の出力)をアップデート用レジスタ15cの出力へ出力
し、20のINTESTモード信号によりLSIピンか
らのデータとバウンダリイスキャンデータを選択する2
1のセレクタでバウンダリイスキャンデータを選択し、
22のユーザ論理に取り込みを行う。このように1つの
バウンダリイ・スキャン・レジスタ内には、3つのレジ
スタを必要とし、このバウンダリイ・スキャン・レジス
タはユーザ論理とは独立に設ける必要がある。
【0007】図4は、LSIの出力ピンとユーザ論理の
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。46はLSIピン(出力ピン)、45は
外部セル、41はバウンダリイ・スキャン・レジスタで
ある。バウンダリイ・スキャン・レジスタ41は42
a,42b,42cの3つのレジスタで構成され、レジ
スタ42aの回路構成は図2に示す回路構成と同様であ
り、レジスタ42b及び42cの回路構成は図3に示す
回路構成と同様である。また、レジスタ42aはシフト
用マスタレジスタであり、レジスタ42bはシフト用ス
レーブレジスタであり、レジスタ42cはアップデート
用レジスタである。
間にバウンダリイ・スキャン・レジスタを接続した場合
の構成を示す。46はLSIピン(出力ピン)、45は
外部セル、41はバウンダリイ・スキャン・レジスタで
ある。バウンダリイ・スキャン・レジスタ41は42
a,42b,42cの3つのレジスタで構成され、レジ
スタ42aの回路構成は図2に示す回路構成と同様であ
り、レジスタ42b及び42cの回路構成は図3に示す
回路構成と同様である。また、レジスタ42aはシフト
用マスタレジスタであり、レジスタ42bはシフト用ス
レーブレジスタであり、レジスタ42cはアップデート
用レジスタである。
【0008】このレジスタ群で構成されるバウンダリイ
・スキャン・レジスタを用いバウンダリイスキャンのE
XTESTを実施する場合、前段のバウンダリイ・スキ
ャン・レジスタの出力であるバウンダリイスキャンイン
データ37は、ShiftクロックA 38をハイレベ
ルにした時、シフト用マスタレジスタ42aの出力へ出
力される。そしてShiftクロックB40をハイレベ
ルにした時、シフト用マスタレジスタ42aの出力を4
2bのシフト用スレーブレジスタの出力へ出力される。
この出力はバウンダリイスキャンアウトデータ47とな
り、後段のバウンダリイ・スキャン・レジスタに出力さ
れ、順次ShiftクロックによりLSI全ピンに接続
されたバウンダリイ・スキャン・レジスタへバウンダリ
イスキャンデータとしてシフトされていく。
・スキャン・レジスタを用いバウンダリイスキャンのE
XTESTを実施する場合、前段のバウンダリイ・スキ
ャン・レジスタの出力であるバウンダリイスキャンイン
データ37は、ShiftクロックA 38をハイレベ
ルにした時、シフト用マスタレジスタ42aの出力へ出
力される。そしてShiftクロックB40をハイレベ
ルにした時、シフト用マスタレジスタ42aの出力を4
2bのシフト用スレーブレジスタの出力へ出力される。
この出力はバウンダリイスキャンアウトデータ47とな
り、後段のバウンダリイ・スキャン・レジスタに出力さ
れ、順次ShiftクロックによりLSI全ピンに接続
されたバウンダリイ・スキャン・レジスタへバウンダリ
イスキャンデータとしてシフトされていく。
【0009】バウンダリイスキャンのEXTEST時及
びLSI内部回路のテストを行うINTEST時には、
バウンダリイスキャンデータをLSIピン46に出力す
るため、Updateクロック39をハイレベルにする
ことで、バウンダリイスキャンデータをアップデート用
レジスタ42cの出力へ出力し、INTEST/EXT
ESTモード信号43によりユーザ論理とバウンダリイ
スキャンデータを選択するセレクタ44でバウンダリイ
スキャンデータを選択し、LSIピン46へ出力する。
びLSI内部回路のテストを行うINTEST時には、
バウンダリイスキャンデータをLSIピン46に出力す
るため、Updateクロック39をハイレベルにする
ことで、バウンダリイスキャンデータをアップデート用
レジスタ42cの出力へ出力し、INTEST/EXT
ESTモード信号43によりユーザ論理とバウンダリイ
スキャンデータを選択するセレクタ44でバウンダリイ
スキャンデータを選択し、LSIピン46へ出力する。
【0010】一方、バウンダリイスキャンのINTES
T時には、ユーザ論理35のデータを36のCaptu
reクロックをハイレベルにすることにより42aのシ
フト用マスタレジスタの出力へ出力し、Shiftクロ
ックB 40によりシフト用スレーブレジスタ42bの
出力へ出力し、バウンダリイスキャンアウトデータ47
として出力する。
T時には、ユーザ論理35のデータを36のCaptu
reクロックをハイレベルにすることにより42aのシ
フト用マスタレジスタの出力へ出力し、Shiftクロ
ックB 40によりシフト用スレーブレジスタ42bの
出力へ出力し、バウンダリイスキャンアウトデータ47
として出力する。
【0011】このように1つのバウンダリイ・スキャン
・レジスタ内には、3つのレジスタを必要とし、このバ
ウンダリイ・スキャン・レジスタはユーザ論理とは独立
に設ける必要がある。
・レジスタ内には、3つのレジスタを必要とし、このバ
ウンダリイ・スキャン・レジスタはユーザ論理とは独立
に設ける必要がある。
【0012】
【発明が解決しようとする課題】このバウンダリイスキ
ャン回路は、テスト用であり、その半導体集積回路の本
来の仕様には寄与しないにも拘らず、チップ内の大きな
面積を占め、いわゆるオーバーヘッドが大きくなり、そ
のため、本来の動作仕様の実現に使える部分が圧迫され
てしまい、もしくはチップの面積が大きくなってしまう
という問題がある。本発明は、バウンダリイ・スキャン
・レジスタのアップデート用レジスタとユーザ論理のフ
リップフロップを兼用することにより、LSIの面積へ
のオーバーヘッドを低減するバウンダリイスキャン回路
を提供することにある。
ャン回路は、テスト用であり、その半導体集積回路の本
来の仕様には寄与しないにも拘らず、チップ内の大きな
面積を占め、いわゆるオーバーヘッドが大きくなり、そ
のため、本来の動作仕様の実現に使える部分が圧迫され
てしまい、もしくはチップの面積が大きくなってしまう
という問題がある。本発明は、バウンダリイ・スキャン
・レジスタのアップデート用レジスタとユーザ論理のフ
リップフロップを兼用することにより、LSIの面積へ
のオーバーヘッドを低減するバウンダリイスキャン回路
を提供することにある。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、JTAG回路搭載のLSI回路における
LSI入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、入力信号端子とクロック信
号入力端子の対を2組有するLSI入力ピンの直後に配
置されたユーザ論理のフリップフロップの一方の対をユ
ーザ論理用のデータ入力端子とシステムクロック用端子
に用い、他方の対をスキャンデータ入力端子とスキャン
クロック用端子に用いて前記ユーザ論理のフリップフロ
ップを前記アップデート用レジスタに兼用し、該ユーザ
論理のフリップフロップのスキャンデータ入力端子に、
バウンダリイスキャン時にシフト用マスタレジスタから
シフト用スレーブレジスタへ転送するバウンダリイスキ
ャンデータを入力し、LSIスキャンモード時に、LS
I入力ピンから前記ユーザ論理のフリップフロップのユ
ーザ論理用のデータ入力端子に入力され該フリップフロ
ップの出力端子から出力されるLSIスキャンインデー
タをLSIスキャンモード信号により選択する制御回路
を設け、該制御回路の出力を前記シフト用マスタレジス
タの入力とするようにしている。
め、本発明は、JTAG回路搭載のLSI回路における
LSI入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、入力信号端子とクロック信
号入力端子の対を2組有するLSI入力ピンの直後に配
置されたユーザ論理のフリップフロップの一方の対をユ
ーザ論理用のデータ入力端子とシステムクロック用端子
に用い、他方の対をスキャンデータ入力端子とスキャン
クロック用端子に用いて前記ユーザ論理のフリップフロ
ップを前記アップデート用レジスタに兼用し、該ユーザ
論理のフリップフロップのスキャンデータ入力端子に、
バウンダリイスキャン時にシフト用マスタレジスタから
シフト用スレーブレジスタへ転送するバウンダリイスキ
ャンデータを入力し、LSIスキャンモード時に、LS
I入力ピンから前記ユーザ論理のフリップフロップのユ
ーザ論理用のデータ入力端子に入力され該フリップフロ
ップの出力端子から出力されるLSIスキャンインデー
タをLSIスキャンモード信号により選択する制御回路
を設け、該制御回路の出力を前記シフト用マスタレジス
タの入力とするようにしている。
【0014】さらに、LSIスキャンモード時には、シ
ステムクロックでLSI入力ピンからのLSIスキャン
インデータを前記ユーザ論理のフリップフロップのユー
ザ論理用のデータ入力端子に入力し、次いで該ユーザ論
理のフリップフロップの出力を前記シフト用マスタレジ
スタに取り込むクロックで該シフト用マスタレジスタに
取り込むことにより、LSIスキャンインデータをクロ
ック2段転送し、該シフト用マスタレジスタの出力を前
記シフト用スレーブレジスタを介してスキャンアウトす
る構成とし、LSIスキャンインデータをバウンダリイ
スキャン回路のシフト用レジスタを経由してスキャンア
ウトさせることにより、JTAG規格であるバウンダリ
イスキャンのINTEST、RUNBIST等LSI回
路のテスト実施時にアップデート用レジスタと兼用させ
たユーザ論理のフリップフロップをスキャンイン/アウ
ト可能とし、ユーザ論理側の診断も可能とするようにし
ている。
ステムクロックでLSI入力ピンからのLSIスキャン
インデータを前記ユーザ論理のフリップフロップのユー
ザ論理用のデータ入力端子に入力し、次いで該ユーザ論
理のフリップフロップの出力を前記シフト用マスタレジ
スタに取り込むクロックで該シフト用マスタレジスタに
取り込むことにより、LSIスキャンインデータをクロ
ック2段転送し、該シフト用マスタレジスタの出力を前
記シフト用スレーブレジスタを介してスキャンアウトす
る構成とし、LSIスキャンインデータをバウンダリイ
スキャン回路のシフト用レジスタを経由してスキャンア
ウトさせることにより、JTAG規格であるバウンダリ
イスキャンのINTEST、RUNBIST等LSI回
路のテスト実施時にアップデート用レジスタと兼用させ
たユーザ論理のフリップフロップをスキャンイン/アウ
ト可能とし、ユーザ論理側の診断も可能とするようにし
ている。
【0015】また、JTAG回路搭載のLSI回路にお
けるユーザ論理とLSI出力ピンの間に配置された、シ
フト用マスタレジスタとシフト用スレーブレジスタとマ
スタレジスタ後段のアップデート用レジスタにより構成
されるバウンダリイ・スキャン・レジスタを備えるバウ
ンダリイスキャン回路において、入力信号端子とクロッ
ク信号入力端子の対を2組有するLSI出力ピンの直前
に配置されたユーザ論理のフリップフロップの一方の対
をユーザ論理用のデータ入力端子とシステムクロック用
端子に用い、他方の対をスキャンデータ入力端子とスキ
ャンクロック用端子に用いて前記ユーザ論理のフリップ
フロップを前記アップデート用レジスタに兼用し、バウ
ンダリイスキャン時には前記シフト用マスタレジスタの
出力を、LSIスキャンアウト時にはLSIスキャンア
ウトデータをLSIスキャンモード信号により選択する
制御回路を設け、該制御回路の出力をユーザ論理のフリ
ップフロップのスキャンデータ入力端子に入力する構成
としたことを特徴とするバウンダリイスキャン回路。
けるユーザ論理とLSI出力ピンの間に配置された、シ
フト用マスタレジスタとシフト用スレーブレジスタとマ
スタレジスタ後段のアップデート用レジスタにより構成
されるバウンダリイ・スキャン・レジスタを備えるバウ
ンダリイスキャン回路において、入力信号端子とクロッ
ク信号入力端子の対を2組有するLSI出力ピンの直前
に配置されたユーザ論理のフリップフロップの一方の対
をユーザ論理用のデータ入力端子とシステムクロック用
端子に用い、他方の対をスキャンデータ入力端子とスキ
ャンクロック用端子に用いて前記ユーザ論理のフリップ
フロップを前記アップデート用レジスタに兼用し、バウ
ンダリイスキャン時には前記シフト用マスタレジスタの
出力を、LSIスキャンアウト時にはLSIスキャンア
ウトデータをLSIスキャンモード信号により選択する
制御回路を設け、該制御回路の出力をユーザ論理のフリ
ップフロップのスキャンデータ入力端子に入力する構成
としたことを特徴とするバウンダリイスキャン回路。
【0016】
【発明の実施の形態】以下、本発明によるバウンダリイ
スキャン回路の実施形態を図面により詳細に説明する。
図5は本発明におけるシステム入力ピンとユーザ論理の
間に接続したバウンダリイスキャン回路の回路図であ
る。
スキャン回路の実施形態を図面により詳細に説明する。
図5は本発明におけるシステム入力ピンとユーザ論理の
間に接続したバウンダリイスキャン回路の回路図であ
る。
【0017】58はバウンダリイ・スキャン・レジスタ
であり、図1に示したJTAG規格におけるバウンダリ
イ・スキャン・レジスタに比べ、バウンダリイ・スキャ
ン・レジスタの中にLSIピン直後のユーザ論理のフリ
ップフロップ59cを入れ込み、このフリップフロップ
のスキャン動作側(入力信号端子2D、クロック信号入
力端子からの信号による動作する場合の回路を指す)を
バウンダリイ・スキャン・レジスタのアップデート用レ
ジスタとして使用することで、バウンダリイ・スキャン
・レジスタのアップデート用レジスタを削減している。
なお、上記フリップフロップ59cの回路構成は、シフ
ト用マスタレジスタ59aと同様の回路構成であり、ま
た、シフト用マスタレジスタ59aは前述のシフト用マ
スタレジスタ15aあるいは42aと同様の回路構成で
あり、シフト用スレーブレジスタ59bは前述のシフト
用スレーブレジスタ15bあるいは42bと同様の回路
構成である。
であり、図1に示したJTAG規格におけるバウンダリ
イ・スキャン・レジスタに比べ、バウンダリイ・スキャ
ン・レジスタの中にLSIピン直後のユーザ論理のフリ
ップフロップ59cを入れ込み、このフリップフロップ
のスキャン動作側(入力信号端子2D、クロック信号入
力端子からの信号による動作する場合の回路を指す)を
バウンダリイ・スキャン・レジスタのアップデート用レ
ジスタとして使用することで、バウンダリイ・スキャン
・レジスタのアップデート用レジスタを削減している。
なお、上記フリップフロップ59cの回路構成は、シフ
ト用マスタレジスタ59aと同様の回路構成であり、ま
た、シフト用マスタレジスタ59aは前述のシフト用マ
スタレジスタ15aあるいは42aと同様の回路構成で
あり、シフト用スレーブレジスタ59bは前述のシフト
用スレーブレジスタ15bあるいは42bと同様の回路
構成である。
【0018】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのEXTESTを実施する
場合、従来と同様に、前段のバウンダリイ・スキャン・
レジスタの出力であるバウンダリイスキャンインデータ
55は、ShiftクロックA 56をハイレベルにし
た時、59aのシフト用マスタレジスタ59aの出力へ
出力され、そしてShiftクロックB 57をハイレ
ベルにした時、シフト用スレーブレジスタ59bの出力
へ出力される。この出力は62のバウンダリイスキャン
アウトデータとなり、後段のバウンダリイ・スキャン・
レジスタに接続され、順次ShiftクロックによりL
SIピン全ピンに接続されたバウンダリイ・スキャン・
レジスタへバウンダリイスキャンデータとしてシフトさ
れてゆく。一方、LSIピン48からのデータを取り込
むためには、52のEXTESTモード信号により60
のセレクタで48のLSIピンからのデータを選択し、
54のCaptureクロックをハイレベルにすること
により59aのシフト用マスタレジスタの出力へ出力
し、このデータはShiftクロックB57によりシフ
ト用スレーブレジスタ59bの出力へ出力し、バウンダ
リイスキャンアウトデータ62へ出力される。
使用しバウンダリイスキャンのEXTESTを実施する
場合、従来と同様に、前段のバウンダリイ・スキャン・
レジスタの出力であるバウンダリイスキャンインデータ
55は、ShiftクロックA 56をハイレベルにし
た時、59aのシフト用マスタレジスタ59aの出力へ
出力され、そしてShiftクロックB 57をハイレ
ベルにした時、シフト用スレーブレジスタ59bの出力
へ出力される。この出力は62のバウンダリイスキャン
アウトデータとなり、後段のバウンダリイ・スキャン・
レジスタに接続され、順次ShiftクロックによりL
SIピン全ピンに接続されたバウンダリイ・スキャン・
レジスタへバウンダリイスキャンデータとしてシフトさ
れてゆく。一方、LSIピン48からのデータを取り込
むためには、52のEXTESTモード信号により60
のセレクタで48のLSIピンからのデータを選択し、
54のCaptureクロックをハイレベルにすること
により59aのシフト用マスタレジスタの出力へ出力
し、このデータはShiftクロックB57によりシフ
ト用スレーブレジスタ59bの出力へ出力し、バウンダ
リイスキャンアウトデータ62へ出力される。
【0019】また、LSI内部回路のテストであるバウ
ンダリイスキャンのINTEST実施時には、Upda
teクロック51をハイレベルにすることによりシフト
用マスタレジスタ59aの出力を59cのユーザ論理と
兼用したフリップフロップのスキャンデータ入力側から
取り込み、ユーザ論理61に取り込みを行う。
ンダリイスキャンのINTEST実施時には、Upda
teクロック51をハイレベルにすることによりシフト
用マスタレジスタ59aの出力を59cのユーザ論理と
兼用したフリップフロップのスキャンデータ入力側から
取り込み、ユーザ論理61に取り込みを行う。
【0020】バウンダリイスキャンのアップデート用レ
ジスタと兼用したユーザ論理のフリップフロップ59c
のユーザ論理側(入力信号端子1D、クロック信号入力
端子C1からの信号による動作する場合の回路を指す)
は、システムクロック50によりLSIピン48からの
データをユーザ論理61へ出力するが、ユーザ論理59
cのフリップフロップのスキャン動作側をバウンダリイ
・スキャン・レジスタのアップデート用レジスタとして
使用しているために、このフリップフロップはLSIス
キャン(LSI単体のテスト)時のスキャンイン/アウ
トが不可能となり、システムピン48からフリップフロ
ップ59cまでの信号94の結線状態がLSIスキャン
時に診断不可能となってしまう。この問題を解決するた
めに、LSIスキャン動作時にはシステムクロック50
によりLSIピン48から取り込んだデータをフリップ
フロップ59cから出力させ、この出力データをLSI
スキャンモード信号53によりセレクタ60で選択し、
Captureクロック54をハイレベルにすることに
より、シフト用マスタレジスタ59aの出力へ出力する
クロック2段転送を行い、シフト用マスタレジスタ59
aとシフト用スレーブレジスタ59bによりスキャンア
ウトデータ62へ信号94の結線状態のスキャンアウト
を可能にさせ、アップデート用レジスタと兼用させたユ
ーザ論理のためのフリップフロップによりユーザ論理側
の診断を可能とした。
ジスタと兼用したユーザ論理のフリップフロップ59c
のユーザ論理側(入力信号端子1D、クロック信号入力
端子C1からの信号による動作する場合の回路を指す)
は、システムクロック50によりLSIピン48からの
データをユーザ論理61へ出力するが、ユーザ論理59
cのフリップフロップのスキャン動作側をバウンダリイ
・スキャン・レジスタのアップデート用レジスタとして
使用しているために、このフリップフロップはLSIス
キャン(LSI単体のテスト)時のスキャンイン/アウ
トが不可能となり、システムピン48からフリップフロ
ップ59cまでの信号94の結線状態がLSIスキャン
時に診断不可能となってしまう。この問題を解決するた
めに、LSIスキャン動作時にはシステムクロック50
によりLSIピン48から取り込んだデータをフリップ
フロップ59cから出力させ、この出力データをLSI
スキャンモード信号53によりセレクタ60で選択し、
Captureクロック54をハイレベルにすることに
より、シフト用マスタレジスタ59aの出力へ出力する
クロック2段転送を行い、シフト用マスタレジスタ59
aとシフト用スレーブレジスタ59bによりスキャンア
ウトデータ62へ信号94の結線状態のスキャンアウト
を可能にさせ、アップデート用レジスタと兼用させたユ
ーザ論理のためのフリップフロップによりユーザ論理側
の診断を可能とした。
【0021】図6は本発明におけるシステム出力ピンと
ユーザ論理の間に接続するバウンダリイスキャン回路で
ある。本回路においても、図5と同様にバウンダリイ・
スキャン・レジスタ72の中にLSIピン73c直前の
ユーザ論理のフリップフロップを入れ込み、このフリッ
プフロップのスキャン動作側をバウンダリイ・スキャン
・レジスタのアップデート用レジスタとして使用するこ
とで、バウンダリイ・スキャン・レジスタのアップデー
ト用レジスタを削減している。
ユーザ論理の間に接続するバウンダリイスキャン回路で
ある。本回路においても、図5と同様にバウンダリイ・
スキャン・レジスタ72の中にLSIピン73c直前の
ユーザ論理のフリップフロップを入れ込み、このフリッ
プフロップのスキャン動作側をバウンダリイ・スキャン
・レジスタのアップデート用レジスタとして使用するこ
とで、バウンダリイ・スキャン・レジスタのアップデー
ト用レジスタを削減している。
【0022】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのEXTESTを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ69をShif
tクロックA 70をハイレベルにした時、バウンダリ
イスキャンインデータ69をシフト用マスタレジスタ7
3aの出力へ出力する。そして該出力をShiftクロ
ックB 71をハイレベルにした時、シフト用スレーブ
レジスタ73bの出力へ出力し、この出力はバウンダリ
イスキャンアウトデータ78となり、後段のバウンダリ
イ・スキャン・レジスタに接続され、順次Shiftク
ロックによりシステム全ピンに接続されたバウンダリイ
・スキャン・レジスタへバウンダリイスキャンデータと
してシフトしていく。
使用しバウンダリイスキャンのEXTESTを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ69をShif
tクロックA 70をハイレベルにした時、バウンダリ
イスキャンインデータ69をシフト用マスタレジスタ7
3aの出力へ出力する。そして該出力をShiftクロ
ックB 71をハイレベルにした時、シフト用スレーブ
レジスタ73bの出力へ出力し、この出力はバウンダリ
イスキャンアウトデータ78となり、後段のバウンダリ
イ・スキャン・レジスタに接続され、順次Shiftク
ロックによりシステム全ピンに接続されたバウンダリイ
・スキャン・レジスタへバウンダリイスキャンデータと
してシフトしていく。
【0023】なお、バウンダリイスキャンのEXTES
T時にバウンダリイスキャンデータをシステム出力ピン
77に出力するため、LSIスキャンモード信号66を
ローレベルにすることにより、セレクタ74でシフト用
マスタレジスタ73aから出力されるバウンダリイスキ
ャンデータを選択し、Updateクロック 67をハ
イレベルにすることで、バウンダリイ・スキャン・レジ
スタ73cのアップデート用レジスタと兼用したユーザ
論理のフリップフロップのスキャン入力側から取り込
み、77のLSIピンへ出力する。
T時にバウンダリイスキャンデータをシステム出力ピン
77に出力するため、LSIスキャンモード信号66を
ローレベルにすることにより、セレクタ74でシフト用
マスタレジスタ73aから出力されるバウンダリイスキ
ャンデータを選択し、Updateクロック 67をハ
イレベルにすることで、バウンダリイ・スキャン・レジ
スタ73cのアップデート用レジスタと兼用したユーザ
論理のフリップフロップのスキャン入力側から取り込
み、77のLSIピンへ出力する。
【0024】LSIスキャンアウトデータ65をLSI
ピン77へ出力するには、バウンダリイ・スキャン・レ
ジスタ73cのアップデート用レジスタと兼用させたユ
ーザ論理のフリップフロップのスキャン入力側の前段に
設けたセレクタ74により、LSIスキャン時はLSI
スキャンモード信号66をハイレベルにすることにより
LSIスキャンアウトデータ65を選択し、スキャンク
ロックはLSIスキャンモード信号66によりハイレベ
ルを出し続け、LSIスキャンアウトデータ65をユー
ザ論理のフリップフロップ73cをスルーさせてシステ
ム出力ピン77に出力する。
ピン77へ出力するには、バウンダリイ・スキャン・レ
ジスタ73cのアップデート用レジスタと兼用させたユ
ーザ論理のフリップフロップのスキャン入力側の前段に
設けたセレクタ74により、LSIスキャン時はLSI
スキャンモード信号66をハイレベルにすることにより
LSIスキャンアウトデータ65を選択し、スキャンク
ロックはLSIスキャンモード信号66によりハイレベ
ルを出し続け、LSIスキャンアウトデータ65をユー
ザ論理のフリップフロップ73cをスルーさせてシステ
ム出力ピン77に出力する。
【0025】図7は本発明におけるシステム双方向ピン
に接続するバウンダリイスキャン回路である。本回路に
おいても図5及び図6同様にバウンダリイ・スキャン・
レジスタ88の中にLSIピン直前のユーザ論理のフリ
ップフロップ89aを入れ込み、このフリップフロップ
のスキャン動作側をバウンダリイ・スキャン・レジスタ
のアップデート用レジスタとして使用することで、バウ
ンダリイ・スキャン・レジスタのアップデート用レジス
タを削減している。なお、外部セル(双方向ピン92)
のデータ出力側及び入力側91は、図5のシステム入力
ピン及び図6のシステム出力ピンに接続するバウンダリ
イ・スキャン・レジスタと同等の構成である。
に接続するバウンダリイスキャン回路である。本回路に
おいても図5及び図6同様にバウンダリイ・スキャン・
レジスタ88の中にLSIピン直前のユーザ論理のフリ
ップフロップ89aを入れ込み、このフリップフロップ
のスキャン動作側をバウンダリイ・スキャン・レジスタ
のアップデート用レジスタとして使用することで、バウ
ンダリイ・スキャン・レジスタのアップデート用レジス
タを削減している。なお、外部セル(双方向ピン92)
のデータ出力側及び入力側91は、図5のシステム入力
ピン及び図6のシステム出力ピンに接続するバウンダリ
イ・スキャン・レジスタと同等の構成である。
【0026】このバウンダリイ・スキャン・レジスタを
使用しバウンダリイスキャンのEXTESTを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ85をShif
tクロックA 86をハイレベルにした時、シフト用マス
タレジスタ89bの出力へ出力し、Shiftクロック
B 87をハイレベルにした時、シフト用スレーブレジ
スタ89cへ出力し、この出力はバウンダリイスキャン
アウトデータ93となり、後段のバウンダリイ・スキャ
ン・レジスタに接続され、順次Shiftクロックによ
りシステム全ピンに接続されたバウンダリイ・スキャン
・レジスタへバウンダリイスキャンデータとしてシフト
していく。
使用しバウンダリイスキャンのEXTESTを実施する
場合、前段のバウンダリイ・スキャン・レジスタの出力
となるバウンダリイスキャンインデータ85をShif
tクロックA 86をハイレベルにした時、シフト用マス
タレジスタ89bの出力へ出力し、Shiftクロック
B 87をハイレベルにした時、シフト用スレーブレジ
スタ89cへ出力し、この出力はバウンダリイスキャン
アウトデータ93となり、後段のバウンダリイ・スキャ
ン・レジスタに接続され、順次Shiftクロックによ
りシステム全ピンに接続されたバウンダリイ・スキャン
・レジスタへバウンダリイスキャンデータとしてシフト
していく。
【0027】なお、バウンダリイスキャンのEXTES
T時にバウンダリイスキャンデータをシステム双方向ピ
ンのイネーブル信号95へ出力するため、Update
クロック83をハイレベルにすることで、シフト用マス
タレジスタ89bの出力をバウンダリイスキャンのアッ
プデート用レジスタと兼用したユーザ論理のフリップフ
ロップ89aのスキャン入力側から取り込み、入出力切
替えモード信号79をローレベルにすることによりセレ
クタ90でバウンダリイスキャンデータを選択し、双方
向外部セル91へのイネーブル制御信号95を出力す
る。
T時にバウンダリイスキャンデータをシステム双方向ピ
ンのイネーブル信号95へ出力するため、Update
クロック83をハイレベルにすることで、シフト用マス
タレジスタ89bの出力をバウンダリイスキャンのアッ
プデート用レジスタと兼用したユーザ論理のフリップフ
ロップ89aのスキャン入力側から取り込み、入出力切
替えモード信号79をローレベルにすることによりセレ
クタ90でバウンダリイスキャンデータを選択し、双方
向外部セル91へのイネーブル制御信号95を出力す
る。
【0028】双方向ピン91によりLSIスキャン時の
スキャンデータをLSIピン92へ出力(イネーブル制
御信号は‘0’)あるいは入力(イネーブル制御信号は
‘1’)を可能とするため、LSIスキャン時は入出力
切替えモード信号79をハイレベルにして、入出力切替
え信号80によりイネーブル制御信号95を制御し、双
方向ピン91を入力状態あるいは出力状態に制御する。
スキャンデータをLSIピン92へ出力(イネーブル制
御信号は‘0’)あるいは入力(イネーブル制御信号は
‘1’)を可能とするため、LSIスキャン時は入出力
切替えモード信号79をハイレベルにして、入出力切替
え信号80によりイネーブル制御信号95を制御し、双
方向ピン91を入力状態あるいは出力状態に制御する。
【0029】
【発明の効果】以上の様に本発明では、JTAG回路が
搭載されているLSI回路において、JTAG規格のバ
ウンダリイ・スキャン・レジスタのアップデート用レジ
スタとユーザ論理のフリップフロップを兼用することに
より、チップ面積へのオーバーヘッドを低減させ、アッ
プデートレジスタと兼用させたユーザ論理のフリップフ
ロップをスキャンイン/アウト可能にさせることでユー
ザ論理の診断も可能とし、LSI内部のスキャンデータ
をLSIピンに出力することを可能とした。
搭載されているLSI回路において、JTAG規格のバ
ウンダリイ・スキャン・レジスタのアップデート用レジ
スタとユーザ論理のフリップフロップを兼用することに
より、チップ面積へのオーバーヘッドを低減させ、アッ
プデートレジスタと兼用させたユーザ論理のフリップフ
ロップをスキャンイン/アウト可能にさせることでユー
ザ論理の診断も可能とし、LSI内部のスキャンデータ
をLSIピンに出力することを可能とした。
【図1】JTAG規格におけるシステム入力ピンに接続
する従来のバウンダリイスキャン回路を示す図である。
する従来のバウンダリイスキャン回路を示す図である。
【図2】JTAG規格におけるバウンダリイ・スキャン
・レジスタ内のシフト用マスタレジスタ回路を示す図で
ある。
・レジスタ内のシフト用マスタレジスタ回路を示す図で
ある。
【図3】JTAG規格におけるバウンダリイ・スキャン
・レジスタ内のシフト用スレーブレジスタとアップデー
トレジスタ回路を示す図である。
・レジスタ内のシフト用スレーブレジスタとアップデー
トレジスタ回路を示す図である。
【図4】JTAG規格におけるシステム出力ピンに接続
する従来のバウンダリイスキャン回路を示す図である。
する従来のバウンダリイスキャン回路を示す図である。
【図5】本発明のLSI入力ピンに接続するバウンダリ
イスキャン回路の構成を示す図である。
イスキャン回路の構成を示す図である。
【図6】本発明のLSI出力ピンに接続するバウンダリ
イスキャン回路の構成を示す図である。
イスキャン回路の構成を示す図である。
【図7】本発明のLSI双方向ピンに接続するバウンダ
リイスキャン回路の構成を示す図である。
リイスキャン回路の構成を示す図である。
12、41、58、72、88 バウンダリイスキャン
回路 15a、42a、59a、73a、89b シフト用マ
スタレジスタ 15b、42b、59b、73b、89c シフト用ス
レーブレジスタ 15c、42c アップデート用レジスタ 59c、73c、89a ユーザ論理のフリップフロッ
プ 60、74 セレクタ
回路 15a、42a、59a、73a、89b シフト用マ
スタレジスタ 15b、42b、59b、73b、89c シフト用ス
レーブレジスタ 15c、42c アップデート用レジスタ 59c、73c、89a ユーザ論理のフリップフロッ
プ 60、74 セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 徹也 神奈川県秦野市堀山下1番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 山縣 良 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (3)
- 【請求項1】 JTAG回路搭載のLSI回路における
LSI入力ピンとユーザ論理の間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、 入力信号端子とクロック信号入力端子の対を2組有する
LSI入力ピンの直後に配置されたユーザ論理のフリッ
プフロップの一方の対をユーザ論理用のデータ入力端子
とシステムクロック用端子に用い、他方の対をスキャン
データ入力端子とスキャンクロック用端子に用いて前記
ユーザ論理のフリップフロップを前記アップデート用レ
ジスタに兼用し、 該ユーザ論理のフリップフロップのスキャンデータ入力
端子に、バウンダリイスキャン時にシフト用マスタレジ
スタからシフト用スレーブレジスタへ転送するバウンダ
リイスキャンデータを入力し、 LSIスキャンモード時に、LSI入力ピンから前記ユ
ーザ論理のフリップフロップのユーザ論理用のデータ入
力端子に入力され該フリップフロップの出力端子から出
力されるLSIスキャンインデータをLSIスキャンモ
ード信号により選択する制御回路を設け、該制御回路の
出力を前記シフト用マスタレジスタの入力とする構成と
したことを特徴とするバウンダリイスキャン回路。 - 【請求項2】 請求項1記載のバウンダリイスキャン回
路において、 LSIスキャンモード時には、システムクロックでLS
I入力ピンからのLSIスキャンインデータを前記ユー
ザ論理のフリップフロップのユーザ論理用のデータ入力
端子に入力し、次いで該ユーザ論理のフリップフロップ
の出力を前記シフト用マスタレジスタに取り込むクロッ
クで該シフト用マスタレジスタに取り込むことにより、
LSIスキャンインデータをクロック2段転送し、該シ
フト用マスタレジスタの出力を前記シフト用スレーブレ
ジスタを介してスキャンアウトする構成とし、 LSIスキャンインデータをバウンダリイスキャン回路
のシフト用レジスタを経由してスキャンアウトさせるこ
とにより、JTAG規格であるバウンダリイスキャンの
INTEST、RUNBIST等LSI回路のテスト実
施時にアップデート用レジスタと兼用させたユーザ論理
のフリップフロップをスキャンイン/アウト可能とし、
ユーザ論理側の診断も可能とすることを特徴とするバウ
ンダリイスキャン回路。 - 【請求項3】 JTAG回路搭載のLSI回路における
ユーザ論理とLSI出力ピンの間に配置された、シフト
用マスタレジスタとシフト用スレーブレジスタとマスタ
レジスタ後段のアップデート用レジスタにより構成され
るバウンダリイ・スキャン・レジスタを備えるバウンダ
リイスキャン回路において、 入力信号端子とクロック信号入力端子の対を2組有する
LSI出力ピンの直前に配置されたユーザ論理のフリッ
プフロップの一方の対をユーザ論理用のデータ入力端子
とシステムクロック用端子に用い、他方の対をスキャン
データ入力端子とスキャンクロック用端子に用いて前記
ユーザ論理のフリップフロップを前記アップデート用レ
ジスタに兼用し、 バウンダリイスキャン時には前記シフト用マスタレジス
タの出力を、LSIスキャンアウト時にはLSIスキャ
ンアウトデータをLSIスキャンモード信号により選択
する制御回路を設け、該制御回路の出力をユーザ論理の
フリップフロップのスキャンデータ入力端子に入力する
構成としたことを特徴とするバウンダリイスキャン回
路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9352466A JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
US09/204,153 US6321355B1 (en) | 1997-12-05 | 1998-12-03 | Semiconductor integrated circuit and method of testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9352466A JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11166961A true JPH11166961A (ja) | 1999-06-22 |
Family
ID=18424268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9352466A Pending JPH11166961A (ja) | 1997-12-05 | 1997-12-05 | バウンダリイスキャン回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6321355B1 (ja) |
JP (1) | JPH11166961A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691289B2 (en) | 2001-07-13 | 2004-02-10 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit including circuit for selecting embedded tap cores |
US7551475B2 (en) | 2006-04-03 | 2009-06-23 | International Business Machines Corporation | Data shifting through scan registers |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI235841B (en) * | 2003-07-02 | 2005-07-11 | Realtek Semiconductor Corp | Multi-clock domain logic device for performing scan test with single scan clock and method thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0420879A (ja) | 1990-05-16 | 1992-01-24 | Matsushita Electric Ind Co Ltd | バウンダリィスキャン回路 |
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