JPS6333240B2 - - Google Patents
Info
- Publication number
- JPS6333240B2 JPS6333240B2 JP57029937A JP2993782A JPS6333240B2 JP S6333240 B2 JPS6333240 B2 JP S6333240B2 JP 57029937 A JP57029937 A JP 57029937A JP 2993782 A JP2993782 A JP 2993782A JP S6333240 B2 JPS6333240 B2 JP S6333240B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- block
- sense amplifier
- memory cells
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000009499 grossing Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特に１個のト
ランジスタと１個のキヤパシタとによつて構成さ
れるメモリセルを有するダイナミツク型記憶装置
に関する。
ランジスタと１個のキヤパシタとによつて構成さ
れるメモリセルを有するダイナミツク型記憶装置
に関する。
近年における集積回路技術の著しい進歩によ
り、大規模、大容量のLSI（大規模集積回路）が
開発され、ダイナミツクRAM（ランダムアクセ
スメモリ）の分野では64kビツトのものが量産さ
れ、256kビツトのものの開発が進められている。
り、大規模、大容量のLSI（大規模集積回路）が
開発され、ダイナミツクRAM（ランダムアクセ
スメモリ）の分野では64kビツトのものが量産さ
れ、256kビツトのものの開発が進められている。
ダイナミツクRAMは、その構成素子の微細化
による大容量化による発展の中で低電源電圧化が
図られ、4kおよび16kビツトRAMの大多数が＋
12V、±5Vの高電源で動作したのに対し、16kビ
ツトRAMの一部と64kビツトRAMでは＋5Vの
単一の低電源で動作するよう改良された。このよ
うな単一電源化に伴ない、従来チツプ外部より半
導体基板電圧（4k、16kビツトRAMでは−5V）
を供給していたが、チツプ上に基板電圧発生装置
を設けることによつて、このような外部からの電
圧供給を不要とした。この基板電圧はｐ−ｎ接合
容量の軽減、各種リーク電流の減少、トランジス
タの閾値電圧の制御に有効である。
による大容量化による発展の中で低電源電圧化が
図られ、4kおよび16kビツトRAMの大多数が＋
12V、±5Vの高電源で動作したのに対し、16kビ
ツトRAMの一部と64kビツトRAMでは＋5Vの
単一の低電源で動作するよう改良された。このよ
うな単一電源化に伴ない、従来チツプ外部より半
導体基板電圧（4k、16kビツトRAMでは−5V）
を供給していたが、チツプ上に基板電圧発生装置
を設けることによつて、このような外部からの電
圧供給を不要とした。この基板電圧はｐ−ｎ接合
容量の軽減、各種リーク電流の減少、トランジス
タの閾値電圧の制御に有効である。
ところで、このチツプ上に設けられた基板電圧
発生装置は、電源として充分に低いインピーダン
スを持たせることはその構成上困難である。この
ため各種ノイズの影響を受けやすい。その一例が
64kビツトRAMの場合、通常256本あるいは512
本のビツト線が一時に充放電する際に、ビツト線
と基板との間の静電容量結合により基板電圧が大
きくゆれることである。この基板電位のゆれの振
幅は、64kビツトRAMではビツト線の充放電の
振幅5Vに対し1V程度あるのが一般的である。こ
の基板電位のゆれはチツプ上、特に一般的に高イ
ンピーダンスの状態になつている回路の動作に悪
影響を及ぼす。
発生装置は、電源として充分に低いインピーダン
スを持たせることはその構成上困難である。この
ため各種ノイズの影響を受けやすい。その一例が
64kビツトRAMの場合、通常256本あるいは512
本のビツト線が一時に充放電する際に、ビツト線
と基板との間の静電容量結合により基板電圧が大
きくゆれることである。この基板電位のゆれの振
幅は、64kビツトRAMではビツト線の充放電の
振幅5Vに対し1V程度あるのが一般的である。こ
の基板電位のゆれはチツプ上、特に一般的に高イ
ンピーダンスの状態になつている回路の動作に悪
影響を及ぼす。
このようなゆれの幅を小さく押えるために、従
来は不純物拡散層によつて構成されていたビツト
線配線をアルミニウムあるいは多結晶シリコンに
置き換えることにより、ビツト線と基板との間の
静電結合容量を減少させたり、あるいは基板と接
地電位との間に平滑キヤパシタを配置する等の改
良がなされている。
来は不純物拡散層によつて構成されていたビツト
線配線をアルミニウムあるいは多結晶シリコンに
置き換えることにより、ビツト線と基板との間の
静電結合容量を減少させたり、あるいは基板と接
地電位との間に平滑キヤパシタを配置する等の改
良がなされている。
ここで第１図は、マトリクス状に配設された複
数個のメモリセル１とセンスアンプ２群とをたと
えば第１、第２ブロツク３，４に分割した従来の
ダイナミツクRAMを示している。このようなブ
ロツク分割はＳ／Ｎ比、動作速度の向上またはリ
フレツシユ回路の減少を目的として行なわれ、セ
ンスアンプ付勢クロツクφSEは共通に配線され、
両ブロツク３，４内のすべてのセンスアンプ２が
動作してビツト線BLの充放電が行なわれる。す
なわち、第１ブロツク３のワード線WL１に接続
されたメモリセル１がアクセスされる時には、こ
のワード線WL１と等価な関係にある第２ブロツ
ク４内のワード線WL２も付勢され、このワード
線WL２に接続されたすべてのメモリセル１はリ
フレツシユされる。なお、このダイナミツク
RAMは第２図に示すようなタイミングのプリチ
ヤージクロツクφP、センスアンプ付勢クロツク
φSE、メモリ選択用のワード線WL信号等によつ
てメモリセル１及びセンスアンプ２が動作する。
したがつて、このメモリでは、ビツト線BLの充
放電により基板の電位にゆれが生ずることは前述
した通りである。
数個のメモリセル１とセンスアンプ２群とをたと
えば第１、第２ブロツク３，４に分割した従来の
ダイナミツクRAMを示している。このようなブ
ロツク分割はＳ／Ｎ比、動作速度の向上またはリ
フレツシユ回路の減少を目的として行なわれ、セ
ンスアンプ付勢クロツクφSEは共通に配線され、
両ブロツク３，４内のすべてのセンスアンプ２が
動作してビツト線BLの充放電が行なわれる。す
なわち、第１ブロツク３のワード線WL１に接続
されたメモリセル１がアクセスされる時には、こ
のワード線WL１と等価な関係にある第２ブロツ
ク４内のワード線WL２も付勢され、このワード
線WL２に接続されたすべてのメモリセル１はリ
フレツシユされる。なお、このダイナミツク
RAMは第２図に示すようなタイミングのプリチ
ヤージクロツクφP、センスアンプ付勢クロツク
φSE、メモリ選択用のワード線WL信号等によつ
てメモリセル１及びセンスアンプ２が動作する。
したがつて、このメモリでは、ビツト線BLの充
放電により基板の電位にゆれが生ずることは前述
した通りである。
また、第３図に示すようなダイナミツクRAM
が考えられている。このメモリも第１図と同様に
２つのブロツクに分割しているが、センスアンプ
付勢クロツクをそれぞれブロツクに対応して
φSE1，φSE2と独立して設け、１メモリサイクル中
にいずれか一方のみが付勢されるようになつてい
る。例えば、いま第１ブロツク３内のワード線
WL１に接続されたいずれか１個のメモリセル１
がアクセスされた時を考える。この時はワード線
WL１が付勢され、その後センスアンプ付勢クロ
ツクφSE1が付勢され、メモリセル１の読み出しあ
るいは書き込みが行なわれる。一方、ワード線
WL１に対応する第２ブロツク４内のワード線
WL２およびクロツクφSE2は、第４図のタイムチ
ヤートの点線で示すように付勢されず、この第２
ブロツク４内の回路は動作せず、ビツト線BLは
フローテイング状態となつている。
が考えられている。このメモリも第１図と同様に
２つのブロツクに分割しているが、センスアンプ
付勢クロツクをそれぞれブロツクに対応して
φSE1，φSE2と独立して設け、１メモリサイクル中
にいずれか一方のみが付勢されるようになつてい
る。例えば、いま第１ブロツク３内のワード線
WL１に接続されたいずれか１個のメモリセル１
がアクセスされた時を考える。この時はワード線
WL１が付勢され、その後センスアンプ付勢クロ
ツクφSE1が付勢され、メモリセル１の読み出しあ
るいは書き込みが行なわれる。一方、ワード線
WL１に対応する第２ブロツク４内のワード線
WL２およびクロツクφSE2は、第４図のタイムチ
ヤートの点線で示すように付勢されず、この第２
ブロツク４内の回路は動作せず、ビツト線BLは
フローテイング状態となつている。
上記第３図のメモリにおいては、主に消費電力
および瞬時消費電力を軽減することを目的として
おり、１メモリサイクル内で充放電されるビツト
線BLの数が第１図に比べて1/2となるために大幅
に電力が軽減される。また、基板電位のゆれも約
１／２に軽減されることになる。しかし、第３図に
示すように、予充電時（プリチヤージサイクル）
にビツト線BL、センスアンプ２を予充電するプ
リチヤージクロツクφPは、第１、第２ブロツク
３，４とも共通に配線されているために、能動時
には第２ブロツク４のビツト線は全て高インピー
ダンスの浮遊状態に放置されることになる。この
ようなことから従来のダイナミツクRAMは基板
電位のゆれが依然として生じ、信頼性の点で少し
難点がある。
および瞬時消費電力を軽減することを目的として
おり、１メモリサイクル内で充放電されるビツト
線BLの数が第１図に比べて1/2となるために大幅
に電力が軽減される。また、基板電位のゆれも約
１／２に軽減されることになる。しかし、第３図に
示すように、予充電時（プリチヤージサイクル）
にビツト線BL、センスアンプ２を予充電するプ
リチヤージクロツクφPは、第１、第２ブロツク
３，４とも共通に配線されているために、能動時
には第２ブロツク４のビツト線は全て高インピー
ダンスの浮遊状態に放置されることになる。この
ようなことから従来のダイナミツクRAMは基板
電位のゆれが依然として生じ、信頼性の点で少し
難点がある。
本発明は上記の事情に鑑みてなされたもので、
メモリセル及びセンスアンプ群をブロツク分割し
て配置し、１メモリサイクルにおいてアクセスさ
れるメモリセルを含まないブロツク内のビツト線
およびセンスアンプを充電する予充電（プリチヤ
ージ）回路をRAMの能動時も遮断することなく
動作させ、これにより充電されるビツト線と基板
との間の容量を平滑コンデンサとして機能させる
ことによつて、消費電力を増加させることなく、
簡単な回路にて基板電圧の変動を小さく押えるこ
とができ、信頼性のあるダイナミツク型記憶装置
を提供することを目的とする。
メモリセル及びセンスアンプ群をブロツク分割し
て配置し、１メモリサイクルにおいてアクセスさ
れるメモリセルを含まないブロツク内のビツト線
およびセンスアンプを充電する予充電（プリチヤ
ージ）回路をRAMの能動時も遮断することなく
動作させ、これにより充電されるビツト線と基板
との間の容量を平滑コンデンサとして機能させる
ことによつて、消費電力を増加させることなく、
簡単な回路にて基板電圧の変動を小さく押えるこ
とができ、信頼性のあるダイナミツク型記憶装置
を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第５図に示すダイナミツクRAMにおいて
も前述同様に１個のトランジスタＱと１個のキヤ
パシタＣとで構成され、マトリクス状に複数個配
設されたメモリセル１、センスアンプ２群は第
１、第２ブロツク３，４に分割配置されている。
また、これらのメモリセル１には、メモリセル選
択のためのワード線WL及びデータの読み出し書
き込みのためのビツト線BLが共通に接続されて
いる。さらに、第１のブロツク３内のセンスアン
プ２には、第１センスアンプ付勢クロツクφSE1お
よびセンスアンプ２を予充電するための第１プリ
チヤージクロツクφP1とが供給され、第２ブロツ
ク４内のセンスアンプ２には、第２センスアンプ
付勢クロツクφSE2およびセンスアンプ２を予充電
するための第２プリチヤージクロツクφP2とが供
給されている。
する。第５図に示すダイナミツクRAMにおいて
も前述同様に１個のトランジスタＱと１個のキヤ
パシタＣとで構成され、マトリクス状に複数個配
設されたメモリセル１、センスアンプ２群は第
１、第２ブロツク３，４に分割配置されている。
また、これらのメモリセル１には、メモリセル選
択のためのワード線WL及びデータの読み出し書
き込みのためのビツト線BLが共通に接続されて
いる。さらに、第１のブロツク３内のセンスアン
プ２には、第１センスアンプ付勢クロツクφSE1お
よびセンスアンプ２を予充電するための第１プリ
チヤージクロツクφP1とが供給され、第２ブロツ
ク４内のセンスアンプ２には、第２センスアンプ
付勢クロツクφSE2およびセンスアンプ２を予充電
するための第２プリチヤージクロツクφP2とが供
給されている。
今、第１ブロツク３において、第６図に示すよ
うにプリチヤージクロツクφP1による予充電後に
ワード線WL１に接続されるメモリセル１の１つ
がアクセスされたとすると、ワード線WL１およ
び第１センスアンプ付勢クロツクφSE1が第６図に
実線で示すように付勢され、このとき第２ブロツ
ク４内のワード線WL２および第２センスアンプ
付勢クロツクφSE2は第６図に点線で示すように付
勢されない。また、この場合に、アクセスされる
メモリセル１を含む第１のブロツク３の第１プリ
チヤージクロツクφP1は第６図に実線で示すよう
に能動時に接地電位に低下されるが、アクセスさ
れるメモリセルを含まない第２ブロツク４の第２
プリチヤージクロツクφP2は能動時も第６図に点
線で示すように高電位に保たれる。ここで、この
プリチヤージクロツクφP1，φP2の高電位は、セン
スアンプ２を挾んで対になつて配置されたビツト
線BL間の電位をプリチヤージサイクルにおいて
高速にかつ殆んど等電位に予充電するために電源
Vcc以上の電圧値に設定するものとする。従つて、
第２ブロツク４内の全てのビツト線BLは、セン
スアンプ２のトランジスタQ21，Q22，Q23，Q24
等を介して能動時にも電源Vccに接続されている。
これにより、第２ブロツク４内のビツト線BLそ
のもの全てが基板と電源Vccとの間の平滑コンデ
ンサとして働らき、第１ブロツク３内のビツト線
BLの充放電により生ずる基板電位のゆれ（変動）
を押えるように作用する。
うにプリチヤージクロツクφP1による予充電後に
ワード線WL１に接続されるメモリセル１の１つ
がアクセスされたとすると、ワード線WL１およ
び第１センスアンプ付勢クロツクφSE1が第６図に
実線で示すように付勢され、このとき第２ブロツ
ク４内のワード線WL２および第２センスアンプ
付勢クロツクφSE2は第６図に点線で示すように付
勢されない。また、この場合に、アクセスされる
メモリセル１を含む第１のブロツク３の第１プリ
チヤージクロツクφP1は第６図に実線で示すよう
に能動時に接地電位に低下されるが、アクセスさ
れるメモリセルを含まない第２ブロツク４の第２
プリチヤージクロツクφP2は能動時も第６図に点
線で示すように高電位に保たれる。ここで、この
プリチヤージクロツクφP1，φP2の高電位は、セン
スアンプ２を挾んで対になつて配置されたビツト
線BL間の電位をプリチヤージサイクルにおいて
高速にかつ殆んど等電位に予充電するために電源
Vcc以上の電圧値に設定するものとする。従つて、
第２ブロツク４内の全てのビツト線BLは、セン
スアンプ２のトランジスタQ21，Q22，Q23，Q24
等を介して能動時にも電源Vccに接続されている。
これにより、第２ブロツク４内のビツト線BLそ
のもの全てが基板と電源Vccとの間の平滑コンデ
ンサとして働らき、第１ブロツク３内のビツト線
BLの充放電により生ずる基板電位のゆれ（変動）
を押えるように作用する。
したがつて、上記実施例によれば、従来のメモ
リに比べてさらに基板電位の変動を小さく押える
ことができる。さらに、従来のプリチヤージクロ
ツクφPを発生する回路に、第３図のワード線WL
１，WL２のいずれかを選択し付勢するアドレス
信号の１つを組み合わせることで２種のプリチヤ
ージクロツクφP1，φP2の選択回路を容易に実現で
き、特に回路を複雑にすることも、消費電力を増
加させることもない。
リに比べてさらに基板電位の変動を小さく押える
ことができる。さらに、従来のプリチヤージクロ
ツクφPを発生する回路に、第３図のワード線WL
１，WL２のいずれかを選択し付勢するアドレス
信号の１つを組み合わせることで２種のプリチヤ
ージクロツクφP1，φP2の選択回路を容易に実現で
き、特に回路を複雑にすることも、消費電力を増
加させることもない。
なお、上記実施例では、メモリセル１およびセ
ンスアンプ２群を２個のブロツクに分割配置して
いるが、これはその他複数個のブロツクに分割し
ても良い。この場合にも前述同様、ブロツクに対
応したプリチヤージクロツクを発生する回路を設
ければ良い。
ンスアンプ２群を２個のブロツクに分割配置して
いるが、これはその他複数個のブロツクに分割し
ても良い。この場合にも前述同様、ブロツクに対
応したプリチヤージクロツクを発生する回路を設
ければ良い。
以上説明したように本発明によれば、メモリセ
ル及びセンスアンプ群をブロツク分割して配置
し、１メモリサイクルにおいてアクセスされるメ
モリセルを含まないブロツク内のビツト線および
センスアンプを充電するプリチヤージ回路を
RAMの能動時も遮断することなく動作させ、こ
れにより充電されるビツト線と基板との間の容量
を平滑コンデンサとして機能させるようにしてい
るので、消費電力を増加させることなく、簡単な
回路にて基板電位の変動を小さく押えることがで
き、信頼性のあるダイナミツク型記憶装置を提供
できる。
ル及びセンスアンプ群をブロツク分割して配置
し、１メモリサイクルにおいてアクセスされるメ
モリセルを含まないブロツク内のビツト線および
センスアンプを充電するプリチヤージ回路を
RAMの能動時も遮断することなく動作させ、こ
れにより充電されるビツト線と基板との間の容量
を平滑コンデンサとして機能させるようにしてい
るので、消費電力を増加させることなく、簡単な
回路にて基板電位の変動を小さく押えることがで
き、信頼性のあるダイナミツク型記憶装置を提供
できる。
第１図乃至第４図は従来のダイナミツクRAM
の構成図とそのタイムチヤート、第５図は本発明
の一実施例に係るダイナミツクRAMの要部構成
図、第６図は第５図のダイナミツクRAMの動作
を説明するためのタイムチヤートである。 １……メモリセル、２……センスアンプ、３…
…第１ブロツク、４……第２ブロツク、WL……
ワード線、BL……ビツト線、Vcc……電源、φP1，
φP2……プリチヤージクロツク、φSE1，φSE2……セ
ンスアンプ付勢クロツク、Q11〜Q14，Q21〜Q24
……トランジスタ。
の構成図とそのタイムチヤート、第５図は本発明
の一実施例に係るダイナミツクRAMの要部構成
図、第６図は第５図のダイナミツクRAMの動作
を説明するためのタイムチヤートである。 １……メモリセル、２……センスアンプ、３…
…第１ブロツク、４……第２ブロツク、WL……
ワード線、BL……ビツト線、Vcc……電源、φP1，
φP2……プリチヤージクロツク、φSE1，φSE2……セ
ンスアンプ付勢クロツク、Q11〜Q14，Q21〜Q24
……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ １個のトランジスタと１個のキヤパシタとか
らなるメモリセルを複数個マトリクス状に半導体
基板上に配設したダイナミツク型記憶装置におい
て、 前記複数個のメモリセルとこのメモリセルに接
続される複数のワード線、ビツト線、センスアン
プ群とを複数個のブロツクに分割し、 記憶装置能動時には１メモリサイクル中にアク
セスされるメモリセルを含まないブロツク内のセ
ンスアンプ及びビツト線は付勢されず予充電時に
は上記ブロツク内のビツト線及びセンスアンプを
予充電するプリチヤージクロツクは電源電圧以上
の高電圧に保つことを特徴とするダイナミツク型
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147885A JPS58147885A (ja) | 1983-09-02 |
| JPS6333240B2 true JPS6333240B2 (ja) | 1988-07-04 |
Family
ID=12289899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029937A Granted JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147885A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544382B2 (ja) * | 1987-04-24 | 1996-10-16 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
| JPH07107799B2 (ja) * | 1992-11-04 | 1995-11-15 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH07176188A (ja) * | 1994-10-21 | 1995-07-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-02-26 JP JP57029937A patent/JPS58147885A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147885A (ja) | 1983-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008936B1 (ko) | Cmos 다이내믹램 | |
| US4636981A (en) | Semiconductor memory device having a voltage push-up circuit | |
| US6404670B2 (en) | Multiple ports memory-cell structure | |
| KR100299750B1 (ko) | 반도체 기억장치 | |
| US5255235A (en) | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors | |
| US5402378A (en) | Circuit for generating a clock signal to separate bit lines in a semiconductor memory device | |
| US5966340A (en) | Semiconductor memory device having hierarchical word line structure | |
| US5590080A (en) | Dynamic random access memory with variable sense-amplifier drive capacity | |
| Furuyama et al. | An experimental 2-bit/cell storage DRAM for macrocell or memory-on-logic application | |
| US4982367A (en) | Dynamic random access memory with well-balanced read-out voltage on bit line pair and operating method therefor | |
| JP2006324007A (ja) | Ｄｒａｍアレイ用ビット線プリチャージ手法 | |
| JPH08153856A (ja) | 半導体記憶装置 | |
| EP0373672B1 (en) | Semiconductor memory circuit having an improved restoring control circuit | |
| US5428577A (en) | Semiconductor storage device having word-line voltage booster circuit with decoder and charger | |
| EP0502398B1 (en) | Dynamic random access memory device with bit lines partially shared between sense amplifier circuits | |
| JPS6085492A (ja) | ダイナミツクメモリ装置 | |
| US5666306A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US6091646A (en) | Method and apparatus for coupling data from a memory device using a single ended read data path | |
| US5926410A (en) | Memory array architecture and method for dynamic cell plate sensing | |
| EP0195631A2 (en) | Semiconductor memory | |
| US4380055A (en) | Static RAM memory cell | |
| US5710738A (en) | Low power dynamic random access memory | |
| US6483139B1 (en) | Semiconductor memory device formed on semiconductor substrate | |
| JPS6333240B2 (ja) | ||
| US4308594A (en) | MOS Memory cell |