JPS6333240B2 - - Google Patents
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- JPS6333240B2 JPS6333240B2 JP57029937A JP2993782A JPS6333240B2 JP S6333240 B2 JPS6333240 B2 JP S6333240B2 JP 57029937 A JP57029937 A JP 57029937A JP 2993782 A JP2993782 A JP 2993782A JP S6333240 B2 JPS6333240 B2 JP S6333240B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- block
- sense amplifier
- memory cells
- blocks
- Prior art date
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Links
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- 239000000758 substrate Substances 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000009499 grossing Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特に1個のト
ランジスタと1個のキヤパシタとによつて構成さ
れるメモリセルを有するダイナミツク型記憶装置
に関する。
ランジスタと1個のキヤパシタとによつて構成さ
れるメモリセルを有するダイナミツク型記憶装置
に関する。
近年における集積回路技術の著しい進歩によ
り、大規模、大容量のLSI(大規模集積回路)が
開発され、ダイナミツクRAM(ランダムアクセ
スメモリ)の分野では64kビツトのものが量産さ
れ、256kビツトのものの開発が進められている。
り、大規模、大容量のLSI(大規模集積回路)が
開発され、ダイナミツクRAM(ランダムアクセ
スメモリ)の分野では64kビツトのものが量産さ
れ、256kビツトのものの開発が進められている。
ダイナミツクRAMは、その構成素子の微細化
による大容量化による発展の中で低電源電圧化が
図られ、4kおよび16kビツトRAMの大多数が+
12V、±5Vの高電源で動作したのに対し、16kビ
ツトRAMの一部と64kビツトRAMでは+5Vの
単一の低電源で動作するよう改良された。このよ
うな単一電源化に伴ない、従来チツプ外部より半
導体基板電圧(4k、16kビツトRAMでは−5V)
を供給していたが、チツプ上に基板電圧発生装置
を設けることによつて、このような外部からの電
圧供給を不要とした。この基板電圧はp−n接合
容量の軽減、各種リーク電流の減少、トランジス
タの閾値電圧の制御に有効である。
による大容量化による発展の中で低電源電圧化が
図られ、4kおよび16kビツトRAMの大多数が+
12V、±5Vの高電源で動作したのに対し、16kビ
ツトRAMの一部と64kビツトRAMでは+5Vの
単一の低電源で動作するよう改良された。このよ
うな単一電源化に伴ない、従来チツプ外部より半
導体基板電圧(4k、16kビツトRAMでは−5V)
を供給していたが、チツプ上に基板電圧発生装置
を設けることによつて、このような外部からの電
圧供給を不要とした。この基板電圧はp−n接合
容量の軽減、各種リーク電流の減少、トランジス
タの閾値電圧の制御に有効である。
ところで、このチツプ上に設けられた基板電圧
発生装置は、電源として充分に低いインピーダン
スを持たせることはその構成上困難である。この
ため各種ノイズの影響を受けやすい。その一例が
64kビツトRAMの場合、通常256本あるいは512
本のビツト線が一時に充放電する際に、ビツト線
と基板との間の静電容量結合により基板電圧が大
きくゆれることである。この基板電位のゆれの振
幅は、64kビツトRAMではビツト線の充放電の
振幅5Vに対し1V程度あるのが一般的である。こ
の基板電位のゆれはチツプ上、特に一般的に高イ
ンピーダンスの状態になつている回路の動作に悪
影響を及ぼす。
発生装置は、電源として充分に低いインピーダン
スを持たせることはその構成上困難である。この
ため各種ノイズの影響を受けやすい。その一例が
64kビツトRAMの場合、通常256本あるいは512
本のビツト線が一時に充放電する際に、ビツト線
と基板との間の静電容量結合により基板電圧が大
きくゆれることである。この基板電位のゆれの振
幅は、64kビツトRAMではビツト線の充放電の
振幅5Vに対し1V程度あるのが一般的である。こ
の基板電位のゆれはチツプ上、特に一般的に高イ
ンピーダンスの状態になつている回路の動作に悪
影響を及ぼす。
このようなゆれの幅を小さく押えるために、従
来は不純物拡散層によつて構成されていたビツト
線配線をアルミニウムあるいは多結晶シリコンに
置き換えることにより、ビツト線と基板との間の
静電結合容量を減少させたり、あるいは基板と接
地電位との間に平滑キヤパシタを配置する等の改
良がなされている。
来は不純物拡散層によつて構成されていたビツト
線配線をアルミニウムあるいは多結晶シリコンに
置き換えることにより、ビツト線と基板との間の
静電結合容量を減少させたり、あるいは基板と接
地電位との間に平滑キヤパシタを配置する等の改
良がなされている。
ここで第1図は、マトリクス状に配設された複
数個のメモリセル1とセンスアンプ2群とをたと
えば第1、第2ブロツク3,4に分割した従来の
ダイナミツクRAMを示している。このようなブ
ロツク分割はS/N比、動作速度の向上またはリ
フレツシユ回路の減少を目的として行なわれ、セ
ンスアンプ付勢クロツクφSEは共通に配線され、
両ブロツク3,4内のすべてのセンスアンプ2が
動作してビツト線BLの充放電が行なわれる。す
なわち、第1ブロツク3のワード線WL1に接続
されたメモリセル1がアクセスされる時には、こ
のワード線WL1と等価な関係にある第2ブロツ
ク4内のワード線WL2も付勢され、このワード
線WL2に接続されたすべてのメモリセル1はリ
フレツシユされる。なお、このダイナミツク
RAMは第2図に示すようなタイミングのプリチ
ヤージクロツクφP、センスアンプ付勢クロツク
φSE、メモリ選択用のワード線WL信号等によつ
てメモリセル1及びセンスアンプ2が動作する。
したがつて、このメモリでは、ビツト線BLの充
放電により基板の電位にゆれが生ずることは前述
した通りである。
数個のメモリセル1とセンスアンプ2群とをたと
えば第1、第2ブロツク3,4に分割した従来の
ダイナミツクRAMを示している。このようなブ
ロツク分割はS/N比、動作速度の向上またはリ
フレツシユ回路の減少を目的として行なわれ、セ
ンスアンプ付勢クロツクφSEは共通に配線され、
両ブロツク3,4内のすべてのセンスアンプ2が
動作してビツト線BLの充放電が行なわれる。す
なわち、第1ブロツク3のワード線WL1に接続
されたメモリセル1がアクセスされる時には、こ
のワード線WL1と等価な関係にある第2ブロツ
ク4内のワード線WL2も付勢され、このワード
線WL2に接続されたすべてのメモリセル1はリ
フレツシユされる。なお、このダイナミツク
RAMは第2図に示すようなタイミングのプリチ
ヤージクロツクφP、センスアンプ付勢クロツク
φSE、メモリ選択用のワード線WL信号等によつ
てメモリセル1及びセンスアンプ2が動作する。
したがつて、このメモリでは、ビツト線BLの充
放電により基板の電位にゆれが生ずることは前述
した通りである。
また、第3図に示すようなダイナミツクRAM
が考えられている。このメモリも第1図と同様に
2つのブロツクに分割しているが、センスアンプ
付勢クロツクをそれぞれブロツクに対応して
φSE1,φSE2と独立して設け、1メモリサイクル中
にいずれか一方のみが付勢されるようになつてい
る。例えば、いま第1ブロツク3内のワード線
WL1に接続されたいずれか1個のメモリセル1
がアクセスされた時を考える。この時はワード線
WL1が付勢され、その後センスアンプ付勢クロ
ツクφSE1が付勢され、メモリセル1の読み出しあ
るいは書き込みが行なわれる。一方、ワード線
WL1に対応する第2ブロツク4内のワード線
WL2およびクロツクφSE2は、第4図のタイムチ
ヤートの点線で示すように付勢されず、この第2
ブロツク4内の回路は動作せず、ビツト線BLは
フローテイング状態となつている。
が考えられている。このメモリも第1図と同様に
2つのブロツクに分割しているが、センスアンプ
付勢クロツクをそれぞれブロツクに対応して
φSE1,φSE2と独立して設け、1メモリサイクル中
にいずれか一方のみが付勢されるようになつてい
る。例えば、いま第1ブロツク3内のワード線
WL1に接続されたいずれか1個のメモリセル1
がアクセスされた時を考える。この時はワード線
WL1が付勢され、その後センスアンプ付勢クロ
ツクφSE1が付勢され、メモリセル1の読み出しあ
るいは書き込みが行なわれる。一方、ワード線
WL1に対応する第2ブロツク4内のワード線
WL2およびクロツクφSE2は、第4図のタイムチ
ヤートの点線で示すように付勢されず、この第2
ブロツク4内の回路は動作せず、ビツト線BLは
フローテイング状態となつている。
上記第3図のメモリにおいては、主に消費電力
および瞬時消費電力を軽減することを目的として
おり、1メモリサイクル内で充放電されるビツト
線BLの数が第1図に比べて1/2となるために大幅
に電力が軽減される。また、基板電位のゆれも約
1/2に軽減されることになる。しかし、第3図に
示すように、予充電時(プリチヤージサイクル)
にビツト線BL、センスアンプ2を予充電するプ
リチヤージクロツクφPは、第1、第2ブロツク
3,4とも共通に配線されているために、能動時
には第2ブロツク4のビツト線は全て高インピー
ダンスの浮遊状態に放置されることになる。この
ようなことから従来のダイナミツクRAMは基板
電位のゆれが依然として生じ、信頼性の点で少し
難点がある。
および瞬時消費電力を軽減することを目的として
おり、1メモリサイクル内で充放電されるビツト
線BLの数が第1図に比べて1/2となるために大幅
に電力が軽減される。また、基板電位のゆれも約
1/2に軽減されることになる。しかし、第3図に
示すように、予充電時(プリチヤージサイクル)
にビツト線BL、センスアンプ2を予充電するプ
リチヤージクロツクφPは、第1、第2ブロツク
3,4とも共通に配線されているために、能動時
には第2ブロツク4のビツト線は全て高インピー
ダンスの浮遊状態に放置されることになる。この
ようなことから従来のダイナミツクRAMは基板
電位のゆれが依然として生じ、信頼性の点で少し
難点がある。
本発明は上記の事情に鑑みてなされたもので、
メモリセル及びセンスアンプ群をブロツク分割し
て配置し、1メモリサイクルにおいてアクセスさ
れるメモリセルを含まないブロツク内のビツト線
およびセンスアンプを充電する予充電(プリチヤ
ージ)回路をRAMの能動時も遮断することなく
動作させ、これにより充電されるビツト線と基板
との間の容量を平滑コンデンサとして機能させる
ことによつて、消費電力を増加させることなく、
簡単な回路にて基板電圧の変動を小さく押えるこ
とができ、信頼性のあるダイナミツク型記憶装置
を提供することを目的とする。
メモリセル及びセンスアンプ群をブロツク分割し
て配置し、1メモリサイクルにおいてアクセスさ
れるメモリセルを含まないブロツク内のビツト線
およびセンスアンプを充電する予充電(プリチヤ
ージ)回路をRAMの能動時も遮断することなく
動作させ、これにより充電されるビツト線と基板
との間の容量を平滑コンデンサとして機能させる
ことによつて、消費電力を増加させることなく、
簡単な回路にて基板電圧の変動を小さく押えるこ
とができ、信頼性のあるダイナミツク型記憶装置
を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第5図に示すダイナミツクRAMにおいて
も前述同様に1個のトランジスタQと1個のキヤ
パシタCとで構成され、マトリクス状に複数個配
設されたメモリセル1、センスアンプ2群は第
1、第2ブロツク3,4に分割配置されている。
また、これらのメモリセル1には、メモリセル選
択のためのワード線WL及びデータの読み出し書
き込みのためのビツト線BLが共通に接続されて
いる。さらに、第1のブロツク3内のセンスアン
プ2には、第1センスアンプ付勢クロツクφSE1お
よびセンスアンプ2を予充電するための第1プリ
チヤージクロツクφP1とが供給され、第2ブロツ
ク4内のセンスアンプ2には、第2センスアンプ
付勢クロツクφSE2およびセンスアンプ2を予充電
するための第2プリチヤージクロツクφP2とが供
給されている。
する。第5図に示すダイナミツクRAMにおいて
も前述同様に1個のトランジスタQと1個のキヤ
パシタCとで構成され、マトリクス状に複数個配
設されたメモリセル1、センスアンプ2群は第
1、第2ブロツク3,4に分割配置されている。
また、これらのメモリセル1には、メモリセル選
択のためのワード線WL及びデータの読み出し書
き込みのためのビツト線BLが共通に接続されて
いる。さらに、第1のブロツク3内のセンスアン
プ2には、第1センスアンプ付勢クロツクφSE1お
よびセンスアンプ2を予充電するための第1プリ
チヤージクロツクφP1とが供給され、第2ブロツ
ク4内のセンスアンプ2には、第2センスアンプ
付勢クロツクφSE2およびセンスアンプ2を予充電
するための第2プリチヤージクロツクφP2とが供
給されている。
今、第1ブロツク3において、第6図に示すよ
うにプリチヤージクロツクφP1による予充電後に
ワード線WL1に接続されるメモリセル1の1つ
がアクセスされたとすると、ワード線WL1およ
び第1センスアンプ付勢クロツクφSE1が第6図に
実線で示すように付勢され、このとき第2ブロツ
ク4内のワード線WL2および第2センスアンプ
付勢クロツクφSE2は第6図に点線で示すように付
勢されない。また、この場合に、アクセスされる
メモリセル1を含む第1のブロツク3の第1プリ
チヤージクロツクφP1は第6図に実線で示すよう
に能動時に接地電位に低下されるが、アクセスさ
れるメモリセルを含まない第2ブロツク4の第2
プリチヤージクロツクφP2は能動時も第6図に点
線で示すように高電位に保たれる。ここで、この
プリチヤージクロツクφP1,φP2の高電位は、セン
スアンプ2を挾んで対になつて配置されたビツト
線BL間の電位をプリチヤージサイクルにおいて
高速にかつ殆んど等電位に予充電するために電源
Vcc以上の電圧値に設定するものとする。従つて、
第2ブロツク4内の全てのビツト線BLは、セン
スアンプ2のトランジスタQ21,Q22,Q23,Q24
等を介して能動時にも電源Vccに接続されている。
これにより、第2ブロツク4内のビツト線BLそ
のもの全てが基板と電源Vccとの間の平滑コンデ
ンサとして働らき、第1ブロツク3内のビツト線
BLの充放電により生ずる基板電位のゆれ(変動)
を押えるように作用する。
うにプリチヤージクロツクφP1による予充電後に
ワード線WL1に接続されるメモリセル1の1つ
がアクセスされたとすると、ワード線WL1およ
び第1センスアンプ付勢クロツクφSE1が第6図に
実線で示すように付勢され、このとき第2ブロツ
ク4内のワード線WL2および第2センスアンプ
付勢クロツクφSE2は第6図に点線で示すように付
勢されない。また、この場合に、アクセスされる
メモリセル1を含む第1のブロツク3の第1プリ
チヤージクロツクφP1は第6図に実線で示すよう
に能動時に接地電位に低下されるが、アクセスさ
れるメモリセルを含まない第2ブロツク4の第2
プリチヤージクロツクφP2は能動時も第6図に点
線で示すように高電位に保たれる。ここで、この
プリチヤージクロツクφP1,φP2の高電位は、セン
スアンプ2を挾んで対になつて配置されたビツト
線BL間の電位をプリチヤージサイクルにおいて
高速にかつ殆んど等電位に予充電するために電源
Vcc以上の電圧値に設定するものとする。従つて、
第2ブロツク4内の全てのビツト線BLは、セン
スアンプ2のトランジスタQ21,Q22,Q23,Q24
等を介して能動時にも電源Vccに接続されている。
これにより、第2ブロツク4内のビツト線BLそ
のもの全てが基板と電源Vccとの間の平滑コンデ
ンサとして働らき、第1ブロツク3内のビツト線
BLの充放電により生ずる基板電位のゆれ(変動)
を押えるように作用する。
したがつて、上記実施例によれば、従来のメモ
リに比べてさらに基板電位の変動を小さく押える
ことができる。さらに、従来のプリチヤージクロ
ツクφPを発生する回路に、第3図のワード線WL
1,WL2のいずれかを選択し付勢するアドレス
信号の1つを組み合わせることで2種のプリチヤ
ージクロツクφP1,φP2の選択回路を容易に実現で
き、特に回路を複雑にすることも、消費電力を増
加させることもない。
リに比べてさらに基板電位の変動を小さく押える
ことができる。さらに、従来のプリチヤージクロ
ツクφPを発生する回路に、第3図のワード線WL
1,WL2のいずれかを選択し付勢するアドレス
信号の1つを組み合わせることで2種のプリチヤ
ージクロツクφP1,φP2の選択回路を容易に実現で
き、特に回路を複雑にすることも、消費電力を増
加させることもない。
なお、上記実施例では、メモリセル1およびセ
ンスアンプ2群を2個のブロツクに分割配置して
いるが、これはその他複数個のブロツクに分割し
ても良い。この場合にも前述同様、ブロツクに対
応したプリチヤージクロツクを発生する回路を設
ければ良い。
ンスアンプ2群を2個のブロツクに分割配置して
いるが、これはその他複数個のブロツクに分割し
ても良い。この場合にも前述同様、ブロツクに対
応したプリチヤージクロツクを発生する回路を設
ければ良い。
以上説明したように本発明によれば、メモリセ
ル及びセンスアンプ群をブロツク分割して配置
し、1メモリサイクルにおいてアクセスされるメ
モリセルを含まないブロツク内のビツト線および
センスアンプを充電するプリチヤージ回路を
RAMの能動時も遮断することなく動作させ、こ
れにより充電されるビツト線と基板との間の容量
を平滑コンデンサとして機能させるようにしてい
るので、消費電力を増加させることなく、簡単な
回路にて基板電位の変動を小さく押えることがで
き、信頼性のあるダイナミツク型記憶装置を提供
できる。
ル及びセンスアンプ群をブロツク分割して配置
し、1メモリサイクルにおいてアクセスされるメ
モリセルを含まないブロツク内のビツト線および
センスアンプを充電するプリチヤージ回路を
RAMの能動時も遮断することなく動作させ、こ
れにより充電されるビツト線と基板との間の容量
を平滑コンデンサとして機能させるようにしてい
るので、消費電力を増加させることなく、簡単な
回路にて基板電位の変動を小さく押えることがで
き、信頼性のあるダイナミツク型記憶装置を提供
できる。
第1図乃至第4図は従来のダイナミツクRAM
の構成図とそのタイムチヤート、第5図は本発明
の一実施例に係るダイナミツクRAMの要部構成
図、第6図は第5図のダイナミツクRAMの動作
を説明するためのタイムチヤートである。 1……メモリセル、2……センスアンプ、3…
…第1ブロツク、4……第2ブロツク、WL……
ワード線、BL……ビツト線、Vcc……電源、φP1,
φP2……プリチヤージクロツク、φSE1,φSE2……セ
ンスアンプ付勢クロツク、Q11〜Q14,Q21〜Q24
……トランジスタ。
の構成図とそのタイムチヤート、第5図は本発明
の一実施例に係るダイナミツクRAMの要部構成
図、第6図は第5図のダイナミツクRAMの動作
を説明するためのタイムチヤートである。 1……メモリセル、2……センスアンプ、3…
…第1ブロツク、4……第2ブロツク、WL……
ワード線、BL……ビツト線、Vcc……電源、φP1,
φP2……プリチヤージクロツク、φSE1,φSE2……セ
ンスアンプ付勢クロツク、Q11〜Q14,Q21〜Q24
……トランジスタ。
Claims (1)
- 【特許請求の範囲】 1 1個のトランジスタと1個のキヤパシタとか
らなるメモリセルを複数個マトリクス状に半導体
基板上に配設したダイナミツク型記憶装置におい
て、 前記複数個のメモリセルとこのメモリセルに接
続される複数のワード線、ビツト線、センスアン
プ群とを複数個のブロツクに分割し、 記憶装置能動時には1メモリサイクル中にアク
セスされるメモリセルを含まないブロツク内のセ
ンスアンプ及びビツト線は付勢されず予充電時に
は上記ブロツク内のビツト線及びセンスアンプを
予充電するプリチヤージクロツクは電源電圧以上
の高電圧に保つことを特徴とするダイナミツク型
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58147885A JPS58147885A (ja) | 1983-09-02 |
JPS6333240B2 true JPS6333240B2 (ja) | 1988-07-04 |
Family
ID=12289899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57029937A Granted JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58147885A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2544382B2 (ja) * | 1987-04-24 | 1996-10-16 | 株式会社日立製作所 | ダイナミツク型ram |
JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
JPH07107799B2 (ja) * | 1992-11-04 | 1995-11-15 | 日本電気株式会社 | 半導体メモリ装置 |
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-
1982
- 1982-02-26 JP JP57029937A patent/JPS58147885A/ja active Granted
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Publication number | Publication date |
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JPS58147885A (ja) | 1983-09-02 |
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