JPH09321275A - 埋込ゲート形静電誘導半導体素子 - Google Patents
埋込ゲート形静電誘導半導体素子Info
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- JPH09321275A JPH09321275A JP4347497A JP4347497A JPH09321275A JP H09321275 A JPH09321275 A JP H09321275A JP 4347497 A JP4347497 A JP 4347497A JP 4347497 A JP4347497 A JP 4347497A JP H09321275 A JPH09321275 A JP H09321275A
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Abstract
(57)【要約】
【課題】 フィールド領域の寸法を増大することなく、
より高い耐圧特性を有する埋込ゲート形静電誘導半導体
素子を提供する。 【解決手段】 アノード領域2と、カソード領域6と、
ゲート領域5と、電界集中緩和領域8と、ゲート領域4
の一部4a及びFLR8の表面に形成された半絶縁性の
層12とを有する。半絶縁性の層を部分的に除去した部
分4aにゲート電極5を形成している。FLRの表面か
ら半絶縁性の層をリング状に部分的に除去した部分に、
半絶縁性の層及びFLRの両方に電気接触させた導電層
20を形成する。絶縁性の層がSIPOS膜からなる。
導電層と前記ゲート電極が同一の導電材料からなる。カ
ソード領域の表面と前記電界集中緩和領域の表面との段
差が、FLRの表面と導電層の幅の差の半分に等しいか
又はそれ以下である。
より高い耐圧特性を有する埋込ゲート形静電誘導半導体
素子を提供する。 【解決手段】 アノード領域2と、カソード領域6と、
ゲート領域5と、電界集中緩和領域8と、ゲート領域4
の一部4a及びFLR8の表面に形成された半絶縁性の
層12とを有する。半絶縁性の層を部分的に除去した部
分4aにゲート電極5を形成している。FLRの表面か
ら半絶縁性の層をリング状に部分的に除去した部分に、
半絶縁性の層及びFLRの両方に電気接触させた導電層
20を形成する。絶縁性の層がSIPOS膜からなる。
導電層と前記ゲート電極が同一の導電材料からなる。カ
ソード領域の表面と前記電界集中緩和領域の表面との段
差が、FLRの表面と導電層の幅の差の半分に等しいか
又はそれ以下である。
Description
【0001】
【発明の属する技術分野】本発明は埋込ゲート形静電誘
導半導体素子に係り、特に、高電圧特性が求められる電
力用半導体スイッチ素子として好適な埋込ゲート形静電
誘導半導体素子に関するものである。
導半導体素子に係り、特に、高電圧特性が求められる電
力用半導体スイッチ素子として好適な埋込ゲート形静電
誘導半導体素子に関するものである。
【0002】
【従来の技術】従来、この種の半導体素子として、例え
ば特開平7−130983号公報によって提案された図
5に示すような構造のものが知られている。同図におい
て、1はアノード電極、2は第1の導電型の半導体領域
からなるP+ 型アノード領域、3は第2の導電型の半導
体領域からなるN- 型ベース領域、4は第1の導電型の
半導体領域からなるP+ 型埋込ゲート領域、5はP+ 型
埋込ゲート領域4の露出面4aに形成されたゲート電
極、6は第2の導電型の半導体領域からなるN+ 型カソ
ード拡散領域、7はカソード電極、8はP+ 型埋込ゲー
ト領域4の形成の際に同時に形成されたP+ 型埋込領域
からなるフィールド・リミッティング・リング(以下、
FLRと称する。)、9はカソード拡散領域6の側壁を
覆って延在する熱酸化膜からなる絶縁膜、12は表面に
窒化膜(Si3 N4 膜)が形成された半絶縁性多結晶シ
リコン膜(SIPOS膜,Semi-Insulating Polycryst
allineSilicon )、13はパッシベーション膜、14は
フィールド領域の最外周に形成された同電位リングであ
り、この同電位リング14上にはアノード電極1と同電
位にされる導電層14aが設けられている。厳密には、
導電層14aの電圧は、アノード電極1の電圧からP+
型アノード領域2及びN- 型ベース領域3間の順電圧降
下0.6Vだけ低い電圧となる。
ば特開平7−130983号公報によって提案された図
5に示すような構造のものが知られている。同図におい
て、1はアノード電極、2は第1の導電型の半導体領域
からなるP+ 型アノード領域、3は第2の導電型の半導
体領域からなるN- 型ベース領域、4は第1の導電型の
半導体領域からなるP+ 型埋込ゲート領域、5はP+ 型
埋込ゲート領域4の露出面4aに形成されたゲート電
極、6は第2の導電型の半導体領域からなるN+ 型カソ
ード拡散領域、7はカソード電極、8はP+ 型埋込ゲー
ト領域4の形成の際に同時に形成されたP+ 型埋込領域
からなるフィールド・リミッティング・リング(以下、
FLRと称する。)、9はカソード拡散領域6の側壁を
覆って延在する熱酸化膜からなる絶縁膜、12は表面に
窒化膜(Si3 N4 膜)が形成された半絶縁性多結晶シ
リコン膜(SIPOS膜,Semi-Insulating Polycryst
allineSilicon )、13はパッシベーション膜、14は
フィールド領域の最外周に形成された同電位リングであ
り、この同電位リング14上にはアノード電極1と同電
位にされる導電層14aが設けられている。厳密には、
導電層14aの電圧は、アノード電極1の電圧からP+
型アノード領域2及びN- 型ベース領域3間の順電圧降
下0.6Vだけ低い電圧となる。
【0003】素子領域を形成しているカソード拡散領域
6などの周囲は円環状に半導体層が除去され、このこと
によって露出されたP+ 型埋込ゲート電極領域4の一部
とFLR8との表面にはSIPOS膜12が被着されて
フィールド領域が形成されている。なお、SIPOS膜
の比抵抗は5×106 〜1×1011Ω・cmの範囲に設定
されている。
6などの周囲は円環状に半導体層が除去され、このこと
によって露出されたP+ 型埋込ゲート電極領域4の一部
とFLR8との表面にはSIPOS膜12が被着されて
フィールド領域が形成されている。なお、SIPOS膜
の比抵抗は5×106 〜1×1011Ω・cmの範囲に設定
されている。
【0004】本例の埋込ゲート形静電誘導半導体素子は
一般に高耐圧特性が要求される静電誘導(SI)サイリ
スタを構成しているが、この高耐圧特性に対応するため
に、FLR8の露出した表面には一度形成された熱酸化
膜が除去されてその代わりにSIPOS膜12が被着さ
れている。なお、SIPOS膜12は半絶縁性であって
界面にエネルギー準位や電荷を持たず安定なものにする
ことができるので、この埋込ゲート形半導体素子では、
FLR8の存在によって、電界集中が緩和されて耐圧が
向上されると共に、SIPOS膜13の存在によってF
LR8の露出する半導体基体の界面の安定化が図られ
る。
一般に高耐圧特性が要求される静電誘導(SI)サイリ
スタを構成しているが、この高耐圧特性に対応するため
に、FLR8の露出した表面には一度形成された熱酸化
膜が除去されてその代わりにSIPOS膜12が被着さ
れている。なお、SIPOS膜12は半絶縁性であって
界面にエネルギー準位や電荷を持たず安定なものにする
ことができるので、この埋込ゲート形半導体素子では、
FLR8の存在によって、電界集中が緩和されて耐圧が
向上されると共に、SIPOS膜13の存在によってF
LR8の露出する半導体基体の界面の安定化が図られ
る。
【0005】
【発明が解決しようとする課題】上述した従来の構造で
は、フィールド領域にFLR8とSIPOS膜12を設
けて耐圧を得るようにしている。このため、耐圧をより
高めるにはFLR8の数を増やす必要がある。しかし、
FLR8の数を増やすとこれに伴ってフィールド領域の
幅が増大して素子を形成するために必要なチップ面積が
大きくなり、電流容量に対するチップ面積効率が低下す
るという問題があった。また、SIPOS膜12のもつ
電界緩和効果を強めて耐圧を上げるために酸素濃度を下
げると、リーク電流が増加するようになっていた。
は、フィールド領域にFLR8とSIPOS膜12を設
けて耐圧を得るようにしている。このため、耐圧をより
高めるにはFLR8の数を増やす必要がある。しかし、
FLR8の数を増やすとこれに伴ってフィールド領域の
幅が増大して素子を形成するために必要なチップ面積が
大きくなり、電流容量に対するチップ面積効率が低下す
るという問題があった。また、SIPOS膜12のもつ
電界緩和効果を強めて耐圧を上げるために酸素濃度を下
げると、リーク電流が増加するようになっていた。
【0006】よって本発明は、上述のような点に鑑み、
フィールド領域の寸法を増大することなく、より高い耐
圧特性を有する埋込ゲート形静電誘導半導体素子を提供
することを課題とするものである。
フィールド領域の寸法を増大することなく、より高い耐
圧特性を有する埋込ゲート形静電誘導半導体素子を提供
することを課題とするものである。
【0007】
【課題を解決するための手段】上記課題を達成するため
本発明により成された請求項1に記載の埋込ゲート形静
電誘導半導体素子は、アノード領域と、カソード領域
と、前記アノード領域及び前記カソード領域の間に埋め
込まれたゲート領域と、該ゲート領域の周囲に形成され
たリング状の電界集中緩和領域と、前記カソード領域の
周囲が環状に除去されて露出された前記ゲート領域の一
部及び前記電界集中緩和領域の表面に形成された半絶縁
性の層とを有し、前記露出されたゲート領域の表面から
前記半絶縁性の層を部分的に除去した部分にゲート電極
を形成してなる埋込ゲート形静電誘導半導体素子におい
て、前記電界集中緩和領域の表面から前記半絶縁性の層
をリング状に部分的に除去した部分に導電層を形成し、
該導電層を前記半絶縁性の層及び前記電界集中緩和領域
の両方に電気接触させたことを特徴としている。
本発明により成された請求項1に記載の埋込ゲート形静
電誘導半導体素子は、アノード領域と、カソード領域
と、前記アノード領域及び前記カソード領域の間に埋め
込まれたゲート領域と、該ゲート領域の周囲に形成され
たリング状の電界集中緩和領域と、前記カソード領域の
周囲が環状に除去されて露出された前記ゲート領域の一
部及び前記電界集中緩和領域の表面に形成された半絶縁
性の層とを有し、前記露出されたゲート領域の表面から
前記半絶縁性の層を部分的に除去した部分にゲート電極
を形成してなる埋込ゲート形静電誘導半導体素子におい
て、前記電界集中緩和領域の表面から前記半絶縁性の層
をリング状に部分的に除去した部分に導電層を形成し、
該導電層を前記半絶縁性の層及び前記電界集中緩和領域
の両方に電気接触させたことを特徴としている。
【0008】上記構成において、電界集中緩和領域の表
面から半絶縁性の層をリング状に部分的に除去した部分
に形成した導電層を、半絶縁性の層及び電界集中緩和領
域の両方に電気接触させているので、ゲート−アノード
間に電圧をかけたとき、電位勾配を形成しない導電層の
範囲の分の電位が半絶縁性の層にかかるようになり、素
子領域の周辺のフィールド領域に導電層のない場合と比
べて半絶縁性の層にかかる電位勾配が強くなり、その分
半絶縁性の層による電界緩和効果が強くなり、半絶縁性
の層がこれと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることと相俟って、耐圧をより向上させることができ
る。
面から半絶縁性の層をリング状に部分的に除去した部分
に形成した導電層を、半絶縁性の層及び電界集中緩和領
域の両方に電気接触させているので、ゲート−アノード
間に電圧をかけたとき、電位勾配を形成しない導電層の
範囲の分の電位が半絶縁性の層にかかるようになり、素
子領域の周辺のフィールド領域に導電層のない場合と比
べて半絶縁性の層にかかる電位勾配が強くなり、その分
半絶縁性の層による電界緩和効果が強くなり、半絶縁性
の層がこれと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることと相俟って、耐圧をより向上させることができ
る。
【0009】上記課題を達成するため本発明により成さ
れた請求項2に記載の埋込ゲート形静電誘導半導体素子
は、請求項1に記載の埋込ゲート形静電誘導半導体素子
おいて、前記半絶縁性の層が、表面に窒化膜を有する半
絶縁性多結晶シリコン膜からなることを特徴としてい
る。
れた請求項2に記載の埋込ゲート形静電誘導半導体素子
は、請求項1に記載の埋込ゲート形静電誘導半導体素子
おいて、前記半絶縁性の層が、表面に窒化膜を有する半
絶縁性多結晶シリコン膜からなることを特徴としてい
る。
【0010】上記構成において、表面に窒化膜を有する
半絶縁性多結晶シリコン膜からなる半絶縁性の層は、熱
酸化膜と異なり高温電圧印加試験などの信頼性試験で劣
化することがなく、これと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることができ、耐圧特性を向上させて、高
信頼性を得ることができる。
半絶縁性多結晶シリコン膜からなる半絶縁性の層は、熱
酸化膜と異なり高温電圧印加試験などの信頼性試験で劣
化することがなく、これと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることができ、耐圧特性を向上させて、高
信頼性を得ることができる。
【0011】上記課題を達成するため本発明により成さ
れた請求項3に記載の埋込ゲート形静電誘導半導体素子
は、請求項1又は2に記載の埋込ゲート形静電誘導半導
体素子おいて、前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴としている。
れた請求項3に記載の埋込ゲート形静電誘導半導体素子
は、請求項1又は2に記載の埋込ゲート形静電誘導半導
体素子おいて、前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴としている。
【0012】上記構成において、導電層とゲート電極が
同一の導電材料からなるので、導電層はゲート電極を形
成する際に同時に形成することができるので、製造工程
を増やすことがない。
同一の導電材料からなるので、導電層はゲート電極を形
成する際に同時に形成することができるので、製造工程
を増やすことがない。
【0013】上記課題を達成するため本発明により成さ
れた請求項4に記載の埋込ゲート形静電誘導半導体素子
は、請求項1〜3のいずれかに記載の埋込ゲート形静電
誘導半導体素子おいて、前記カソード領域の表面と前記
電界集中緩和領域の表面との段差が前記電界集中緩和領
域の表面と前記導電層の幅の差の半分に等しいか又はそ
れ以下であることを特徴としている。
れた請求項4に記載の埋込ゲート形静電誘導半導体素子
は、請求項1〜3のいずれかに記載の埋込ゲート形静電
誘導半導体素子おいて、前記カソード領域の表面と前記
電界集中緩和領域の表面との段差が前記電界集中緩和領
域の表面と前記導電層の幅の差の半分に等しいか又はそ
れ以下であることを特徴としている。
【0014】上記構成において、カソード領域の表面と
電界集中緩和領域の表面との段差が電界集中緩和領域の
表面と導電層の幅の差の半分に等しいか又はそれ以下で
あるので、ゲート領域の一部及び電界集中緩和領域の表
面を露出させるためにカソード領域の周囲を環状に除去
させる際、マスク合わせ時のずれやレジストパターンの
ぼやけなどが生じても、導電層が電界集中緩和領域の表
面からはみ出すことがなく、耐圧特性及び信頼性の向上
をもたらす。
電界集中緩和領域の表面との段差が電界集中緩和領域の
表面と導電層の幅の差の半分に等しいか又はそれ以下で
あるので、ゲート領域の一部及び電界集中緩和領域の表
面を露出させるためにカソード領域の周囲を環状に除去
させる際、マスク合わせ時のずれやレジストパターンの
ぼやけなどが生じても、導電層が電界集中緩和領域の表
面からはみ出すことがなく、耐圧特性及び信頼性の向上
をもたらす。
【0015】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は本発明による埋込ゲート形
静電誘導半導体素子の一実施の形態を示すが、図5につ
いて上述した従来のものと同等の部分には同一の符号を
付してその詳細な説明を省略する。
に基づいて説明する。図1は本発明による埋込ゲート形
静電誘導半導体素子の一実施の形態を示すが、図5につ
いて上述した従来のものと同等の部分には同一の符号を
付してその詳細な説明を省略する。
【0016】同図において、埋込ゲート形静電誘導半導
体素子は、アノード領域2と、カソード領域6と、前記
アノード領域2及び前記カソード領域6の間に埋め込ま
れたゲート領域4と、このゲート領域4の周囲に形成さ
れたP+ 型埋込層からなるリング状の電界集中緩和領域
としてのフィールド・リミッティング・リング(以下、
FLRと称する。)8と、カソード領域6の周囲が環状
に除去されて露出されたゲート領域4の一部4a及びF
LR8の表面に形成された半絶縁性の層としての、表面
に窒化膜(Si3 N4 膜)を有する半絶縁性ポリシリコ
ン膜(SIPOS膜,Semi-Insulating Polycrystalli
ne Silcon )12とを有する。
体素子は、アノード領域2と、カソード領域6と、前記
アノード領域2及び前記カソード領域6の間に埋め込ま
れたゲート領域4と、このゲート領域4の周囲に形成さ
れたP+ 型埋込層からなるリング状の電界集中緩和領域
としてのフィールド・リミッティング・リング(以下、
FLRと称する。)8と、カソード領域6の周囲が環状
に除去されて露出されたゲート領域4の一部4a及びF
LR8の表面に形成された半絶縁性の層としての、表面
に窒化膜(Si3 N4 膜)を有する半絶縁性ポリシリコ
ン膜(SIPOS膜,Semi-Insulating Polycrystalli
ne Silcon )12とを有する。
【0017】露出されたゲート領域4の表面4aの半絶
縁性の層12が部分的に除去され、この部分にゲート電
極5が形成されている。FLR8の表面からもSIPO
S膜12がリング状に部分的に除去され、このリング状
に除去された部分にはSIPOS膜12及びFLR8の
両方に電気接触させて導電層20が形成されている。こ
の導電層20はゲート電極5と同一の導電材料からなっ
ている。なお、1はアノード電極、3は第2の導電型の
半導体領域からなるN- 型ベース領域、7は第2の導電
型の半導体領域からなるN+ 型カソード拡散領域6の表
面に形成されたカソード電極、13はゲート電極5、カ
ソード電極7、SIPOS膜12、導電層20の表面に
形成されたパッシベーション膜、14はフィールド領域
の最外周に形成された同電位リングであり、この同電位
リング14上にはアノード電極1と同電位にされる導電
層14aが設けられている。
縁性の層12が部分的に除去され、この部分にゲート電
極5が形成されている。FLR8の表面からもSIPO
S膜12がリング状に部分的に除去され、このリング状
に除去された部分にはSIPOS膜12及びFLR8の
両方に電気接触させて導電層20が形成されている。こ
の導電層20はゲート電極5と同一の導電材料からなっ
ている。なお、1はアノード電極、3は第2の導電型の
半導体領域からなるN- 型ベース領域、7は第2の導電
型の半導体領域からなるN+ 型カソード拡散領域6の表
面に形成されたカソード電極、13はゲート電極5、カ
ソード電極7、SIPOS膜12、導電層20の表面に
形成されたパッシベーション膜、14はフィールド領域
の最外周に形成された同電位リングであり、この同電位
リング14上にはアノード電極1と同電位にされる導電
層14aが設けられている。
【0018】SIPOS膜12をリング状に部分的に除
去したFLR8の表面の一部分に形成したリング状の導
電層20は、SIPOS膜12及びFLR8の両方に電
気接触されているので、ゲート−アノード間に電圧をか
けたとき、電位勾配を形成しない導電層の範囲の分の電
位がSIPOS膜12にかかるようになる。導電層20
を設けることにより、図2(a)に示すフィールド領域
の同電位リング−ゲート間の電位分布は、図2(b)に
実線で示すようなものとなる。この電位分布は、素子領
域の周辺のフィールド領域に導電層20のない同図に点
線で示すような場合と比べ、SIPOS膜12にかかる
電位勾配が急になって、その分SIPOS膜12による
電界緩和効果が強くなる。このことによって、SIPO
S膜12がこれと接するFLR8及びベース領域3を構
成する基板との界面にエネルギー準位や電荷を持たず界
面を安定なものにすることと相俟って、耐圧をより向上
させることができる。また、導電層20にはFLR8の
拡散ばらつきを相殺してFLR8にかかる電界を均一に
する効果があるので、この点からも耐圧の歩留まりが向
上する。
去したFLR8の表面の一部分に形成したリング状の導
電層20は、SIPOS膜12及びFLR8の両方に電
気接触されているので、ゲート−アノード間に電圧をか
けたとき、電位勾配を形成しない導電層の範囲の分の電
位がSIPOS膜12にかかるようになる。導電層20
を設けることにより、図2(a)に示すフィールド領域
の同電位リング−ゲート間の電位分布は、図2(b)に
実線で示すようなものとなる。この電位分布は、素子領
域の周辺のフィールド領域に導電層20のない同図に点
線で示すような場合と比べ、SIPOS膜12にかかる
電位勾配が急になって、その分SIPOS膜12による
電界緩和効果が強くなる。このことによって、SIPO
S膜12がこれと接するFLR8及びベース領域3を構
成する基板との界面にエネルギー準位や電荷を持たず界
面を安定なものにすることと相俟って、耐圧をより向上
させることができる。また、導電層20にはFLR8の
拡散ばらつきを相殺してFLR8にかかる電界を均一に
する効果があるので、この点からも耐圧の歩留まりが向
上する。
【0019】次に、ベース領域(基板)の比抵抗が30
0Ω・cm、ベース領域の厚さが650μm、フィール
ド領域の幅が650μmであり、フィールド領域に5本
のFLRが50μm間隔で配置されている埋込ゲート形
静電誘導半導体素子について、導電層20がある場合と
ない場合のゲート−アノード間耐圧を比較すると、図3
のグラフに示すようになる。図示グラフから分かるよう
に、導電層20を付加した方のゲート−アノード間耐圧
が350v上昇している。通常、3000v付近でFL
Rを1本追加すると耐圧が300〜400v上昇するの
で、導電層20の追加は1本のFLRの追加とほぼ同等
の耐圧向上をもたらす。なお、FLRを1本追加したと
き約100μmフィールド幅を増加するので、フィール
ド領域の寸法を増大することなく、より高い耐圧特性を
有する埋込ゲート形静電誘導半導体素子が得られること
になる。
0Ω・cm、ベース領域の厚さが650μm、フィール
ド領域の幅が650μmであり、フィールド領域に5本
のFLRが50μm間隔で配置されている埋込ゲート形
静電誘導半導体素子について、導電層20がある場合と
ない場合のゲート−アノード間耐圧を比較すると、図3
のグラフに示すようになる。図示グラフから分かるよう
に、導電層20を付加した方のゲート−アノード間耐圧
が350v上昇している。通常、3000v付近でFL
Rを1本追加すると耐圧が300〜400v上昇するの
で、導電層20の追加は1本のFLRの追加とほぼ同等
の耐圧向上をもたらす。なお、FLRを1本追加したと
き約100μmフィールド幅を増加するので、フィール
ド領域の寸法を増大することなく、より高い耐圧特性を
有する埋込ゲート形静電誘導半導体素子が得られること
になる。
【0020】なお、導電層20はゲート電極5と同一の
導電材料からなるので、ゲート電極5を形成する際に同
時に形成することができ、導電層20を設けても製造工
程を増やすことがない。
導電材料からなるので、ゲート電極5を形成する際に同
時に形成することができ、導電層20を設けても製造工
程を増やすことがない。
【0021】また、カソード領域6の表面とFLR8の
表面との段差Xetcを、SIPOS膜12の表面と導
電層20の幅の差Xalの半分に等しいか又はそれ以下
にしている。このようにすることにより、ゲート4領域
の一部4a及びFLR8の表面を露出させるためにカソ
ード領域6の周囲を環状に除去させる際に、マスク合わ
せ時のずれやレジストパターンのぼやけなどが生じて
も、導電層20がFLR8の表面からはみ出すことがな
く、耐圧特性及び信頼性の向上をもたらす。
表面との段差Xetcを、SIPOS膜12の表面と導
電層20の幅の差Xalの半分に等しいか又はそれ以下
にしている。このようにすることにより、ゲート4領域
の一部4a及びFLR8の表面を露出させるためにカソ
ード領域6の周囲を環状に除去させる際に、マスク合わ
せ時のずれやレジストパターンのぼやけなどが生じて
も、導電層20がFLR8の表面からはみ出すことがな
く、耐圧特性及び信頼性の向上をもたらす。
【0022】次に、図1の埋込ゲート形静電誘導半導体
素子の製造方法を、図4(a)乃至(d)の製造工程を
示す断面図を参照して説明する。先ず、図4(a)に示
すように、第1の導電型の半導体基板であるN- 型の半
導体基板Bの一方の面に、その全面にわたって拡散を行
うことによって、P+ 型のアノード領域2を形成し、そ
の他方の面にP型ドーパントを選択拡散を行うことによ
って、後にP+ 型ゲート電極領域4とP+ 型のFLR8
を形成する第2の導電型の半導体領域Cを形成する。
素子の製造方法を、図4(a)乃至(d)の製造工程を
示す断面図を参照して説明する。先ず、図4(a)に示
すように、第1の導電型の半導体基板であるN- 型の半
導体基板Bの一方の面に、その全面にわたって拡散を行
うことによって、P+ 型のアノード領域2を形成し、そ
の他方の面にP型ドーパントを選択拡散を行うことによ
って、後にP+ 型ゲート電極領域4とP+ 型のFLR8
を形成する第2の導電型の半導体領域Cを形成する。
【0023】続いて、図4(b)に示すように、第2の
導電型の拡散領域Cを形成した半導体基板面に、エピタ
キシャル成長によって単結晶シリコン層を成長させるこ
とにより、N- 型の半導体基板Bと同一導電型のエピタ
キシャル成長層Baを形成する。このエピタキシャル成
長層Baには、その後熱処理を行うことによって、拡散
領域C内のP型ドーパントをエピタキシャル成長層Ba
内に逆拡散させ、拡散領域Cと連続する拡散領域C´を
形成する。次に、エピタキシャル成長層Baの表面から
N型ドーパントを拡散してエピタキシャル成長層Ba内
にN+ 型拡散層Ba1を形成する。
導電型の拡散領域Cを形成した半導体基板面に、エピタ
キシャル成長によって単結晶シリコン層を成長させるこ
とにより、N- 型の半導体基板Bと同一導電型のエピタ
キシャル成長層Baを形成する。このエピタキシャル成
長層Baには、その後熱処理を行うことによって、拡散
領域C内のP型ドーパントをエピタキシャル成長層Ba
内に逆拡散させ、拡散領域Cと連続する拡散領域C´を
形成する。次に、エピタキシャル成長層Baの表面から
N型ドーパントを拡散してエピタキシャル成長層Ba内
にN+ 型拡散層Ba1を形成する。
【0024】その後、図4(c)に示すように、中央部
のカソード領域6と周辺部の同電位リング領域14とを
残してカソード領域6の周囲を環状に選択的にエッチン
グすることによって、一部分4aが露出したP+ 型ゲー
ト領域4とFLR8とを形成する。この状態で、その表
面の全体にSIPOS膜12をCVD法によって被着
し、このSIPOS膜の表面に更に、CVD法によって
Si3 N4 膜(窒化膜)を堆積する。表面に窒化膜が堆
積されたSIPOS膜12は、図示のように選択的にエ
ッチングを行うことによって、カソード領域6の表面、
ゲート領域4の一部分a及び同電位リング領域14が露
出するように除去される。
のカソード領域6と周辺部の同電位リング領域14とを
残してカソード領域6の周囲を環状に選択的にエッチン
グすることによって、一部分4aが露出したP+ 型ゲー
ト領域4とFLR8とを形成する。この状態で、その表
面の全体にSIPOS膜12をCVD法によって被着
し、このSIPOS膜の表面に更に、CVD法によって
Si3 N4 膜(窒化膜)を堆積する。表面に窒化膜が堆
積されたSIPOS膜12は、図示のように選択的にエ
ッチングを行うことによって、カソード領域6の表面、
ゲート領域4の一部分a及び同電位リング領域14が露
出するように除去される。
【0025】その後、図4(d)に示すように、アルミ
ニウム等の導電層を蒸着等により全面に被着した後、こ
の導電層をパターニングして除去することにより、カソ
ード領域6の表面にカソード電極7、P+ 型ゲート領域
4の一部分4aの表面にゲート電極5、FLR8の表面
に導電層20、同電位リング領域14に導電層14aを
それぞれ形成する。
ニウム等の導電層を蒸着等により全面に被着した後、こ
の導電層をパターニングして除去することにより、カソ
ード領域6の表面にカソード電極7、P+ 型ゲート領域
4の一部分4aの表面にゲート電極5、FLR8の表面
に導電層20、同電位リング領域14に導電層14aを
それぞれ形成する。
【0026】最後に、アノード領域2の面にアルミニウ
ム等の導電層を蒸着等により被着して図示しないアノー
ド電極を形成し、外部接続を必要とするカソード電極7
及びゲート電極5を除き、全面にパッシベーション膜1
3を形成することにより、図1に示すSIサイリスタを
製造することができる。
ム等の導電層を蒸着等により被着して図示しないアノー
ド電極を形成し、外部接続を必要とするカソード電極7
及びゲート電極5を除き、全面にパッシベーション膜1
3を形成することにより、図1に示すSIサイリスタを
製造することができる。
【0027】図3から明らかなように、本発明のSIサ
イリスタは耐圧が上昇し、例えば試験時間が4000時
間を越えても耐圧不良が発生せず4000時間以上の性
能を持つようになる。これは、従来例のSIサイリスタ
の場合、100時間を越えた時点で急激に耐圧が劣化す
るものに比べ、顕著な特徴である。この特徴は、SIP
OS膜を設けることによって安定した性能を得ることが
できることを示している。即ち、本発明の埋込ゲート形
半導体素子は、比較的深くエッチングし、FLR構造を
露出させた表面に、半絶縁性のSIPOS膜を形成する
ことによって、界面における電荷の蓄積をなくす効果を
示している。
イリスタは耐圧が上昇し、例えば試験時間が4000時
間を越えても耐圧不良が発生せず4000時間以上の性
能を持つようになる。これは、従来例のSIサイリスタ
の場合、100時間を越えた時点で急激に耐圧が劣化す
るものに比べ、顕著な特徴である。この特徴は、SIP
OS膜を設けることによって安定した性能を得ることが
できることを示している。即ち、本発明の埋込ゲート形
半導体素子は、比較的深くエッチングし、FLR構造を
露出させた表面に、半絶縁性のSIPOS膜を形成する
ことによって、界面における電荷の蓄積をなくす効果を
示している。
【0028】本発明の埋込ゲート形静電誘導半導体素の
一実施の形態として、SIサイリスタの場合を示した
が、静電誘導トランジスタ(SIT)にも適応すること
ができる。静電誘導トランジスタの場合について、図1
のSIサイリスタの断面図を参照して説明すると、アノ
ード電極1をソース電極、P+ 型のアノード拡散領域2
をドレイン領域とし、ベース領域3をソース電極とドレ
イン領域に挟まれたN-型領域とし、埋込み形のゲート
領域4とその一部分4aとを形成するとともに、7をソ
ース電極とする。ゲート領域4の一部分4aの周囲には
FLR8をSIサイリスタと同様に形成する。露出させ
たFLR8を窒化膜で覆われたSIPOS膜12で覆う
ことによって、SIサイリスタの場合と同様な耐圧特性
を得ることができる。勿論、上述した実施の形態とは全
て導電性を反転させた静電誘導半導体素子にも適応でき
ることは明らかである。また、SIサイリスタ、SIT
或いは光SIサイリスタ等に限定するのみならず、エッ
チングによりゲート領域を露出させ、外部導出用の電極
を取り出すタイプの高耐圧素子に適応することができる
ことは言うまでもない。
一実施の形態として、SIサイリスタの場合を示した
が、静電誘導トランジスタ(SIT)にも適応すること
ができる。静電誘導トランジスタの場合について、図1
のSIサイリスタの断面図を参照して説明すると、アノ
ード電極1をソース電極、P+ 型のアノード拡散領域2
をドレイン領域とし、ベース領域3をソース電極とドレ
イン領域に挟まれたN-型領域とし、埋込み形のゲート
領域4とその一部分4aとを形成するとともに、7をソ
ース電極とする。ゲート領域4の一部分4aの周囲には
FLR8をSIサイリスタと同様に形成する。露出させ
たFLR8を窒化膜で覆われたSIPOS膜12で覆う
ことによって、SIサイリスタの場合と同様な耐圧特性
を得ることができる。勿論、上述した実施の形態とは全
て導電性を反転させた静電誘導半導体素子にも適応でき
ることは明らかである。また、SIサイリスタ、SIT
或いは光SIサイリスタ等に限定するのみならず、エッ
チングによりゲート領域を露出させ、外部導出用の電極
を取り出すタイプの高耐圧素子に適応することができる
ことは言うまでもない。
【0029】
【発明の効果】上述のように本発明によれば、電界集中
緩和領域の表面から半絶縁性の層をリング状に部分的に
除去した部分に形成した導電層を、半絶縁性の層及び電
界集中緩和領域の両方に電気接触させているので、ゲー
ト−アノード間に電圧をかけたとき、電位勾配を形成し
ない導電層の範囲の分の電位が半絶縁性の層にかかるよ
うになり、素子領域の周辺のフィールド領域に導電層の
ない場合と比べて半絶縁性の層にかかる電位勾配が強く
なり、その分半絶縁性の層による電界緩和効果が強くな
り、半絶縁性の層がこれと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることと相俟って、耐圧をより向上させる
ことができる。よって、フィールド領域の寸法を増大す
ることなく、より高い耐圧特性を有する埋込ゲート形静
電誘導半導体素子を得ることができる。
緩和領域の表面から半絶縁性の層をリング状に部分的に
除去した部分に形成した導電層を、半絶縁性の層及び電
界集中緩和領域の両方に電気接触させているので、ゲー
ト−アノード間に電圧をかけたとき、電位勾配を形成し
ない導電層の範囲の分の電位が半絶縁性の層にかかるよ
うになり、素子領域の周辺のフィールド領域に導電層の
ない場合と比べて半絶縁性の層にかかる電位勾配が強く
なり、その分半絶縁性の層による電界緩和効果が強くな
り、半絶縁性の層がこれと接する電界集中緩和領域及び
基板との界面にエネルギー準位や電荷を持たず界面を安
定なものにすることと相俟って、耐圧をより向上させる
ことができる。よって、フィールド領域の寸法を増大す
ることなく、より高い耐圧特性を有する埋込ゲート形静
電誘導半導体素子を得ることができる。
【0030】また、表面に窒化膜を有する半絶縁性多結
晶シリコン膜からなる半絶縁性の層は、熱酸化膜と異な
り高温電圧印加試験などの信頼性試験で劣化することが
なく、これと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることができ、耐圧特性を向上させて、高信頼性を得る
ことができる。
晶シリコン膜からなる半絶縁性の層は、熱酸化膜と異な
り高温電圧印加試験などの信頼性試験で劣化することが
なく、これと接する電界集中緩和領域及び基板との界面
にエネルギー準位や電荷を持たず界面を安定なものにす
ることができ、耐圧特性を向上させて、高信頼性を得る
ことができる。
【0031】更に、導電層とゲート電極が同一の導電材
料からなるので、導電層はゲート電極を形成する際に同
時に形成することができるので、製造工程を増やすこと
がない。
料からなるので、導電層はゲート電極を形成する際に同
時に形成することができるので、製造工程を増やすこと
がない。
【0032】更にまた、カソード領域の表面と電界集中
緩和領域の表面との段差が電界集中緩和領域の表面と導
電層の幅の差の半分に等しいか又はそれ以下であるの
で、ゲート領域の一部及び電界集中緩和領域の表面を露
出させるためにカソード領域の周囲を環状に除去させる
際、マスク合わせ時のずれやレジストパターンのぼやけ
などが生じても、導電層が電界集中緩和領域の表面から
はみ出すことがなく、耐圧特性及び信頼性の向上をもた
らす。
緩和領域の表面との段差が電界集中緩和領域の表面と導
電層の幅の差の半分に等しいか又はそれ以下であるの
で、ゲート領域の一部及び電界集中緩和領域の表面を露
出させるためにカソード領域の周囲を環状に除去させる
際、マスク合わせ時のずれやレジストパターンのぼやけ
などが生じても、導電層が電界集中緩和領域の表面から
はみ出すことがなく、耐圧特性及び信頼性の向上をもた
らす。
【図1】本発明による埋込ゲート形静電誘導半導体素子
の一実施の形態を示す断面図である。
の一実施の形態を示す断面図である。
【図2】導電層の効果を説明するためのものであり、
(a)は埋込ゲート形静電誘導半導体素子の部分断面
図、(b)は同電位リング領域とアノード領域間の電位
分布を示すグラフである。
(a)は埋込ゲート形静電誘導半導体素子の部分断面
図、(b)は同電位リング領域とアノード領域間の電位
分布を示すグラフである。
【図3】本発明と従来の埋込ゲート形静電誘導半導体素
子のゲート−アノード間の耐圧特性を示す図である。
子のゲート−アノード間の耐圧特性を示す図である。
【図4】本発明による埋込ゲート形静電誘導半導体素子
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図5】従来の埋込ゲート形静電誘導半導体素子の一例
を示す断面図である。
を示す断面図である。
2 アノード領域 4 ゲート領域 4a 埋込ゲート領域の一部分 5 ゲート電極 6 カソード領域 7 カソード電極 8 電界集中緩和領域(フィールド・リミッティング
・リング) 12 半絶縁性の層(窒化膜が上層に形成されたSIP
OS膜) 20 導電層
・リング) 12 半絶縁性の層(窒化膜が上層に形成されたSIP
OS膜) 20 導電層
Claims (4)
- 【請求項1】 アノード領域と、カソード領域と、前記
アノード領域及び前記カソード領域の間に埋め込まれた
ゲート領域と、該ゲート領域の周囲に形成されたリング
状の電界集中緩和領域と、前記カソード領域の周囲が環
状に除去されて露出された前記ゲート領域の一部及び前
記電界集中緩和領域の表面に形成された半絶縁性の層と
を有し、前記露出されたゲート領域の表面から前記半絶
縁性の層を部分的に除去した部分にゲート電極を形成し
てなる埋込ゲート形静電誘導半導体素子において、 前記電界集中緩和領域の表面から前記半絶縁性の層をリ
ング状に部分的に除去した部分に導電層を形成し、該導
電層を前記半絶縁性の層及び前記電界集中緩和領域の両
方に電気接触させたことを特徴とする埋込ゲート形静電
誘導半導体素子。 - 【請求項2】 前記絶縁性の層が、表面に窒化膜を有す
る半絶縁性多結晶シリコン膜からなることを特徴とする
請求項1に記載の埋込ゲート形静電誘導半導体素子。 - 【請求項3】 前記導電層と前記ゲート電極が同一の導
電材料からなることを特徴とする請求項1又は2に記載
の埋込ゲート形静電誘導半導体素子。 - 【請求項4】 前記カソード領域の表面と前記電界集中
緩和領域の表面との段差が、前記電界集中緩和領域の表
面と前記導電層の幅の差の半分に等しいか又はそれ以下
であることを特徴とする請求項1〜3のいずれかに記載
の埋込ゲート形静電誘導半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04347497A JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-77197 | 1996-03-29 | ||
JP7719796 | 1996-03-29 | ||
JP04347497A JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09321275A true JPH09321275A (ja) | 1997-12-12 |
JP3285131B2 JP3285131B2 (ja) | 2002-05-27 |
Family
ID=26383239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04347497A Expired - Fee Related JP3285131B2 (ja) | 1996-03-29 | 1997-02-27 | 埋込ゲート形静電誘導半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3285131B2 (ja) |
-
1997
- 1997-02-27 JP JP04347497A patent/JP3285131B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3285131B2 (ja) | 2002-05-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020129 |
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