JPH0936244A - Cmos構造を備えた集積回路及びその製造方法 - Google Patents
Cmos構造を備えた集積回路及びその製造方法Info
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Abstract
領域の間隔をできるたけ小さくしたCMOS集積回路並
びにその製造方法を提供する。 【解決手段】フィールドプレートがその下にあるウェル
と共に一緒にドープされ、それによりフィールドプレー
トはn型にドープされた領域とp型にドープされた領域
とからなり、その移行部分に境界層が形成される。フィ
ールドプレートをそれぞれその下にあるウェルに電気的
に接続する際に基板表面にはフラットバンド条件が成立
する。
Description
のウェルの上にフィールドプレート領域を備え、このフ
ィールドプレート領域がその下にあるウェルの電気的シ
ールド作用をしているCMOS構造を備えた集積回路に
関する。さらにこの発明はCMOS構造の分離された能
動領域を形成する方法に関する。
る際に能動デバイス、即ち2つの相補性トランジスタは
相互に分離されなければならない。
コンの局部酸化によって分離されている。ここではこの
方法をLOCOS法とも呼ぶ。その場合パターン化され
た窒化膜が酸化バリヤとして使用され、シリコン表面の
覆われていない範囲以外に湿式酸化により約600乃至
1000nmのゲート酸化膜が作られる。慣用されてい
る他の方法は平坦なトレンチをエッチングで形成し、次
いでこのトレンチを酸化膜で埋める、いわゆるシャロー
・トレンチ分離(STI)法と呼ばれる方法である。
れたポリシリコンのフィールドプレート領域の使用が公
知である。このフィールドプレート領域は能動領域の電
気的シールド作用をし、従ってその下にあるウェルの対
応の電位に結合されている。それ故相補性のウェルの間
の移行部分でフィールドプレート領域は中断されなけれ
ばならない。
頭に述べた種類の集積回路において、CMOS構造の所
要空間が、特に隣接する能動領域の間隔ができるだけ小
さいものを提供すること、並びに特に所要空間の小さい
CMOS構造の分離された能動領域を形成する方法を提
供することにある。
路の構成に関しては、請求の範囲の請求項1に示された
特徴により、またCMOS構造の分離された能動領域を
形成する方法に関しては、請求項7に示された特徴によ
り解決される。この発明のその他の有効な実施態様はそ
れぞれ請求項1及び請求項7の従属項に記載されてい
る。
動領域のフィールドプレート領域はその下に存在するウ
ェルと同一の導電型でかつ実質的に大きくないドーパン
ト濃度でドープされ、フィールドプレート領域は相補性
の能動領域の境界部分で互いに結合され、その際この境
界部分に堰層が形成されている。フィールドプレート領
域はそれ故中断することなく全体にわたって形成され、
相補性ウェルと重なっている。
領域の間隔は最小化される。同時に小さい分離ピッチが
得られる。
ト領域のドーパント濃度は約1017乃至1018cm-3で
あることが好ましい。ドーパント濃度を低くすることに
よってウェルの縁部に動作電圧が印加されると充分な耐
電圧を持つ堰層が形成される。同様なことは、その異な
る領域がそれぞれその下にあるウェルに応じてドープさ
れ、従って電気的には分離される必要のない中断のない
フィールドプレート領域に対しても当てはまる。これら
の領域の間には同様にキャリアのない堰層が形成され
る。
下にあるウェルと電気的に接続される。さらにフィール
ドプレート領域のポリシリコンの導電型はその下にある
ウェルの導電型に相当するので、半導体表面には常にほ
ぼフラットバンド条件が成立している。このことは、隣
接する能動領域間の確実な分離を、少なくとも分離長が
相補性MOSFETの最小許容ゲート長より短かくない
場合に保証する。ウェル及び対応するフィールドプレー
ト領域に同時にイオン注入することによりこのことは両
トランジスタ型に対して同様に適合する。フィールドプ
レート領域の接触化はその場合重なり合う或いはずれて
配置されたウェル接触部により行うのがよい。フィール
ドプレート領域のドーピングが低いことによりこれは通
流方向に極性化されたショットキ接触となる。ウェル縁
部におけるフィールドプレート領域のpn接合にはごく
わずかな堰層電流しか流れないので、ショットキ接触に
も取るに足りない電圧降下しか生じない。
ート領域は部分範囲においてのみ互いに結合される。即
ち通常は、ゲートポリシリコン配線がありさもないとそ
の下にあるウェルに影響を与えるであろう範囲である。
この手段により相補性フィールドプレート領域の間の洩
れ電流がさらに減少される。
には、この発明によれば、半導体基板に酸化膜が形成さ
れ、この酸化膜の上に能動領域と重なって中断のないフ
ィールドプレート膜が形成され、マスク工程でウェル及
び同時にその上にあるフィールドプレート領域がイオン
注入によりドープされ、次のマスク工程で相補性のウェ
ルのドーピングがその上にあるフィールドプレート領域
と同時に行われ、中断のないフィールドプレート膜に2
つの電極が設けられ、その一方の電極は第一のドープさ
れたウェルの範囲において、他方の電極は第二のドープ
されたウェルの範囲において接続される。
一のドーピングを持ち電気的接続によりその下にあるウ
ェルと同電位にされる分離されたフィールドプレート領
域が得られる。この場合に半導体表面にはフラットバン
ド条件が成立する。
レート膜のパターン化は殊にフィールドプレート領域及
びそれぞれその下にあるウェルのドーピングの前に行う
のがよい。しかしながらこれに代わって、先ずフィール
ドプレート領域のドーピングを行い、その後に初めて能
動領域のパターン化を行うこともできる。
なるフィールドプレート領域及びその上にあるフィール
ド酸化膜を安価に形成可能であり、全体の製造工程をC
VDによる窒化膜の析出及びそれに続く湿式酸化なしで
行うことができ、能動領域の縁部がその形成の際に機械
的に負荷を受けることなく、これにより最小のダイオー
ド洩れ電流しか生じないということにある。
(絶縁体上のシリコン)基材の上にCMOS構造を形成
するためにもそのまま適用可能である。
細に説明する。
れている。半導体基板1の上に、能動領域(典型的には
ソース、チャネル及びドレイン領域からなる)を囲んで
いるフィールドプレート領域4a及び4bが示されてい
る。その際フィールドプレート領域の横方向の寸法は最
小寸法を下回らない。両フィールドプレート領域4a及
び4bの間の移行部分にはキャリアのない堰層4cが形
成され、この堰層で印加された電圧及び相補性にドープ
されたフィールドプレート領域の移行部分に生じるダイ
オード電圧が降下する。フィールドプレート領域4a及
び4bはその内部に切欠9を備え、この中でゲート電極
8が下方に向かってゲート酸化膜7及びそれぞれの下に
あるウェルにまで導かれている。フィールドプレート領
域4a及び4bの接触長はゲートポリシリコン配線の下
側の範囲に限定され、フィールドプレート領域4a及び
4bの間には切込み10が形成されている。
した断面図が示されている。半導体基板1にはn型にド
ープされたウェル2及びp型にドープされたウェル3が
イオン注入により作られ、その上に酸化膜5が析出され
ている。フィールドプレートはCMOS構造全体にわた
って広がっている。フィールドプレート領域は、その下
のウェル3と同様にp型にドープされたフィールドプレ
ート領域4aと、その下のウェル2と同様にn型にドー
プされたフィールドプレート領域4bとからなる。フィ
ールドプレート領域は約70nmの厚さのポリシリコン
層からなり、基板1もしくはウェル2及び3から約10
nmの厚さの酸化膜5によって分離されている。この酸
化膜5の厚さは、ウェルに接しているフィールドプレー
ト領域においてはこの酸化膜で電圧降下が生じないので
臨界的なものではない。この酸化膜の欠陥密度及び耐電
圧性も臨界的なものではない。フィールドプレート領域
は完全な空乏が発生しないように充分な厚さを持たなけ
ればならない。これは約70nmの厚さで保証される。
フィールドプレート領域は上方に向って約100nmの
厚さを持つフィールド酸化膜6によって囲まれており、
フィールドプレート領域のポリシリコンに著しい反転が
発生することを阻止している。しかしながら総体的に
は、フィールドプレート及びフィールド酸化膜6の厚さ
をできるだけ薄くして、能動トランジスタ領域と分離領
域との間の段差を最小にするようにされている。ゲート
電極8は約250nmの厚さを持つポリシリコン膜から
なる。
基板1として示されている単結晶シリコン円板に薄い酸
化膜5を熱により形成する。その上に比較的薄い厚さの
ドープされていないシリコン層(後のフィールドプレー
ト)を次の高温処理工程で再結晶するポリシリコン或い
はアモルファスシリコンから形成し、酸化膜6を析出す
る。酸化膜6は特にTEOSの析出により作るのがよ
い。シリコン層及び酸化膜6は第一のフォト工程で異方
性にパターン化される。次に第二のフォト工程でMOS
型トランジスタのためのイオン注入が行われる。それに
より例えばn型にドープされたウェル2及びその上にあ
るn型にドープされたフィールドプレート領域4bが作
られる。次に第三のフォト工程で相補性のトランジスタ
型のイオン注入のための相応するマスクが作られる。そ
の場合p型にドープされたウェル3及びその上にあるp
型にドープされたフィールドプレート領域4aが作られ
る。次にフィールドプレート領域で覆われていない部分
9及び10では第一の薄い酸化膜5が等方性エッチング
で除去され、ゲート酸化膜7が作られ、その上にゲート
電極8が析出されてパターン化される。
ゲート端子の範囲で約200nmの厚さの層を形成させ
なくてはならなかった。これに対してこの発明による方
法においては、約10nm厚さの酸化膜を設ければよ
く、ドーパントの偏析が減少しかつ適用電圧の許容誤差
がより狭くなる。
切断した断面図。
Claims (10)
- 【請求項1】少なくとも1つのウェルの上にフィールド
プレート領域を備え、このフィールドプレート領域がそ
の下にあるウェルの電気的シールド作用をするCMOS
構造を備え、相補性MOSトランジスタのフィールドプ
レート領域(4a、4b)がその下にあるウェル(2、
3)と同一導電型にドープされ、フィールドプレート領
域(4a、4b)が相補性ウェル(2、3)の境界部分
において互いに結合され、この境界部分に堰層(4c)
が生じていることを特徴とするCMOS構造を備えた集
積回路。 - 【請求項2】ウェル(2、3)及びフィールドプレート
領域(4a、4b)におけるドーパント濃度が約1017
乃至1018cm-3であることを特徴とする請求項1記載
の集積回路。 - 【請求項3】フィールドプレート領域(4a、4b)が
それぞれその下にあるウェル(2、3)と電気的に結合
されていることを特徴とする請求項1又は2記載の集積
回路。 - 【請求項4】フィールドプレート領域(4a、4b)が
それぞれその下にあるウェル(2、3)と重なり合った
或いは位置をずれて配置されたウェル接触部を介して接
触化されていることを特徴とする請求項1乃至3の1つ
に記載の集積回路。 - 【請求項5】フィールドプレート領域(4a、4b)が
その部分範囲で互いに結合されていることを特徴とする
請求項1乃至4の1つに記載の集積回路。 - 【請求項6】ウェル(2、3)が逆傾斜にドープされて
いることを特徴とする請求項1乃至5の1つに記載の集
積回路。 - 【請求項7】請求項1乃至6の1つに記載の集積回路の
CMOS構造の分離された能動領域を形成するため、 a)半導体基板(1)の上に酸化膜(5)を形成し、 b)この酸化膜(5)の上に能動領域と重なる中断のな
いフィールドプレート領域(4a、4b)を形成し、 c)ウェル(2)及び同時にその上にあるフィールドプ
レート領域(4b)をドープし、 d)相補性のウェル(3)のドーピングはその上にある
フィールドプレート領域(4b)と共に行い、 e)中断のないフィールドプレート領域に2つの電極を
取り付け、一方の電極はc)の工程でドープされたフィ
ールドプレート領域(2)の範囲に、他方の電極はd)
の工程でドープされたフィールドプレート領域(3)の
範囲において接続される ことを特徴とするCMOS構造を備えた集積回路の製造
方法。 - 【請求項8】電極がそれぞれその下にあるウェルに結合
されることを特徴とする請求項7記載の方法。 - 【請求項9】SOI基材の上に実施することを特徴とす
る請求項7又は8記載の方法。 - 【請求項10】切欠を形成するためのフィールドプレー
ト領域のパターン化がb)の工程とc)の工程との間で
行われることを特徴とする請求項7乃至9の1つに記載
の方法。
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