JP2550457B2 - Ｓｏｉ型半導体装置の製造方法 - Google Patents
Ｓｏｉ型半導体装置の製造方法Info
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- JP2550457B2 JP2550457B2 JP4034491A JP3449192A JP2550457B2 JP 2550457 B2 JP2550457 B2 JP 2550457B2 JP 4034491 A JP4034491 A JP 4034491A JP 3449192 A JP3449192 A JP 3449192A JP 2550457 B2 JP2550457 B2 JP 2550457B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速動作を行うＳＯＩ
型半導体装置の製造方法に関するものである。
型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図８は従来のＳＯＩ（Ｓｉｌｉｃｏｎ−
Ｏｎ−Ｉｎｓｕｌａｔｏｒ）型半導体装置の構成を示す
断面図である。同図において、１はシリコン基板、２は
シリコン酸化膜、３は第１導電形として例えばｐ形のシ
リコン能動層、４は例えばシリコン酸化膜からなるゲー
ト絶縁膜、５はゲート電極、６は第２導電形として例え
ばｎ形のソース領域、７は第２導電形として例えばｎ形
のドレイン領域、８は配線間を電気的に絶縁するための
絶縁膜、９はソース電極、１０はドレイン電極である。
Ｏｎ−Ｉｎｓｕｌａｔｏｒ）型半導体装置の構成を示す
断面図である。同図において、１はシリコン基板、２は
シリコン酸化膜、３は第１導電形として例えばｐ形のシ
リコン能動層、４は例えばシリコン酸化膜からなるゲー
ト絶縁膜、５はゲート電極、６は第２導電形として例え
ばｎ形のソース領域、７は第２導電形として例えばｎ形
のドレイン領域、８は配線間を電気的に絶縁するための
絶縁膜、９はソース電極、１０はドレイン電極である。
【０００３】このように構成されるＳＯＩ型半導体装置
においては、ゲート電極５側から広がりうる空乏層の厚
さがシリコン能動層３の厚さよりも厚くなるようにシリ
コン能動層３の不純物濃度を設計し、半導体装置の動作
時にシリコン能動層３の全領域が空乏化するように構成
する。
においては、ゲート電極５側から広がりうる空乏層の厚
さがシリコン能動層３の厚さよりも厚くなるようにシリ
コン能動層３の不純物濃度を設計し、半導体装置の動作
時にシリコン能動層３の全領域が空乏化するように構成
する。
【０００４】このように構成する理由は、能動層内の実
効的な電界強度を低減することによるゲート絶縁膜直下
の反転層キャリアの移動度劣化の抑制とこれによるドレ
イン電流の増大と、能動層内の空乏層の電荷量の減少に
対応する反転層キャリアの増大によるドレイン電流の増
大とを実現できるからである。
効的な電界強度を低減することによるゲート絶縁膜直下
の反転層キャリアの移動度劣化の抑制とこれによるドレ
イン電流の増大と、能動層内の空乏層の電荷量の減少に
対応する反転層キャリアの増大によるドレイン電流の増
大とを実現できるからである。
【０００５】また、このように構成されるＳＯＩ型半導
体装置では、能動層内がゲート電界により空乏化されて
いるため、ドレイン接合から能動層へのドレイン電界の
侵入を抑制でき、閾値電圧の短チャネル効果を抑制でき
る。したがってこの種の半導体装置は寸法の微細化によ
る半導体装置の高集積化と高速動作との双方を期待で
き、近年その将来性が注目されている。
体装置では、能動層内がゲート電界により空乏化されて
いるため、ドレイン接合から能動層へのドレイン電界の
侵入を抑制でき、閾値電圧の短チャネル効果を抑制でき
る。したがってこの種の半導体装置は寸法の微細化によ
る半導体装置の高集積化と高速動作との双方を期待で
き、近年その将来性が注目されている。
【０００６】図９〜図１２は、図８に示した半導体装置
の製造方法を説明する工程の断面図である。まず、図９
に示すように例えばシリコン基板１中にシリコン酸化膜
１１が埋め込まれてこのシリコン酸化膜１１上にシリコ
ン層１２を有するシリコン半導体基板を用意する。その
後、このシリコン層１２の表面を酸化してシリコン酸化
膜１３を形成し、引き続きこのシリコン酸化膜１３上に
耐酸化性絶縁膜として例えばシリコン窒化膜１４を堆積
する。
の製造方法を説明する工程の断面図である。まず、図９
に示すように例えばシリコン基板１中にシリコン酸化膜
１１が埋め込まれてこのシリコン酸化膜１１上にシリコ
ン層１２を有するシリコン半導体基板を用意する。その
後、このシリコン層１２の表面を酸化してシリコン酸化
膜１３を形成し、引き続きこのシリコン酸化膜１３上に
耐酸化性絶縁膜として例えばシリコン窒化膜１４を堆積
する。
【０００７】次に図１０に示すようにこのシリコン窒化
膜１４を例えば異方性プラズマエッチング法により所定
の寸法に加工し、引き続きシリコン酸化膜１３を同寸法
に加工してシリコン層１２の一部を露出させる。
膜１４を例えば異方性プラズマエッチング法により所定
の寸法に加工し、引き続きシリコン酸化膜１３を同寸法
に加工してシリコン層１２の一部を露出させる。
【０００８】次に図１１に示すようにこのシリコン半導
体基板を酸化性雰囲気に晒してシリコン層１２のうち露
出した領域のみを酸化する。このとき、シリコン酸化膜
２がシリコン基板１内に既に存在するシリコン酸化膜１
１と合体するまでシリコン半導体基板の酸化を行う。こ
のようにしてシリコン能動層１２′が他の領域に同時に
形成される他の能動層と電気的に絶縁分離される。
体基板を酸化性雰囲気に晒してシリコン層１２のうち露
出した領域のみを酸化する。このとき、シリコン酸化膜
２がシリコン基板１内に既に存在するシリコン酸化膜１
１と合体するまでシリコン半導体基板の酸化を行う。こ
のようにしてシリコン能動層１２′が他の領域に同時に
形成される他の能動層と電気的に絶縁分離される。
【０００９】次に図１２に示すようにシリコン窒化膜１
４′を例えばリン酸により除去する。例えばイオン注入
法により、シリコン能動層１２′中に所定の不純物例え
ばホウ素を導入し、シリコン能動層１２′を第１の導電
形とする。引き続きシリコン窒化膜１４′直下のシリコ
ン酸化膜を例えば弗化水素酸により除去し、再びシリコ
ン半導体基板を酸化性雰囲気に晒してゲート絶縁膜とし
てのシリコン酸化膜４を形成する。その後、ゲート電極
５を形成する。
４′を例えばリン酸により除去する。例えばイオン注入
法により、シリコン能動層１２′中に所定の不純物例え
ばホウ素を導入し、シリコン能動層１２′を第１の導電
形とする。引き続きシリコン窒化膜１４′直下のシリコ
ン酸化膜を例えば弗化水素酸により除去し、再びシリコ
ン半導体基板を酸化性雰囲気に晒してゲート絶縁膜とし
てのシリコン酸化膜４を形成する。その後、ゲート電極
５を形成する。
【００１０】その後、例えばイオン注入法などにより、
第２導電形のソース領域６とドレイン領域７とを形成
し、その後、シリコン半導体基板の主面側にシリコン酸
化膜などの絶縁膜８を堆積し、引き続いてソース領域６
およびドレイン領域７上にコンタクト孔を形成し、電極
配線用の金属層を堆積する。その後、この金属層を加工
してソース電極９，ドレイン電極１０を形成することに
より半導体装置を製造してきた。
第２導電形のソース領域６とドレイン領域７とを形成
し、その後、シリコン半導体基板の主面側にシリコン酸
化膜などの絶縁膜８を堆積し、引き続いてソース領域６
およびドレイン領域７上にコンタクト孔を形成し、電極
配線用の金属層を堆積する。その後、この金属層を加工
してソース電極９，ドレイン電極１０を形成することに
より半導体装置を製造してきた。
【００１１】このような方法により実際に製造してきた
図８に示すこの種の半導体装置のＸ1 −Ｘ2 線の断面を
見ると、図１２に示すように構成されている。この場
合、良く知られているバーズビークと呼ばれる横方向へ
の酸化膜の成長が起こる。ここでは幅ｌB で示した領域
に及んでいる。この横方向酸化により、シリコン能動層
１２′のうち、Ａで示した部分はシリコン層が底部から
酸化されて上の方向に押し上げられている。一方、Ｂで
示した部分ではシリコン層は上側から酸化されている。
図８に示すこの種の半導体装置のＸ1 −Ｘ2 線の断面を
見ると、図１２に示すように構成されている。この場
合、良く知られているバーズビークと呼ばれる横方向へ
の酸化膜の成長が起こる。ここでは幅ｌB で示した領域
に及んでいる。この横方向酸化により、シリコン能動層
１２′のうち、Ａで示した部分はシリコン層が底部から
酸化されて上の方向に押し上げられている。一方、Ｂで
示した部分ではシリコン層は上側から酸化されている。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法で形成された半導体装置では次に説明する
ような問題があつた。 図１２に示すように幅ｌA で設計した半導体装置のゲ
ート幅がバーズビークの発生により、ゲート幅ｌA ′に
減少する。これは半導体装置の利得の減少につながると
いう問題があった。 ゲート幅の減少を見込んだ設計を行うと、設計上のゲ
ート幅ｌA が相対的に増大し、半導体装置の小型化に逆
行するという問題が生じた。 電気的特性の面からは、シリコン能動層１２′の端部
Ｃの厚さがシリコン能動層１２′の他の部分の厚さｔS
に比べて薄くなる。つまり、シリコン能動層１２′中の
不純物濃度が全域で均一あれば、この領域の閾値電圧が
他の領域の閾値電圧よりも低下することを意味する。こ
の場合に見られる特徴的な現象を図１３に示す。
うな製造方法で形成された半導体装置では次に説明する
ような問題があつた。 図１２に示すように幅ｌA で設計した半導体装置のゲ
ート幅がバーズビークの発生により、ゲート幅ｌA ′に
減少する。これは半導体装置の利得の減少につながると
いう問題があった。 ゲート幅の減少を見込んだ設計を行うと、設計上のゲ
ート幅ｌA が相対的に増大し、半導体装置の小型化に逆
行するという問題が生じた。 電気的特性の面からは、シリコン能動層１２′の端部
Ｃの厚さがシリコン能動層１２′の他の部分の厚さｔS
に比べて薄くなる。つまり、シリコン能動層１２′中の
不純物濃度が全域で均一あれば、この領域の閾値電圧が
他の領域の閾値電圧よりも低下することを意味する。こ
の場合に見られる特徴的な現象を図１３に示す。
【００１３】図１３はゲート電圧とドレイン電流との関
係を示したものである。同図において、例えば正常なｎ
チャネル形半導体装置では、ゲート電圧を負値から正値
の掃引すると、初めａで示した破線のようにドレイン電
流が増大し、やがてｂのように変化する。このとき、ド
レイン電流が１０-7Ａ流れるゲート電圧を閾値電圧とす
ると、その値はＶT1となる。
係を示したものである。同図において、例えば正常なｎ
チャネル形半導体装置では、ゲート電圧を負値から正値
の掃引すると、初めａで示した破線のようにドレイン電
流が増大し、やがてｂのように変化する。このとき、ド
レイン電流が１０-7Ａ流れるゲート電圧を閾値電圧とす
ると、その値はＶT1となる。
【００１４】一方、図８に示した半導体装置では、ゲー
ト電圧を同様に掃引すると、図１２の領域Ｃを流れる電
流により、初めａ′のように増大し、やがてｂのように
変化する。この場合、閾値電圧はＶT2となり、設計した
値ＶT1より大幅にずれてしまう。
ト電圧を同様に掃引すると、図１２の領域Ｃを流れる電
流により、初めａ′のように増大し、やがてｂのように
変化する。この場合、閾値電圧はＶT2となり、設計した
値ＶT1より大幅にずれてしまう。
【００１５】このようにこの種の半導体装置は、いくつ
かの大きな特徴を持ちながらも、同時に上記のような問
題点を持つために実用化されるには至っていなかった。
かの大きな特徴を持ちながらも、同時に上記のような問
題点を持つために実用化されるには至っていなかった。
【００１６】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、横
方向酸化現象による半導体装置の小型化の難点および能
動層端部に発生する寄生的な半導体装置の影響による閾
値電圧設計の困難性を解決し、この種の半導体装置の大
規模集積化および歩留まりの飛躍的向上を実現できるＳ
ＯＩ型半導体装置の製造方法を提供することにある。
を解決するためになされたものであり、その目的は、横
方向酸化現象による半導体装置の小型化の難点および能
動層端部に発生する寄生的な半導体装置の影響による閾
値電圧設計の困難性を解決し、この種の半導体装置の大
規模集積化および歩留まりの飛躍的向上を実現できるＳ
ＯＩ型半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体中に絶縁物層が埋め込まれこ
の絶縁物層上に半導体層を有する面を主面に持つ半導体
基板を用いてＳＯＩ型半導体装置を形成するＳＯＩ型半
導体装置の製造方法において、半導体層に所定の幅およ
び深さの溝を閉じた図柄状に形成しそれぞれ独立した半
導体領域を半導体層に形成する工程と、半導体層の溝お
よび半導体装置の能動層となる領域を耐酸化性絶縁膜で
覆う工程と、半導体基板の主面側を酸化性雰囲気に晒し
て耐酸化性絶縁膜に覆われていない半導体層の一部を酸
化物に変える工程と、耐酸化性絶縁膜を溝の内部にのみ
残して他を除去する工程と、から製造するものである。
るために本発明は、半導体中に絶縁物層が埋め込まれこ
の絶縁物層上に半導体層を有する面を主面に持つ半導体
基板を用いてＳＯＩ型半導体装置を形成するＳＯＩ型半
導体装置の製造方法において、半導体層に所定の幅およ
び深さの溝を閉じた図柄状に形成しそれぞれ独立した半
導体領域を半導体層に形成する工程と、半導体層の溝お
よび半導体装置の能動層となる領域を耐酸化性絶縁膜で
覆う工程と、半導体基板の主面側を酸化性雰囲気に晒し
て耐酸化性絶縁膜に覆われていない半導体層の一部を酸
化物に変える工程と、耐酸化性絶縁膜を溝の内部にのみ
残して他を除去する工程と、から製造するものである。
【００１８】
【作用】本発明による半導体装置の製造方法において
は、半導体装置のゲート幅を設計した数値通りに実現す
ることができるだけでなく、能動層端部において能動層
の厚さが薄くなることを防止できる。
は、半導体装置のゲート幅を設計した数値通りに実現す
ることができるだけでなく、能動層端部において能動層
の厚さが薄くなることを防止できる。
【００１９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１〜図７は本発明によるＳＯＩ型半導体装
置の製造方法の一実施例を説明する工程の断面図であ
る。まず、図１に示すように例えばシリコン基板２１中
に絶縁物層として例えばシリコン酸化膜２２が埋め込ま
れ、このシリコン酸化膜２２上にシリコン層２３を有す
る半導体基板を用意する。その後、このシリコン層２３
上にシリコン酸化膜２４を形成し、引き続きこのシリコ
ン酸化膜２４上に耐酸化性絶縁膜として例えばシリコン
窒化膜２５を形成する。
説明する。図１〜図７は本発明によるＳＯＩ型半導体装
置の製造方法の一実施例を説明する工程の断面図であ
る。まず、図１に示すように例えばシリコン基板２１中
に絶縁物層として例えばシリコン酸化膜２２が埋め込ま
れ、このシリコン酸化膜２２上にシリコン層２３を有す
る半導体基板を用意する。その後、このシリコン層２３
上にシリコン酸化膜２４を形成し、引き続きこのシリコ
ン酸化膜２４上に耐酸化性絶縁膜として例えばシリコン
窒化膜２５を形成する。
【００２０】次に図２に示すように異方性エッチング法
例えば反応性イオンエッチング法により、シリコン窒化
膜２５に所定の寸法の溝パターンを形成し、引き続きシ
リコン酸化膜２４を例えば弗化水素酸によりエッチング
し、引き続き異方性エッチング法例えば反応性イオンエ
ッチング法により、能動層領域となるシリコン能動層２
３′を取り囲む溝２６を形成する。このとき、この溝２
６はシリコン層２３の底面までの深さでも良く、また、
シリコン酸化膜２２に底面までの深さでも良く、さらに
シリコン基板２１の内部に及ぶ深さでも良い。
例えば反応性イオンエッチング法により、シリコン窒化
膜２５に所定の寸法の溝パターンを形成し、引き続きシ
リコン酸化膜２４を例えば弗化水素酸によりエッチング
し、引き続き異方性エッチング法例えば反応性イオンエ
ッチング法により、能動層領域となるシリコン能動層２
３′を取り囲む溝２６を形成する。このとき、この溝２
６はシリコン層２３の底面までの深さでも良く、また、
シリコン酸化膜２２に底面までの深さでも良く、さらに
シリコン基板２１の内部に及ぶ深さでも良い。
【００２１】次に図３に示すようにこの半導体基板の表
面を例えば熱酸化することによってシリコン能動層２
３′のうち、溝２６において露出している領域にシリコ
ン酸化膜２７を形成し、引き続いてこの半導体基板の主
面側に耐酸化性絶縁膜として例えばシリコン窒化膜２８
を堆積する。
面を例えば熱酸化することによってシリコン能動層２
３′のうち、溝２６において露出している領域にシリコ
ン酸化膜２７を形成し、引き続いてこの半導体基板の主
面側に耐酸化性絶縁膜として例えばシリコン窒化膜２８
を堆積する。
【００２２】次に図４に示すようにシリコン能動層２
３′とこれを取り囲む溝２６とを共に覆える寸法にシリ
コン窒化膜２５およびシリコン窒化膜２８を例えば異方
性エッチング法により加工し、シリコン窒化膜２５′お
よびシリコン窒化膜２８′を形成する。
３′とこれを取り囲む溝２６とを共に覆える寸法にシリ
コン窒化膜２５およびシリコン窒化膜２８を例えば異方
性エッチング法により加工し、シリコン窒化膜２５′お
よびシリコン窒化膜２８′を形成する。
【００２３】次に図５に示すようにこの半導体基板を酸
化性雰囲気に晒して主面を酸化し、シリコン酸化膜２９
を形成する。このとき、シリコン酸化膜２４′を除去し
てシリコン酸化膜２９を形成しても良く、あるいはシリ
コン酸化膜２４′を残したままで酸化しても良い。ま
た、シリコン酸化膜２９の底面がシリコン基板２１に達
するまで酸化しても良い。あるいはシリコン酸化膜２９
の底面がシリコン酸化膜２２に達しないように酸化して
も良い。
化性雰囲気に晒して主面を酸化し、シリコン酸化膜２９
を形成する。このとき、シリコン酸化膜２４′を除去し
てシリコン酸化膜２９を形成しても良く、あるいはシリ
コン酸化膜２４′を残したままで酸化しても良い。ま
た、シリコン酸化膜２９の底面がシリコン基板２１に達
するまで酸化しても良い。あるいはシリコン酸化膜２９
の底面がシリコン酸化膜２２に達しないように酸化して
も良い。
【００２４】次に図６に示すようにシリコン窒化膜２
８′を例えばリン酸を用いて除去する。ただし、溝２６
内部にはシリコン窒化膜２８″を残す。
８′を例えばリン酸を用いて除去する。ただし、溝２６
内部にはシリコン窒化膜２８″を残す。
【００２５】次に図７に示すようにシリコン能動層２
３′に例えばイオン注入法などで不純物を導入してシリ
コン能動層２３′を第１の導電形とする。次にシリコン
酸化膜２４′を除去した後、シリコン能動層２３′を酸
化してゲート酸化膜３１を形成し、引き続きこの半導体
基板の主面側にゲート電極３２を形成する。その後、例
えばイオン注入法により第２導電形のソース領域３３お
よびドレイン領域３４を形成し、その後、絶縁膜３５を
この半導体基板の主面側に堆積し、その後、ソース領域
３３およびドレイン領域３４上にコンタクト孔を形成
し、最後にソース電極３６とドレイン電極３７を形成す
ることにより半導体装置を製造する。
３′に例えばイオン注入法などで不純物を導入してシリ
コン能動層２３′を第１の導電形とする。次にシリコン
酸化膜２４′を除去した後、シリコン能動層２３′を酸
化してゲート酸化膜３１を形成し、引き続きこの半導体
基板の主面側にゲート電極３２を形成する。その後、例
えばイオン注入法により第２導電形のソース領域３３お
よびドレイン領域３４を形成し、その後、絶縁膜３５を
この半導体基板の主面側に堆積し、その後、ソース領域
３３およびドレイン領域３４上にコンタクト孔を形成
し、最後にソース電極３６とドレイン電極３７を形成す
ることにより半導体装置を製造する。
【００２６】
【発明の効果】以上、説明したように本発明によれば、
以下に示すような極めて優れた効果が得られる。 能動層周辺を酸化することによって半導体装置間を電
気的に絶縁分離する工程において、能動層となるシリコ
ン層周辺を耐酸化性絶縁膜で覆うことにより、横方向酸
化によるゲート幅の減少を防止でき、半導体装置の利得
性能を設計値通りに実現することができる。 前述した効果により、半導体装置の設計時にゲート幅
を予め大きくとる必要がなくなり、半導体装置の小型化
に有利である。 本発明による製造方法では、能動層の厚さが全域にわ
たって均一であるため、これまでに端部で作り込まれ易
かった寄生的な半導体装置による異常なドレイン電流の
発生を防止できるため、半導体装置の歩留まりが飛躍的
に改善され、高集積化を容易にする。
以下に示すような極めて優れた効果が得られる。 能動層周辺を酸化することによって半導体装置間を電
気的に絶縁分離する工程において、能動層となるシリコ
ン層周辺を耐酸化性絶縁膜で覆うことにより、横方向酸
化によるゲート幅の減少を防止でき、半導体装置の利得
性能を設計値通りに実現することができる。 前述した効果により、半導体装置の設計時にゲート幅
を予め大きくとる必要がなくなり、半導体装置の小型化
に有利である。 本発明による製造方法では、能動層の厚さが全域にわ
たって均一であるため、これまでに端部で作り込まれ易
かった寄生的な半導体装置による異常なドレイン電流の
発生を防止できるため、半導体装置の歩留まりが飛躍的
に改善され、高集積化を容易にする。
【図１】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図２】図１に引き続く工程の一断面図である。
【図３】図２に引き続く工程の一断面図である。
【図４】図３に引き続く工程の一断面図である。
【図５】図４に引き続く工程の一断面図である。
【図６】図５に引き続く工程の一断面図である。
【図７】図６に引き続く工程の一断面図である。
【図８】ＳＯＩ型半導体装置の構成を示す断面図であ
る。
る。
【図９】図８に示す半導体装置の製造方法を説明する工
程の一断面図である。
程の一断面図である。
【図１０】図９に引き続く工程の一断面図である。
【図１１】図１０に引き続く工程の一断面図である。
【図１２】図１１に引き続く工程の一断面図である。
【図１３】図９〜図１２に示す製造方法により形成され
た半導体装置のゲート電圧とドレイン電流との関係を測
定した結果を示す図である。
た半導体装置のゲート電圧とドレイン電流との関係を測
定した結果を示す図である。
２１ シリコン基板 ２２ シリコン酸化膜 ２３ シリコン層 ２３′ シリコン能動層 ２４ シリコン酸化膜 ２４′ シリコン酸化膜 ２５ シリコン窒化膜 ２５′ シリコン窒化膜 ２６ 溝 ２７ シリコン酸化膜 ２８ シリコン窒化膜 ２８′ シリコン窒化膜 ２８″ シリコン窒化膜 ２９ シリコン酸化膜 ３０ シリコン能動層 ３１ ゲート酸化膜 ３２ ゲート電極 ３３ ソース領域 ３４ ドレイン領域 ３５ 絶縁膜 ３６ ソース電極 ３７ ドレイン電極
Claims (1)
- 【請求項１】 半導体中に絶縁物層が埋め込まれ前記絶
縁物層上に半導体層を有する面を主面に持つ半導体基板
を用いてＳＯＩ型半導体装置を形成するＳＯＩ型半導体
装置の製造方法において、 前記半導体層に所定の幅および深さの溝を閉じた図柄状
に形成しそれぞれ独立した半導体領域を前記半導体層に
形成する工程と、 前記半導体層の前記溝および半導体装置の能動層となる
領域を耐酸化性絶縁膜で覆う工程と、 前記半導体基板の主面側を酸化性雰囲気に晒して前記耐
酸化性絶縁膜に覆われていない前記半導体層の一部を酸
化物に変える工程と、 前記耐酸化性絶縁膜を前記溝の内部にのみ残して他を除
去する工程と、 を含むことを特徴とするＳＯＩ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034491A JP2550457B2 (ja) | 1992-01-24 | 1992-01-24 | Ｓｏｉ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034491A JP2550457B2 (ja) | 1992-01-24 | 1992-01-24 | Ｓｏｉ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206421A JPH05206421A (ja) | 1993-08-13 |
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