JP3152290B2 - 容量素子を含む半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタとこれとは別の半導体素子とを含む半
導体装置における電界効果トランジスタの耐圧向上用の
容量結合フィ−ルドプレ−トの製造方法に関する。

【０００２】

【従来の技術】１つの半導体基板に、絶縁ゲート型電界
効果トランジスタとこの電界効果トランジスタを制御す
るための別の半導体素子との両方を設けることがある。
小型化を図るために別の半導体素子は電界効果トランジ
スタに近接配置される。電界効果トランジスタの動作に
基づいて生じる空乏層が別の半導体素子に悪影響を与え
ることを防ぐために、半導体基板の別の半導体素子の形
成領域の下に相当する部分に空乏層阻止用の埋め込み領
域を設けることがある。この空乏層阻止用の埋め込み領
域を設けると、空乏層が段部を有するように広がり、円
滑性が悪くなる。そこで、空乏層をなめらかに変化させ
るためにフィールドプレート（field plate）効果が利
用される。フィールドプレートをドレイン電極に結合さ
せる時にキャパシタンス（コンデンサ）を介して結合さ
せることがある。この場合には、フィールドプレート
（導体層）の位置の制御によってフィールドプレートに
基づいて形成される空乏層の形状を制御し、耐圧向上に
望ましい形状の空乏層を得ることが可能になる。

【０００３】

【発明が解決しようとする課題】ところで、キャパシタ
ンスで結合されたフィールドプレートの形成方法とし
て、図１〜図４に示す方法が考えられる。この方法で
は、まず、図１に示すように絶縁ゲート型電界効果トラ
ンジスタのための種々の半導体領域を含むシリコン半導
体基板１の上にシリコン酸化層２を熱酸化方法で形成す
る。次に、図２に示すように、シリコン酸化層２の上に
導電性を与えるため不純物が添加されたポリシリコン
（多結晶シリコン）層３をフィールドプレートの形状に
合せて形成する。なお、ポリシリコン層３はシリコン酸
化層２の上面全部に形成した後に所定パターンにエッチ
ングすることによって得る。次に、ポリシリコン層３の
表面領域を熱酸化して図３に示すシリコン酸化層４を得
る。次に、シリコン酸化層２及び４の上に導電性を与え
る不純物が添加された一対のポリシリコン層５、６を形
成する。なお、一対のポリシリコン層５、６は基板１の
上の全部に形成し、エッチングによって分離領域６を設
ける。また、一方のポリシリコン層５は例えばドレイン
電極に接続し、他方のポリシリコン層６は別の容量結合
型フィールドプレートを介してグランドに接続する。図
４において、ポリシリコン層３、５、６は導電層として
機能し、シリコン酸化層４は誘電体層として機能する。
従って、このシリコン酸化層４と、下側のポリシリコン
層３と、上方のポリシリコン層５、６とによって２つの
容量素子が構成される。ところで、図１〜図４に示す方
法では、シリコン酸化層４がポリシリコン層３の上面に
比べて側面で薄くなり、また、ポリシリコン層３の側面
のはね上り現象が生じ、中間のポリシリコン層３とシリ
コン酸化層４上の一対のポリシリコン層５、６との間の
耐圧を信頼性を有して十分に高くすることが困難であっ
た。なお、中間のポリシリコン層３の両端部のはね上り
は、ポリシリコン層３を熱酸化処理すると、ポリシリコ
ン層３の上面と側面のみならず、側面近傍の下面も酸化
によるポリシリコン層３の持ち上げ作用、及び基板１の
表面のシリコン酸化層２の酸化が更に進行することによ
る持ち上げ作用に起因しているものと考えられる。上記
問題を解決するためにポリシリコン層３を強く酸化して
厚いシリコン酸化層４を形成することが考えられる。し
かし、シリコン酸化層４を厚くすると、このシリコン酸
化層４の上面と下側のシリコン酸化層２の表面との段差
が大きくなり、上側のポリシリコン層５、６、又は図示
はされていないこれ以外の導体層又は絶縁層のエッチン
グによる加工精度が低下する。また、シリコン酸化層４
の厚みが増大すると、下側のポリシリコン層３と上側の
ポリシリコン層５、６との間のキャパシタンスが減少
し、ポリシリコン層３の電位の固定が不安定になる。

【０００４】そこで、本発明の目的は、半導体装置に含
まれている容量結合フィールドプレートを、高い製造歩
留りを有して製造することができる方法を提供すること
にある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の本発明は、第１導電形の第１の半導体領域と、前記第
１導電形と反対の第２導電形を有し、前記第１の半導体
領域の一方の主面の一部に隣接するように配置され且つ
前記第１の半導体領域の厚みを低減させるように前記第
１の半導体領域に食い込んだ状態に形成された第２の半
導体領域と、第２導電形を有し且つ前記第２の半導体領
域よりも低い不純物濃度を有する半導体領域であって、
前記第１の半導体領域の前記一方の主面に隣接すると共
に前記第２の半導体領域が埋め込み層となるように前記
第２の半導体領域にも隣接している第３の半導体領域
と、絶縁ゲート型電界効果トランジスタのためのドレイ
ン領域であって、第２導電形を有し且つ前記第３の半導
体領域よりも高い不純物濃度を有し、前記第２の半導体
領域の上方に配置され、その底面及び側面が前記第３の
半導体領域に隣接している第４の半導体領域と、第１導
電形を有し、前記第２の半導体領域から離間した位置で
前記第１の半導体領域の一方の主面に隣接していると共
に前記第３の半導体領域の側面にも隣接している第５の
半導体領域と、前記電界効果トランジスタのための第２
導電形を有するソース領域であって、前記第５の半導体
領域を介して前記第３の半導体領域に対向するように前
記第５の半導体領域の中に形成されている第６の半導体
領域と、前記電界効果トランジスタとは別の半導体素子
を形成するためのものであって、前記第２の半導体領域
の上方に配置され、その底面及び側面が前記第３の半導
体領域に隣接している第７の半導体領域とを備えた半導
体基板と、少なくとも前記第３の半導体領域と前記第６
の半導体領域との間の前記第５の半導体領域の表面を覆
うように形成された絶縁膜と、前記第４の半導体領域に
形成されたドレイン電極と、前記第６の半導体領域に形
成されたソース電極と、前記絶縁膜の上に形成されたゲ
ート電極と、前記第５の半導体領域に形成されたグラン
ド電極と、前記第３の半導体領域の前記第４の半導体領
域と第５の半導体領域との間の領域の表面上に設けられ
た容量結合のフィールドプレートとを備えた半導体装置
の製造方法であって、前記容量結合のフィールドプレー
トを形成するために、前記第３の半導体領域の上に第１
のシリコン酸化層を形成する工程と、前記第１のシリコ
ン酸化層の上に導電性 を得るための不純物が導入された
ポリシリコン層を形成する工程と、前記ポリシリコン層
の表面側部分を熱酸化させて前記表面側部分のみに第２
のシリコン酸化層を形成する工程と、前記ポリシリコン
層を所定パターンに残存させるために前記第２のシリコ
ン酸化層の上に所定パターンの酸化防止マスクを形成す
る工程と、前記ポリシリコン層の前記酸化防止マスクで
覆われていない部分を熱酸化によって第３のシリコン酸
化層に変える工程と、前記酸化防止マスクを除去する工
程と、前記第２のシリコン酸化層の上に前記第２のシリ
コン酸化層を介して前記ポリシリコン層にそれぞれ対向
している一対の導電性を有する層を形成し、前記一対の
導電性を有する層の一方を前記ドレイン電極に接続し、
前記一対の導電性を有する層の他方を前記グランド電極
に直接に又は別の容量結合のフィールドプレートを介し
て接続する工程とを有することを特徴とする半導体装置
の製造方法に係わるものである。なお、請求項２に示す
ように導電性を有する層をポリシリコン層とすることが
望ましい。

【０００６】

【発明の効果】各請求項の発明によれば、ポリシリコン
層をエッチングで除去しないで残し、フィールドプレー
トの導電性層として使用する部分以外は酸化によってシ
リコン酸化層に変換するので、ポリシリコン層から成る
導電性層の側面には十分にシリコン酸化層が存在するこ
とになり、高耐圧の容量結合フィールドプレートを提供
することができ、更に第２及び第３のシリコン酸化層の
表面の相互間段差を小さくすることができる。また、ポ
リシリコンの導電性層を得る部分の上にはマスクを設け
て熱酸化処理を行うので、導電性層としてのポリシリコ
ン層の上の第２のシリコン酸化層は比較的薄く保たれ、
大きな容量を得ることができる。また、請求項２の発明
によれば、容量結合フィールドプレートを容易且つ良好
に形成することができる。

【０００７】

【実施形態及び実施例】次に、図面を参照して本発明の
実施形態及び実施例を説明する。

【０００８】図５は本発明の実施例に従う半導体装置７
の一部を示すものであり、図６のＡ−Ａ線の左半分に相
当する部分を示している。この半導体装置７は、比較的
電力容量の大きい第１の半導体素子としての第１の絶縁
ゲート型電界効果トランジスタ（以下、第１のＦＥＴと
言う）８と、第２の半導体素子としての絶縁ゲート型電
界効果トランジスタ（以下、第２のＦＥＴと言う）９と
を有する。第２のＦＥＴ９は第１のＦＥＴ８を制御又は
駆動するものであって、第１のＦＥＴ８に比べて電流容
量が極めて小さい小信号用（低電力用）半導体素子であ
る。

【０００９】第１及び第２のＦＥＴ８、９を構成するた
めの共通のシリコン半導体基体即ちシリコン半導体基板
１０は、サブストレートとしてのＰ形（第１導電形）の
第１の半導体領域１１と、埋め込み層としてのＮ形（第
２導電形）の第２の半導体領域１２と、第１のＦＥＴ８
のドレイン領域及び第２のＦＥＴ９の分離領域としての
Ｎ形の第３の半導体領域１３と、第１のＦＥＴ８のドレ
イン電極形成領域としてのＮ⁺ 形の第４の半導体領域１
４と、第１のＦＥＴ８のチャネル形成用のＰ形の第５の
半導体領域１５と、第１のＦＥＴ８のソース領域として
のＮ⁺ 形の第６の半導体領域１６と、第２のＦＥＴ９の
チャネル領域としてのＰ形の第７の半導体領域１７と、
第２のＦＥＴ９のソース及びドレイン形成領域としての
Ｎ形の第８及び第９の半導体領域１８、１９を有してい
る。

【００１０】第１の半導体領域１１はエピタキシャル成
長のためのサブストレートとなる部分であり、２．５×
１０¹⁴ｃｍ^-3程度の不純物濃度を有し、基板１０の下側
の全部に設けられている。第２の半導体領域１２は第１
の半導体領域１１の一方の主面のほぼ中央にＮ形の不純
物の拡散によって設けられたものであり、厚み方向にお
いて第１の半導体領域１１の一方の主面よりも下方に食
い込んだ形状を有する。この第２の半導体領域１２は、
図６から明らかなように平面的に見て第２のＦＥＴ９の
ための第７、第８及び第９の半導体領域１７、１８、１
９、及び第１のＦＥＴ８のための第４の半導体領域１４
を含むように配置され、且つ図５の断面においてこれ等
の下に配置されている。この第２の半導体領域１２は、
第１のＦＥＴ８の動作に基づいて生じる空乏層が第２の
ＦＥＴ９のＰ形の第７の半導体領域１７にまで延びてい
くことを阻止する機能を有し、第３の半導体領域１３の
不純物濃度（例えば１×１０¹⁵ｃｍ^-3）よりも高い不純
物濃度（例えば６×１０¹⁵ｃｍ^-3）を有する。Ｎ形の第
３の半導体領域１３はＰ形の第１の半導体領域１１の上
にエピタキシャル成長させた領域であり、下面が第１及
び第２の半導体領域１１、１２に接している。この第３
の半導体領域１３は、第１のＦＥＴ８のドレイン領域と
して機能すると共に第２のＦＥＴ９のＰＮ接合による分
離領域として機能し、基板１０の表面に露出する部分を
有し、また、第２のＦＥＴ９のための第７の半導体領域
１７と第２の半導体領域１２との間に介在する部分を有
する。

【００１１】Ｎ⁺ 形の第４の半導体領域１４は第１のＦ
ＥＴ８のドレイン電極の接続を行うためにＮ形の第３の
半導体領域１３に不純物拡散で形成された領域であっ
て、第３の半導体領域１３よりも高い不純物濃度を有
し、第２の半導体領域１２の上方に配置されている。即
ち、平面的に見て第２の半導体領域１２に収まるように
環状に形成されている。なお、第４の半導体領域１４は
基板１０の表面に露出し、この底面及び側面は第３の半
導体領域１３によって包囲されている。また、第４の半
導体領域１４は平面的に見て第２のＦＥＴ９のための第
７、第８及び第９の半導体領域１７、１８、１９を同心
円状に囲んでいる。第１のＦＥＴ８のチャネル形成領域
又はボデイ領域としてのＰ形の第５の半導体領域１５は
Ｎ形の第３の半導体領域１３にＰ形の不純物を拡散して
形成した領域であって、半導体基板１０の表面から第１
の半導体領域１１に至るように形成され、且つ平面的に
見て第３の半導体領域１３及び第６の半導体領域１６を
環状に囲むように配置されている。従って、Ｎ形の第３
の半導体領域１３の側面はＰ形の第５の半導体領域１５
に接している。第１のＦＥＴ８のソース領域としてのＮ
⁺ 形の第６の半導体領域１６はＰ形の第５の半導体領域
１５にＮ形の不純物を拡散することによって環状に形成
したものであり、チャネル領域を得るための第５の半導
体領域１５を介してドレイン領域として機能する第３の
半導体領域１３に対向している。

【００１２】第１のＦＥＴ８よりも電流容量及び電力容
量が小さい第２のＦＥＴ９のチャネル領域又はボデイ領
域としてのＰ形の第７の半導体領域１７は、第３の半導
体領域１３の表面側からＰ形の不純物を拡散することに
よって形成した領域であって、平面的に見て第１のＦＥ
Ｔ８のための第４の半導体領域１４よりも内側に環状に
形成され、また、図５の断面図において第２の半導体領
域１２の上に配置されている。Ｐ形の第７の半導体領域
１７とＮ形の第３の半導体領域１３との間のＰＮ接合は
第２のＦＥＴ９を第１のＦＥＴ８から電気的に分離する
機能を有する。第２のＦＥＴ９の第８の半導体領域１８
はソース領域として機能する部分であり、また第９の半
導体領域１９はドレイン領域として機能する部分であ
り、それぞれＮ形の不純物を第７の半導体領域１７に拡
散することによって形成され、図６に示すように環状の
平面パターンを有する。

【００１３】第１のＦＥＴ８を構成するために、半導体
基板１０の表面上即ち第４、第５及び第６の半導体領域
１４、１５、１６の上にドレイン電極２１、グランド電
極２２、ソース電極２３がそれぞれ環状に設けられてい
る。また、Ｎ⁺ 形の第６の半導体領域１６とＮ形の第３
の半導体領域１３との間のＰ形の第５の半導体領域１５
の表面上に絶縁膜２４を介して環状にゲート電極２５が
設けられている。

【００１４】フィールドプレート効果を良好に得るため
に、第３の半導体領域１３におけるＮ⁺ 形の第４の半導
体領域１４と第５の半導体領域１５との間の部分の表面
上に第１のシリコン酸化層２６が設けられ、この上に第
１、第２及び第３のフィールドプレート導体層２７ａ、
２７ｂ、２７ｃが配置されている。各フィールドプレー
ト導体層２７ａ、２７ｂ、２７ｃは図６で鎖線で示すよ
うに環状に形成されている。各フィールドプレート導体
層２７ａ、２７ｂ、２７ｃの上には容量結合させるため
の誘電体層としての第２のシリコン酸化層２８がそれぞ
れ設けられている。フィールドプレート導体層２７ａ、
２７ｂ、２７ｃの側面は第３のシリコン酸化層２９で覆
われている。第２及び第３のシリコン酸化層２８、２９
は実質的に一体化され、これ等の上にはフィールドプレ
ート導体層２７ａ、２７ｂ、２７ｃに対向する部分を有
するように第１、第２、第３及び第４の上側導体層３０
ａ、３０ｂ、３０ｃ、３０ｄが配置されている。第１の
上側導体層３０ａの一端はドレイン電極２１に接続さ
れ、他端は第２のシリコン酸化層２８を介してフィール
ドプレート導体層２７ａに対向している。第２の上側導
体層３０ｂの一端は第１のフィールドプレート導体層２
７ａに対向し、他端は第２のフィールドプレート導体層
２７ｂに対向している。第３の上側導体層３０ｃの一端
は第２のフィールドプレート導体層２７ｂに対向し、他
端は第３のフィールドプレート導体層２７ｃに対向して
いる。第４の上側導体層３０ｄの一端は第３のフィール
ドプレート導体層２７ｃに対向し、他端はグランド電極
２２に接続されている。従って、ドレイン電極２１とグ
ランド電極２２との間に６個のコンデンサが直列接続さ
れていることになる。なお、第４の上側導体層３０ｄの
グランド電極２２に対する接続は、金属層３１を介して
行われている。上側導体層３０ａ、３０ｂ、３０ｃ、３
０ｄは絶縁性保護膜３２によって被覆されている。

【００１５】小信号用の第２のＦＥＴ９を構成するため
に、第８の半導体領域１８にソース電極３３が設けら
れ、第９の半導体領域１９にドレイン電極３４が設けら
れ、第８及び第９の半導体領域１８、１９間の第７の半
導体領域１７の表面上に絶縁膜３５を介してゲート電極
３６が設けられている。

【００１６】第１のＦＥＴ８のドレイン電極２１とグラ
ンド電極２２又はソース電極２３との間にＰＮ接合３７
を逆バイアスする方向の高い電圧が印加されると、Ｐ形
の第１の半導体領域１１とＮ形の第３の半導体領域１３
の界面に形成されるＰＮ接合に沿って図５で点線で示す
ように空乏層３８が広がる。フィールドプレート導体層
２７ａ、２７ｂ、２７ｃは空乏層３８をなだらかにする
作用、及び第３の半導体領域１３の表面の電荷を安定化
する作用を有し、ドレイン電極２１とゲート電極２５と
の間の耐圧向上に寄与する。

【００１７】ところで、第１、第２及び第３のフィール
ドプレート導体層２７ａ、２７ｂ、２７ｃと第１、第
２、第３及び第４の上側導体層３０ａ、３０ｂ、３０
ｃ、３０ｄとの間の耐圧も高いことが要求される。図５
に示す本実施例においては、第１、第２及び第３のフィ
ールドプレート導体層２７ａ、２７ｂ、２７ｃの側面が
比較的厚い第３のシリコン酸化層２９で十分に被覆さ
れ、且つ第１、第２及び第３のフィールドプレート導体
層２７ａ、２７ｂ、２７ｃの端部のはね上り現象が生じ
ていないので、各フィールドプレート導体層２７ａ、２
７ｂ、２７ｃと各上側導体層３０ａ〜３０ｄとの間の耐
圧が高くなる。また、第２及び第３のシリコン酸化層２
８、２９の表面の凹凸の段差が比較的低く、平坦性が良
いので、上側導体層３０ａ〜３０ｄのエッチングによる
加工精度を高めることができる。

【００１８】次に、フィールドプレート導体層２７ａ〜
２７ｃ、第１、第２及び第３のシリコン酸化層２６、２
８、２９、上側導体層３０ａ〜３０ｄの形成方法を図７
〜図１５を参照して説明する。但し、第１のフィールド
プレート導体層２７ａの右半分、第２のシリコン酸化層
２８、第１の上側導体層３０ａによって形成される第１
の容量素子（コンデンサ）の形成方法と、第１のフィー
ルドプレート導体層２７ａの左半分、第２及び第３のフ
ィールドプレート導体層２７ｂ、２７ｃと第２、第３、
第４の上側導体層３０ｂ、３０ｃ、３０ｄによって形成
される第２〜第６の容量素子の形成方法とは実質的に同
一であるので、図７〜図１５には第１の容量素子の部分
のみが示されている。

【００１９】まず、図７に示すように平坦な表面を有す
るＮ形シリコンから成る第３の半導体領域１３を用意
し、これを酸化性雰囲気で加熱し、この表面を酸化する
ことによって図８に示すようにＳｉＯ2 から成る第１の
シリコン酸化層２６を形成する。

【００２０】次に、図９に示すように第１のシリコン酸
化層２６の上に導電性を与えるように不純物が添加され
た第１のポリシリコン層２７を周知のＣＶＤ（ケミカル
・ベーパー・デポジット）法で形成する。この第１のポ
リシリコン層２７は最終的に図５に示す第１、第２及び
第３のフィールドプレート導体層２７ａ、２７ｂ、２７
ｃとなるものである。

【００２１】次に、ポリシリコン層２７を酸化性雰囲気
で熱処理することによってこの上面領域を酸化して、図
１０に示すようにＳｉＯ₂ から成る肉薄の第２のシリコ
ン酸化層２８ａを形成する。この第２のシリコン酸化層
２８ａは最終的に図５の容量結合の誘電体層としての第
２のシリコン酸化層２８及び第３のシリコン酸化層２９
の一部となる。

【００２２】次に、第２のシリコン酸化層２８ａの上面
に、ＣＶＤ法によってシリコン窒化膜を形成した後、こ
れに選択的にエッチングを施して図１１に示すシリコン
窒化膜マスク４０を形成する。このマスク４０は、図５
のフィールドプレート導体層２７ａ、２７ｂ、２７ｃに
対応させて配置する。

【００２３】次に、シリコン窒化膜から成るマスク４０
を利用してポリシリコン層２７のマスク４０で被覆され
ていない部分を熱酸化してＳｉＯ2 から成るシリコン酸
化物に変換し、図１１の第２のシリコン酸化層２８ａと
一体化された図１２に示す第３のシリコン酸化層２９を
得る。なお、図１１に示す第２のシリコン酸化層２８ａ
の下に位置するポリシリコン層２７の酸化は周知の局部
酸化法によって得ることができる。導電性ポリシリコン
層２７が酸化すると容積が増大するので、第３のシリコ
ン酸化層２９の上面の高さ位置は第２のシリコン酸化層
２８の上面の高さ位置よりも少し上になり、マスク４０
の端が少しはね上る。図１１の導電性ポリシリコン層２
７の局部酸化によって酸化されなかった部分は図５の第
１〜第３のフィールドプレート導体層２７ａ〜２７ｃに
なる。また、図１１の第２のシリコン酸化層２８ａのマ
スク４０の下方部分は第１〜第３のフィールドプレート
導体層２７ａ〜２７ｃの誘電体層としての第２のシリコ
ン酸化層２８となる。

【００２４】次に、マスク４０をエッチングによって除
去した後、図１３に示すように第２及び第３のシリコン
酸化層２８、２９の上面に導電性を有する第２のポリシ
リコン層３０をＣＶＤ法によって形成する。このポリシ
リコン層３０は、ポリシリコン層２７と同様に不純物の
導入によって導電性が高められた層であり、図５の上側
導体層３０ａ〜３０ｄを得るためのものである。

【００２５】次に、図１３の第２のポリシリコン層３０
を選択的にエッチングを施すことによって図５及び図１
４に示す導電性ポリシリコンから成る第１〜第４の上側
導体層３０ａ〜３０ｄを形成する。この際、第２及び第
３のシリコン酸化層２８、２９の段差がさほどなく、両
者の表面の平坦性が良いので、第２のポリシリコン層３
０のエッチング精度を高めることができる。

【００２６】最後に、ＣＶＤ法によって図５及び図１５
に示すシリコン酸化物（ＳｉＯ2 ）から成る絶縁保護層
３２を形成する。

【００２７】本実施例によれば、フィールドプレート導
体層２７ａ〜２７ｃの端部の上及び側面が第２のシリコ
ン酸化層２８よりも厚い第３のシリコン酸化層２９で被
覆されるため、下側のフィールドプレート導体層２７ａ
〜２７ｃと上側導体層３０ａ〜３０ｄとの間の耐圧が下
側のフィールドプレート導体層２７ａ〜２７ｃの端部の
第３のシリコン酸化層２９によって制限されなくなり、
両者間の高耐圧化及び電気的絶縁の信頼性の向上が達成
される。また、容量素子の誘電体層としての第２のシリ
コン酸化層２８の厚みは薄く保つことができるので、両
者間の容量を比較的大きくすることができ、電位の固定
を良好に達成できる。また、第２のシリコン酸化層２８
が比較的薄く、且つ第２及び第３のシリコン酸化層２
８、２９の表面の平坦性が良いので、上側導体層３０ａ
〜３０ｄ、及び各電極２１、２２、２３、２５、３３、
３４、３６等のエッチングによる微細加工を良好に行う
ことができる。

【００２８】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） フィールドプレート導体層２７ａ〜２７ｃの数
を増減することができる。 （２） 上側導体層３０ａ〜３０ｄを金属層とすること
ができる。（３） 小信号ＦＥＴ９をバイポーラトランジスタにす
ることができる。

【図面の簡単な説明】

【図１】従来の半導体装置における容量結合型フィール
ドプレートを作るためのシリコン半導体基板にシリコン
酸化層を形成したものを示す断面図である。

【図２】図１のシリコン酸化層の上にポリシリコン層を
形成したものを示す断面図である。

【図３】図２のポリシリコン層の表面を酸化したものを
示す断面図である。

【図４】図３のシリコン酸化層の上に導体層としてのポ
リシリコン層を設けたものを示す断面図である。

【図５】本発明の実施例に係わる半導体装置の図６のＡ
−Ａ線の一部に相当する部分を示す断面図である。

【図６】図５の半導体装置の半導体基板の表面を示す平
面図である。

【図７】図５の半導体装置のフィールドプレート導体層
と容量結合部分との製造方法を説明するための第３の半
導体領域の断面図である。

【図８】図７の第３の半導体領域に第１のシリコン酸化
層を形成したものを示す断面図である。

【図９】図８のシリコン酸化層の上にポリシリコン層を
形成したものを示す断面図である。

【図１０】図９のポリシリコン層の表面に第２のポリシ
リコン層を形成したものを示す断面図である。

【図１１】図１０の第２のシリコン酸化層の上にマスク
を形成したものを示す断面図である。

【図１２】図１１のポリシリコン層を局部酸化したもの
を示す断面図である。

【図１３】図１２の第２及び第３のシリコン酸化層の上
に第２のポリシリコン層を形成したものを示す断面図で
ある。

【図１４】図１３の第２のポリシリコン層を選択的にエ
ッチングしたものを示す断面図である。

【図１５】図１４の第２のポリシリコン層の上に保護層
を設けたものを示す断面図である。

【符号の説明】

２６ 第１のシリコン酸化層 ２７ａ〜２７ｃ フィールドプレート導体層 ２８ 第２のシリコン酸化層 ２９ 第３のシリコン酸化層 ３０ａ〜３０ｄ 上側導体層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822 H01L 29/78 H01L 29/06 H01L 27/06 H01L 27/108

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電形の第１の半導体領域と、 前記第１導電形と反対の第２導電形を有し、前記第１の
   半導体領域の一方の主面の一部に隣接するように配置さ
   れ且つ前記第１の半導体領域の厚みを低減させるように
   前記第１の半導体領域に食い込んだ状態に形成された第
   ２の半導体領域と、 第２導電形を有し且つ前記第２の半導体領域よりも低い
   不純物濃度を有する半導体領域であって、前記第１の半
   導体領域の前記一方の主面に隣接すると共に前記第２の
   半導体領域が埋め込み層となるように前記第２の半導体
   領域にも隣接している第３の半導体領域と、 絶縁ゲート型電界効果トランジスタのためのドレイン領
   域であって、第２導電形を有し且つ前記第３の半導体領
   域よりも高い不純物濃度を有し、前記第２の半導体領域
   の上方に配置され、その底面及び側面が前記第３の半導
   体領域に隣接している第４の半導体領域と、 第１導電形を有し、前記第２の半導体領域から離間した
   位置で前記第１の半導体領域の一方の主面に隣接してい
   ると共に前記第３の半導体領域の側面にも隣接している
   第５の半導体領域と、 前記電界効果トランジスタのための第２導電形を有する
   ソース領域であって、前記第５の半導体領域を介して前
   記第３の半導体領域に対向するように前記第５の半導体
   領域の中に形成されている第６の半導体領域と、 前記電界効果トランジスタとは別の半導体素子を形成す
   るためのものであって、前記第２の半導体領域の上方に
   配置され、その底面及び側面が前記第３の半導体領域に
   隣接している第７の半導体領域とを備えた半導体基板
   と、 少なくとも前記第３の半導体領域と前記第６の半導体領
   域との間の前記第５の半導体領域の表面を覆うように形
   成された絶縁膜と、 前記第４の半導体領域に形成されたドレイン電極と、 前記第６の半導体領域に形成されたソース電極と、 前記絶縁膜の上に形成されたゲート電極と、 前記第５の半導体領域に形成されたグランド電極と、 前記第３の半導体領域の前記第４の半導体領域と第５の
   半導体領域との間の領域の表面上に設けられた容量結合
   のフィールドプレートとを備えた半導体装置の製造方法
   であって、前記容量結合のフィールドプレートを形成す
   るために、 前記第３の半導体領域の上に第１のシリコン酸化層を形
   成する工程と、 前記第１のシリコン酸化層の上に導電性を得るための不
   純物が導入されたポリシリコン層を形成する工程と、 前記ポリシリコン層の表面側部分を熱酸化させて前記表
   面側部分のみに第２のシリコン酸化層を形成する工程
   と、 前記ポリシリコン層を所定パターンに残存させるために
   前記第２のシリコン酸化層の上に所定パターンの酸化防
   止マスクを形成する工程と、 前記ポリシリコン層の前記酸化防止マスクで覆われてい
   ない部分を熱酸化によって第３のシリコン酸化層に変え
   る工程と、 前記酸化防止マスクを除去する工程と、 前記第２のシリコン酸化層の上に前記第２のシリコン酸
   化層を介して前記ポリシリコン層にそれぞれ対向してい
   る一対の導電性を有する層を形成し、前記一対の導電性
   を有する層の一方を前記ドレイン電極に接続し、前記一
   対の導電性を有する層の他方を前記グランド電極に直接
   に又は別の容量結合のフィールドプレートを介して接続
   する工程とを有することを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 前記導電性を有する層はポリシリコン層
   であることを特徴とする請求項１記載の半導体装置の製
   造方法。