JP3152290B2 - 容量素子を含む半導体装置の製造方法 - Google Patents
容量素子を含む半導体装置の製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタとこれとは別の半導体素子とを含む半
導体装置における電界効果トランジスタの耐圧向上用の
容量結合フィ−ルドプレ−トの製造方法に関する。
効果トランジスタとこれとは別の半導体素子とを含む半
導体装置における電界効果トランジスタの耐圧向上用の
容量結合フィ−ルドプレ−トの製造方法に関する。
【0002】
【従来の技術】1つの半導体基板に、絶縁ゲート型電界
効果トランジスタとこの電界効果トランジスタを制御す
るための別の半導体素子との両方を設けることがある。
小型化を図るために別の半導体素子は電界効果トランジ
スタに近接配置される。電界効果トランジスタの動作に
基づいて生じる空乏層が別の半導体素子に悪影響を与え
ることを防ぐために、半導体基板の別の半導体素子の形
成領域の下に相当する部分に空乏層阻止用の埋め込み領
域を設けることがある。この空乏層阻止用の埋め込み領
域を設けると、空乏層が段部を有するように広がり、円
滑性が悪くなる。そこで、空乏層をなめらかに変化させ
るためにフィールドプレート(field plate)効果が利
用される。フィールドプレートをドレイン電極に結合さ
せる時にキャパシタンス(コンデンサ)を介して結合さ
せることがある。この場合には、フィールドプレート
(導体層)の位置の制御によってフィールドプレートに
基づいて形成される空乏層の形状を制御し、耐圧向上に
望ましい形状の空乏層を得ることが可能になる。
効果トランジスタとこの電界効果トランジスタを制御す
るための別の半導体素子との両方を設けることがある。
小型化を図るために別の半導体素子は電界効果トランジ
スタに近接配置される。電界効果トランジスタの動作に
基づいて生じる空乏層が別の半導体素子に悪影響を与え
ることを防ぐために、半導体基板の別の半導体素子の形
成領域の下に相当する部分に空乏層阻止用の埋め込み領
域を設けることがある。この空乏層阻止用の埋め込み領
域を設けると、空乏層が段部を有するように広がり、円
滑性が悪くなる。そこで、空乏層をなめらかに変化させ
るためにフィールドプレート(field plate)効果が利
用される。フィールドプレートをドレイン電極に結合さ
せる時にキャパシタンス(コンデンサ)を介して結合さ
せることがある。この場合には、フィールドプレート
(導体層)の位置の制御によってフィールドプレートに
基づいて形成される空乏層の形状を制御し、耐圧向上に
望ましい形状の空乏層を得ることが可能になる。
【0003】
【発明が解決しようとする課題】ところで、キャパシタ
ンスで結合されたフィールドプレートの形成方法とし
て、図1〜図4に示す方法が考えられる。この方法で
は、まず、図1に示すように絶縁ゲート型電界効果トラ
ンジスタのための種々の半導体領域を含むシリコン半導
体基板1の上にシリコン酸化層2を熱酸化方法で形成す
る。次に、図2に示すように、シリコン酸化層2の上に
導電性を与えるため不純物が添加されたポリシリコン
(多結晶シリコン)層3をフィールドプレートの形状に
合せて形成する。なお、ポリシリコン層3はシリコン酸
化層2の上面全部に形成した後に所定パターンにエッチ
ングすることによって得る。次に、ポリシリコン層3の
表面領域を熱酸化して図3に示すシリコン酸化層4を得
る。次に、シリコン酸化層2及び4の上に導電性を与え
る不純物が添加された一対のポリシリコン層5、6を形
成する。なお、一対のポリシリコン層5、6は基板1の
上の全部に形成し、エッチングによって分離領域6を設
ける。また、一方のポリシリコン層5は例えばドレイン
電極に接続し、他方のポリシリコン層6は別の容量結合
型フィールドプレートを介してグランドに接続する。図
4において、ポリシリコン層3、5、6は導電層として
機能し、シリコン酸化層4は誘電体層として機能する。
従って、このシリコン酸化層4と、下側のポリシリコン
層3と、上方のポリシリコン層5、6とによって2つの
容量素子が構成される。ところで、図1〜図4に示す方
法では、シリコン酸化層4がポリシリコン層3の上面に
比べて側面で薄くなり、また、ポリシリコン層3の側面
のはね上り現象が生じ、中間のポリシリコン層3とシリ
コン酸化層4上の一対のポリシリコン層5、6との間の
耐圧を信頼性を有して十分に高くすることが困難であっ
た。なお、中間のポリシリコン層3の両端部のはね上り
は、ポリシリコン層3を熱酸化処理すると、ポリシリコ
ン層3の上面と側面のみならず、側面近傍の下面も酸化
によるポリシリコン層3の持ち上げ作用、及び基板1の
表面のシリコン酸化層2の酸化が更に進行することによ
る持ち上げ作用に起因しているものと考えられる。上記
問題を解決するためにポリシリコン層3を強く酸化して
厚いシリコン酸化層4を形成することが考えられる。し
かし、シリコン酸化層4を厚くすると、このシリコン酸
化層4の上面と下側のシリコン酸化層2の表面との段差
が大きくなり、上側のポリシリコン層5、6、又は図示
はされていないこれ以外の導体層又は絶縁層のエッチン
グによる加工精度が低下する。また、シリコン酸化層4
の厚みが増大すると、下側のポリシリコン層3と上側の
ポリシリコン層5、6との間のキャパシタンスが減少
し、ポリシリコン層3の電位の固定が不安定になる。
ンスで結合されたフィールドプレートの形成方法とし
て、図1〜図4に示す方法が考えられる。この方法で
は、まず、図1に示すように絶縁ゲート型電界効果トラ
ンジスタのための種々の半導体領域を含むシリコン半導
体基板1の上にシリコン酸化層2を熱酸化方法で形成す
る。次に、図2に示すように、シリコン酸化層2の上に
導電性を与えるため不純物が添加されたポリシリコン
(多結晶シリコン)層3をフィールドプレートの形状に
合せて形成する。なお、ポリシリコン層3はシリコン酸
化層2の上面全部に形成した後に所定パターンにエッチ
ングすることによって得る。次に、ポリシリコン層3の
表面領域を熱酸化して図3に示すシリコン酸化層4を得
る。次に、シリコン酸化層2及び4の上に導電性を与え
る不純物が添加された一対のポリシリコン層5、6を形
成する。なお、一対のポリシリコン層5、6は基板1の
上の全部に形成し、エッチングによって分離領域6を設
ける。また、一方のポリシリコン層5は例えばドレイン
電極に接続し、他方のポリシリコン層6は別の容量結合
型フィールドプレートを介してグランドに接続する。図
4において、ポリシリコン層3、5、6は導電層として
機能し、シリコン酸化層4は誘電体層として機能する。
従って、このシリコン酸化層4と、下側のポリシリコン
層3と、上方のポリシリコン層5、6とによって2つの
容量素子が構成される。ところで、図1〜図4に示す方
法では、シリコン酸化層4がポリシリコン層3の上面に
比べて側面で薄くなり、また、ポリシリコン層3の側面
のはね上り現象が生じ、中間のポリシリコン層3とシリ
コン酸化層4上の一対のポリシリコン層5、6との間の
耐圧を信頼性を有して十分に高くすることが困難であっ
た。なお、中間のポリシリコン層3の両端部のはね上り
は、ポリシリコン層3を熱酸化処理すると、ポリシリコ
ン層3の上面と側面のみならず、側面近傍の下面も酸化
によるポリシリコン層3の持ち上げ作用、及び基板1の
表面のシリコン酸化層2の酸化が更に進行することによ
る持ち上げ作用に起因しているものと考えられる。上記
問題を解決するためにポリシリコン層3を強く酸化して
厚いシリコン酸化層4を形成することが考えられる。し
かし、シリコン酸化層4を厚くすると、このシリコン酸
化層4の上面と下側のシリコン酸化層2の表面との段差
が大きくなり、上側のポリシリコン層5、6、又は図示
はされていないこれ以外の導体層又は絶縁層のエッチン
グによる加工精度が低下する。また、シリコン酸化層4
の厚みが増大すると、下側のポリシリコン層3と上側の
ポリシリコン層5、6との間のキャパシタンスが減少
し、ポリシリコン層3の電位の固定が不安定になる。
【0004】そこで、本発明の目的は、半導体装置に含
まれている容量結合フィールドプレートを、高い製造歩
留りを有して製造することができる方法を提供すること
にある。
まれている容量結合フィールドプレートを、高い製造歩
留りを有して製造することができる方法を提供すること
にある。
【0005】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第1導電形の第1の半導体領域と、前記第
1導電形と反対の第2導電形を有し、前記第1の半導体
領域の一方の主面の一部に隣接するように配置され且つ
前記第1の半導体領域の厚みを低減させるように前記第
1の半導体領域に食い込んだ状態に形成された第2の半
導体領域と、第2導電形を有し且つ前記第2の半導体領
域よりも低い不純物濃度を有する半導体領域であって、
前記第1の半導体領域の前記一方の主面に隣接すると共
に前記第2の半導体領域が埋め込み層となるように前記
第2の半導体領域にも隣接している第3の半導体領域
と、絶縁ゲート型電界効果トランジスタのためのドレイ
ン領域であって、第2導電形を有し且つ前記第3の半導
体領域よりも高い不純物濃度を有し、前記第2の半導体
領域の上方に配置され、その底面及び側面が前記第3の
半導体領域に隣接している第4の半導体領域と、第1導
電形を有し、前記第2の半導体領域から離間した位置で
前記第1の半導体領域の一方の主面に隣接していると共
に前記第3の半導体領域の側面にも隣接している第5の
半導体領域と、前記電界効果トランジスタのための第2
導電形を有するソース領域であって、前記第5の半導体
領域を介して前記第3の半導体領域に対向するように前
記第5の半導体領域の中に形成されている第6の半導体
領域と、前記電界効果トランジスタとは別の半導体素子
を形成するためのものであって、前記第2の半導体領域
の上方に配置され、その底面及び側面が前記第3の半導
体領域に隣接している第7の半導体領域とを備えた半導
体基板と、少なくとも前記第3の半導体領域と前記第6
の半導体領域との間の前記第5の半導体領域の表面を覆
うように形成された絶縁膜と、前記第4の半導体領域に
形成されたドレイン電極と、前記第6の半導体領域に形
成されたソース電極と、前記絶縁膜の上に形成されたゲ
ート電極と、前記第5の半導体領域に形成されたグラン
ド電極と、前記第3の半導体領域の前記第4の半導体領
域と第5の半導体領域との間の領域の表面上に設けられ
た容量結合のフィールドプレートとを備えた半導体装置
の製造方法であって、前記容量結合のフィールドプレー
トを形成するために、前記第3の半導体領域の上に第1
のシリコン酸化層を形成する工程と、前記第1のシリコ
ン酸化層の上に導電性 を得るための不純物が導入された
ポリシリコン層を形成する工程と、前記ポリシリコン層
の表面側部分を熱酸化させて前記表面側部分のみに第2
のシリコン酸化層を形成する工程と、前記ポリシリコン
層を所定パターンに残存させるために前記第2のシリコ
ン酸化層の上に所定パターンの酸化防止マスクを形成す
る工程と、前記ポリシリコン層の前記酸化防止マスクで
覆われていない部分を熱酸化によって第3のシリコン酸
化層に変える工程と、前記酸化防止マスクを除去する工
程と、前記第2のシリコン酸化層の上に前記第2のシリ
コン酸化層を介して前記ポリシリコン層にそれぞれ対向
している一対の導電性を有する層を形成し、前記一対の
導電性を有する層の一方を前記ドレイン電極に接続し、
前記一対の導電性を有する層の他方を前記グランド電極
に直接に又は別の容量結合のフィールドプレートを介し
て接続する工程とを有することを特徴とする半導体装置
の製造方法に係わるものである。なお、請求項2に示す
ように導電性を有する層をポリシリコン層とすることが
望ましい。
の本発明は、第1導電形の第1の半導体領域と、前記第
1導電形と反対の第2導電形を有し、前記第1の半導体
領域の一方の主面の一部に隣接するように配置され且つ
前記第1の半導体領域の厚みを低減させるように前記第
1の半導体領域に食い込んだ状態に形成された第2の半
導体領域と、第2導電形を有し且つ前記第2の半導体領
域よりも低い不純物濃度を有する半導体領域であって、
前記第1の半導体領域の前記一方の主面に隣接すると共
に前記第2の半導体領域が埋め込み層となるように前記
第2の半導体領域にも隣接している第3の半導体領域
と、絶縁ゲート型電界効果トランジスタのためのドレイ
ン領域であって、第2導電形を有し且つ前記第3の半導
体領域よりも高い不純物濃度を有し、前記第2の半導体
領域の上方に配置され、その底面及び側面が前記第3の
半導体領域に隣接している第4の半導体領域と、第1導
電形を有し、前記第2の半導体領域から離間した位置で
前記第1の半導体領域の一方の主面に隣接していると共
に前記第3の半導体領域の側面にも隣接している第5の
半導体領域と、前記電界効果トランジスタのための第2
導電形を有するソース領域であって、前記第5の半導体
領域を介して前記第3の半導体領域に対向するように前
記第5の半導体領域の中に形成されている第6の半導体
領域と、前記電界効果トランジスタとは別の半導体素子
を形成するためのものであって、前記第2の半導体領域
の上方に配置され、その底面及び側面が前記第3の半導
体領域に隣接している第7の半導体領域とを備えた半導
体基板と、少なくとも前記第3の半導体領域と前記第6
の半導体領域との間の前記第5の半導体領域の表面を覆
うように形成された絶縁膜と、前記第4の半導体領域に
形成されたドレイン電極と、前記第6の半導体領域に形
成されたソース電極と、前記絶縁膜の上に形成されたゲ
ート電極と、前記第5の半導体領域に形成されたグラン
ド電極と、前記第3の半導体領域の前記第4の半導体領
域と第5の半導体領域との間の領域の表面上に設けられ
た容量結合のフィールドプレートとを備えた半導体装置
の製造方法であって、前記容量結合のフィールドプレー
トを形成するために、前記第3の半導体領域の上に第1
のシリコン酸化層を形成する工程と、前記第1のシリコ
ン酸化層の上に導電性 を得るための不純物が導入された
ポリシリコン層を形成する工程と、前記ポリシリコン層
の表面側部分を熱酸化させて前記表面側部分のみに第2
のシリコン酸化層を形成する工程と、前記ポリシリコン
層を所定パターンに残存させるために前記第2のシリコ
ン酸化層の上に所定パターンの酸化防止マスクを形成す
る工程と、前記ポリシリコン層の前記酸化防止マスクで
覆われていない部分を熱酸化によって第3のシリコン酸
化層に変える工程と、前記酸化防止マスクを除去する工
程と、前記第2のシリコン酸化層の上に前記第2のシリ
コン酸化層を介して前記ポリシリコン層にそれぞれ対向
している一対の導電性を有する層を形成し、前記一対の
導電性を有する層の一方を前記ドレイン電極に接続し、
前記一対の導電性を有する層の他方を前記グランド電極
に直接に又は別の容量結合のフィールドプレートを介し
て接続する工程とを有することを特徴とする半導体装置
の製造方法に係わるものである。なお、請求項2に示す
ように導電性を有する層をポリシリコン層とすることが
望ましい。
【0006】
【発明の効果】各請求項の発明によれば、ポリシリコン
層をエッチングで除去しないで残し、フィールドプレー
トの導電性層として使用する部分以外は酸化によってシ
リコン酸化層に変換するので、ポリシリコン層から成る
導電性層の側面には十分にシリコン酸化層が存在するこ
とになり、高耐圧の容量結合フィールドプレートを提供
することができ、更に第2及び第3のシリコン酸化層の
表面の相互間段差を小さくすることができる。また、ポ
リシリコンの導電性層を得る部分の上にはマスクを設け
て熱酸化処理を行うので、導電性層としてのポリシリコ
ン層の上の第2のシリコン酸化層は比較的薄く保たれ、
大きな容量を得ることができる。また、請求項2の発明
によれば、容量結合フィールドプレートを容易且つ良好
に形成することができる。
層をエッチングで除去しないで残し、フィールドプレー
トの導電性層として使用する部分以外は酸化によってシ
リコン酸化層に変換するので、ポリシリコン層から成る
導電性層の側面には十分にシリコン酸化層が存在するこ
とになり、高耐圧の容量結合フィールドプレートを提供
することができ、更に第2及び第3のシリコン酸化層の
表面の相互間段差を小さくすることができる。また、ポ
リシリコンの導電性層を得る部分の上にはマスクを設け
て熱酸化処理を行うので、導電性層としてのポリシリコ
ン層の上の第2のシリコン酸化層は比較的薄く保たれ、
大きな容量を得ることができる。また、請求項2の発明
によれば、容量結合フィールドプレートを容易且つ良好
に形成することができる。
【0007】
【実施形態及び実施例】次に、図面を参照して本発明の
実施形態及び実施例を説明する。
実施形態及び実施例を説明する。
【0008】図5は本発明の実施例に従う半導体装置7
の一部を示すものであり、図6のA−A線の左半分に相
当する部分を示している。この半導体装置7は、比較的
電力容量の大きい第1の半導体素子としての第1の絶縁
ゲート型電界効果トランジスタ(以下、第1のFETと
言う)8と、第2の半導体素子としての絶縁ゲート型電
界効果トランジスタ(以下、第2のFETと言う)9と
を有する。第2のFET9は第1のFET8を制御又は
駆動するものであって、第1のFET8に比べて電流容
量が極めて小さい小信号用(低電力用)半導体素子であ
る。
の一部を示すものであり、図6のA−A線の左半分に相
当する部分を示している。この半導体装置7は、比較的
電力容量の大きい第1の半導体素子としての第1の絶縁
ゲート型電界効果トランジスタ(以下、第1のFETと
言う)8と、第2の半導体素子としての絶縁ゲート型電
界効果トランジスタ(以下、第2のFETと言う)9と
を有する。第2のFET9は第1のFET8を制御又は
駆動するものであって、第1のFET8に比べて電流容
量が極めて小さい小信号用(低電力用)半導体素子であ
る。
【0009】第1及び第2のFET8、9を構成するた
めの共通のシリコン半導体基体即ちシリコン半導体基板
10は、サブストレートとしてのP形(第1導電形)の
第1の半導体領域11と、埋め込み層としてのN形(第
2導電形)の第2の半導体領域12と、第1のFET8
のドレイン領域及び第2のFET9の分離領域としての
N形の第3の半導体領域13と、第1のFET8のドレ
イン電極形成領域としてのN+ 形の第4の半導体領域1
4と、第1のFET8のチャネル形成用のP形の第5の
半導体領域15と、第1のFET8のソース領域として
のN+ 形の第6の半導体領域16と、第2のFET9の
チャネル領域としてのP形の第7の半導体領域17と、
第2のFET9のソース及びドレイン形成領域としての
N形の第8及び第9の半導体領域18、19を有してい
る。
めの共通のシリコン半導体基体即ちシリコン半導体基板
10は、サブストレートとしてのP形(第1導電形)の
第1の半導体領域11と、埋め込み層としてのN形(第
2導電形)の第2の半導体領域12と、第1のFET8
のドレイン領域及び第2のFET9の分離領域としての
N形の第3の半導体領域13と、第1のFET8のドレ
イン電極形成領域としてのN+ 形の第4の半導体領域1
4と、第1のFET8のチャネル形成用のP形の第5の
半導体領域15と、第1のFET8のソース領域として
のN+ 形の第6の半導体領域16と、第2のFET9の
チャネル領域としてのP形の第7の半導体領域17と、
第2のFET9のソース及びドレイン形成領域としての
N形の第8及び第9の半導体領域18、19を有してい
る。
【0010】第1の半導体領域11はエピタキシャル成
長のためのサブストレートとなる部分であり、2.5×
1014cm-3程度の不純物濃度を有し、基板10の下側
の全部に設けられている。第2の半導体領域12は第1
の半導体領域11の一方の主面のほぼ中央にN形の不純
物の拡散によって設けられたものであり、厚み方向にお
いて第1の半導体領域11の一方の主面よりも下方に食
い込んだ形状を有する。この第2の半導体領域12は、
図6から明らかなように平面的に見て第2のFET9の
ための第7、第8及び第9の半導体領域17、18、1
9、及び第1のFET8のための第4の半導体領域14
を含むように配置され、且つ図5の断面においてこれ等
の下に配置されている。この第2の半導体領域12は、
第1のFET8の動作に基づいて生じる空乏層が第2の
FET9のP形の第7の半導体領域17にまで延びてい
くことを阻止する機能を有し、第3の半導体領域13の
不純物濃度(例えば1×1015cm-3)よりも高い不純
物濃度(例えば6×1015cm-3)を有する。N形の第
3の半導体領域13はP形の第1の半導体領域11の上
にエピタキシャル成長させた領域であり、下面が第1及
び第2の半導体領域11、12に接している。この第3
の半導体領域13は、第1のFET8のドレイン領域と
して機能すると共に第2のFET9のPN接合による分
離領域として機能し、基板10の表面に露出する部分を
有し、また、第2のFET9のための第7の半導体領域
17と第2の半導体領域12との間に介在する部分を有
する。
長のためのサブストレートとなる部分であり、2.5×
1014cm-3程度の不純物濃度を有し、基板10の下側
の全部に設けられている。第2の半導体領域12は第1
の半導体領域11の一方の主面のほぼ中央にN形の不純
物の拡散によって設けられたものであり、厚み方向にお
いて第1の半導体領域11の一方の主面よりも下方に食
い込んだ形状を有する。この第2の半導体領域12は、
図6から明らかなように平面的に見て第2のFET9の
ための第7、第8及び第9の半導体領域17、18、1
9、及び第1のFET8のための第4の半導体領域14
を含むように配置され、且つ図5の断面においてこれ等
の下に配置されている。この第2の半導体領域12は、
第1のFET8の動作に基づいて生じる空乏層が第2の
FET9のP形の第7の半導体領域17にまで延びてい
くことを阻止する機能を有し、第3の半導体領域13の
不純物濃度(例えば1×1015cm-3)よりも高い不純
物濃度(例えば6×1015cm-3)を有する。N形の第
3の半導体領域13はP形の第1の半導体領域11の上
にエピタキシャル成長させた領域であり、下面が第1及
び第2の半導体領域11、12に接している。この第3
の半導体領域13は、第1のFET8のドレイン領域と
して機能すると共に第2のFET9のPN接合による分
離領域として機能し、基板10の表面に露出する部分を
有し、また、第2のFET9のための第7の半導体領域
17と第2の半導体領域12との間に介在する部分を有
する。
【0011】N+ 形の第4の半導体領域14は第1のF
ET8のドレイン電極の接続を行うためにN形の第3の
半導体領域13に不純物拡散で形成された領域であっ
て、第3の半導体領域13よりも高い不純物濃度を有
し、第2の半導体領域12の上方に配置されている。即
ち、平面的に見て第2の半導体領域12に収まるように
環状に形成されている。なお、第4の半導体領域14は
基板10の表面に露出し、この底面及び側面は第3の半
導体領域13によって包囲されている。また、第4の半
導体領域14は平面的に見て第2のFET9のための第
7、第8及び第9の半導体領域17、18、19を同心
円状に囲んでいる。第1のFET8のチャネル形成領域
又はボデイ領域としてのP形の第5の半導体領域15は
N形の第3の半導体領域13にP形の不純物を拡散して
形成した領域であって、半導体基板10の表面から第1
の半導体領域11に至るように形成され、且つ平面的に
見て第3の半導体領域13及び第6の半導体領域16を
環状に囲むように配置されている。従って、N形の第3
の半導体領域13の側面はP形の第5の半導体領域15
に接している。第1のFET8のソース領域としてのN
+ 形の第6の半導体領域16はP形の第5の半導体領域
15にN形の不純物を拡散することによって環状に形成
したものであり、チャネル領域を得るための第5の半導
体領域15を介してドレイン領域として機能する第3の
半導体領域13に対向している。
ET8のドレイン電極の接続を行うためにN形の第3の
半導体領域13に不純物拡散で形成された領域であっ
て、第3の半導体領域13よりも高い不純物濃度を有
し、第2の半導体領域12の上方に配置されている。即
ち、平面的に見て第2の半導体領域12に収まるように
環状に形成されている。なお、第4の半導体領域14は
基板10の表面に露出し、この底面及び側面は第3の半
導体領域13によって包囲されている。また、第4の半
導体領域14は平面的に見て第2のFET9のための第
7、第8及び第9の半導体領域17、18、19を同心
円状に囲んでいる。第1のFET8のチャネル形成領域
又はボデイ領域としてのP形の第5の半導体領域15は
N形の第3の半導体領域13にP形の不純物を拡散して
形成した領域であって、半導体基板10の表面から第1
の半導体領域11に至るように形成され、且つ平面的に
見て第3の半導体領域13及び第6の半導体領域16を
環状に囲むように配置されている。従って、N形の第3
の半導体領域13の側面はP形の第5の半導体領域15
に接している。第1のFET8のソース領域としてのN
+ 形の第6の半導体領域16はP形の第5の半導体領域
15にN形の不純物を拡散することによって環状に形成
したものであり、チャネル領域を得るための第5の半導
体領域15を介してドレイン領域として機能する第3の
半導体領域13に対向している。
【0012】第1のFET8よりも電流容量及び電力容
量が小さい第2のFET9のチャネル領域又はボデイ領
域としてのP形の第7の半導体領域17は、第3の半導
体領域13の表面側からP形の不純物を拡散することに
よって形成した領域であって、平面的に見て第1のFE
T8のための第4の半導体領域14よりも内側に環状に
形成され、また、図5の断面図において第2の半導体領
域12の上に配置されている。P形の第7の半導体領域
17とN形の第3の半導体領域13との間のPN接合は
第2のFET9を第1のFET8から電気的に分離する
機能を有する。第2のFET9の第8の半導体領域18
はソース領域として機能する部分であり、また第9の半
導体領域19はドレイン領域として機能する部分であ
り、それぞれN形の不純物を第7の半導体領域17に拡
散することによって形成され、図6に示すように環状の
平面パターンを有する。
量が小さい第2のFET9のチャネル領域又はボデイ領
域としてのP形の第7の半導体領域17は、第3の半導
体領域13の表面側からP形の不純物を拡散することに
よって形成した領域であって、平面的に見て第1のFE
T8のための第4の半導体領域14よりも内側に環状に
形成され、また、図5の断面図において第2の半導体領
域12の上に配置されている。P形の第7の半導体領域
17とN形の第3の半導体領域13との間のPN接合は
第2のFET9を第1のFET8から電気的に分離する
機能を有する。第2のFET9の第8の半導体領域18
はソース領域として機能する部分であり、また第9の半
導体領域19はドレイン領域として機能する部分であ
り、それぞれN形の不純物を第7の半導体領域17に拡
散することによって形成され、図6に示すように環状の
平面パターンを有する。
【0013】第1のFET8を構成するために、半導体
基板10の表面上即ち第4、第5及び第6の半導体領域
14、15、16の上にドレイン電極21、グランド電
極22、ソース電極23がそれぞれ環状に設けられてい
る。また、N+ 形の第6の半導体領域16とN形の第3
の半導体領域13との間のP形の第5の半導体領域15
の表面上に絶縁膜24を介して環状にゲート電極25が
設けられている。
基板10の表面上即ち第4、第5及び第6の半導体領域
14、15、16の上にドレイン電極21、グランド電
極22、ソース電極23がそれぞれ環状に設けられてい
る。また、N+ 形の第6の半導体領域16とN形の第3
の半導体領域13との間のP形の第5の半導体領域15
の表面上に絶縁膜24を介して環状にゲート電極25が
設けられている。
【0014】フィールドプレート効果を良好に得るため
に、第3の半導体領域13におけるN+ 形の第4の半導
体領域14と第5の半導体領域15との間の部分の表面
上に第1のシリコン酸化層26が設けられ、この上に第
1、第2及び第3のフィールドプレート導体層27a、
27b、27cが配置されている。各フィールドプレー
ト導体層27a、27b、27cは図6で鎖線で示すよ
うに環状に形成されている。各フィールドプレート導体
層27a、27b、27cの上には容量結合させるため
の誘電体層としての第2のシリコン酸化層28がそれぞ
れ設けられている。フィールドプレート導体層27a、
27b、27cの側面は第3のシリコン酸化層29で覆
われている。第2及び第3のシリコン酸化層28、29
は実質的に一体化され、これ等の上にはフィールドプレ
ート導体層27a、27b、27cに対向する部分を有
するように第1、第2、第3及び第4の上側導体層30
a、30b、30c、30dが配置されている。第1の
上側導体層30aの一端はドレイン電極21に接続さ
れ、他端は第2のシリコン酸化層28を介してフィール
ドプレート導体層27aに対向している。第2の上側導
体層30bの一端は第1のフィールドプレート導体層2
7aに対向し、他端は第2のフィールドプレート導体層
27bに対向している。第3の上側導体層30cの一端
は第2のフィールドプレート導体層27bに対向し、他
端は第3のフィールドプレート導体層27cに対向して
いる。第4の上側導体層30dの一端は第3のフィール
ドプレート導体層27cに対向し、他端はグランド電極
22に接続されている。従って、ドレイン電極21とグ
ランド電極22との間に6個のコンデンサが直列接続さ
れていることになる。なお、第4の上側導体層30dの
グランド電極22に対する接続は、金属層31を介して
行われている。上側導体層30a、30b、30c、3
0dは絶縁性保護膜32によって被覆されている。
に、第3の半導体領域13におけるN+ 形の第4の半導
体領域14と第5の半導体領域15との間の部分の表面
上に第1のシリコン酸化層26が設けられ、この上に第
1、第2及び第3のフィールドプレート導体層27a、
27b、27cが配置されている。各フィールドプレー
ト導体層27a、27b、27cは図6で鎖線で示すよ
うに環状に形成されている。各フィールドプレート導体
層27a、27b、27cの上には容量結合させるため
の誘電体層としての第2のシリコン酸化層28がそれぞ
れ設けられている。フィールドプレート導体層27a、
27b、27cの側面は第3のシリコン酸化層29で覆
われている。第2及び第3のシリコン酸化層28、29
は実質的に一体化され、これ等の上にはフィールドプレ
ート導体層27a、27b、27cに対向する部分を有
するように第1、第2、第3及び第4の上側導体層30
a、30b、30c、30dが配置されている。第1の
上側導体層30aの一端はドレイン電極21に接続さ
れ、他端は第2のシリコン酸化層28を介してフィール
ドプレート導体層27aに対向している。第2の上側導
体層30bの一端は第1のフィールドプレート導体層2
7aに対向し、他端は第2のフィールドプレート導体層
27bに対向している。第3の上側導体層30cの一端
は第2のフィールドプレート導体層27bに対向し、他
端は第3のフィールドプレート導体層27cに対向して
いる。第4の上側導体層30dの一端は第3のフィール
ドプレート導体層27cに対向し、他端はグランド電極
22に接続されている。従って、ドレイン電極21とグ
ランド電極22との間に6個のコンデンサが直列接続さ
れていることになる。なお、第4の上側導体層30dの
グランド電極22に対する接続は、金属層31を介して
行われている。上側導体層30a、30b、30c、3
0dは絶縁性保護膜32によって被覆されている。
【0015】小信号用の第2のFET9を構成するため
に、第8の半導体領域18にソース電極33が設けら
れ、第9の半導体領域19にドレイン電極34が設けら
れ、第8及び第9の半導体領域18、19間の第7の半
導体領域17の表面上に絶縁膜35を介してゲート電極
36が設けられている。
に、第8の半導体領域18にソース電極33が設けら
れ、第9の半導体領域19にドレイン電極34が設けら
れ、第8及び第9の半導体領域18、19間の第7の半
導体領域17の表面上に絶縁膜35を介してゲート電極
36が設けられている。
【0016】第1のFET8のドレイン電極21とグラ
ンド電極22又はソース電極23との間にPN接合37
を逆バイアスする方向の高い電圧が印加されると、P形
の第1の半導体領域11とN形の第3の半導体領域13
の界面に形成されるPN接合に沿って図5で点線で示す
ように空乏層38が広がる。フィールドプレート導体層
27a、27b、27cは空乏層38をなだらかにする
作用、及び第3の半導体領域13の表面の電荷を安定化
する作用を有し、ドレイン電極21とゲート電極25と
の間の耐圧向上に寄与する。
ンド電極22又はソース電極23との間にPN接合37
を逆バイアスする方向の高い電圧が印加されると、P形
の第1の半導体領域11とN形の第3の半導体領域13
の界面に形成されるPN接合に沿って図5で点線で示す
ように空乏層38が広がる。フィールドプレート導体層
27a、27b、27cは空乏層38をなだらかにする
作用、及び第3の半導体領域13の表面の電荷を安定化
する作用を有し、ドレイン電極21とゲート電極25と
の間の耐圧向上に寄与する。
【0017】ところで、第1、第2及び第3のフィール
ドプレート導体層27a、27b、27cと第1、第
2、第3及び第4の上側導体層30a、30b、30
c、30dとの間の耐圧も高いことが要求される。図5
に示す本実施例においては、第1、第2及び第3のフィ
ールドプレート導体層27a、27b、27cの側面が
比較的厚い第3のシリコン酸化層29で十分に被覆さ
れ、且つ第1、第2及び第3のフィールドプレート導体
層27a、27b、27cの端部のはね上り現象が生じ
ていないので、各フィールドプレート導体層27a、2
7b、27cと各上側導体層30a〜30dとの間の耐
圧が高くなる。また、第2及び第3のシリコン酸化層2
8、29の表面の凹凸の段差が比較的低く、平坦性が良
いので、上側導体層30a〜30dのエッチングによる
加工精度を高めることができる。
ドプレート導体層27a、27b、27cと第1、第
2、第3及び第4の上側導体層30a、30b、30
c、30dとの間の耐圧も高いことが要求される。図5
に示す本実施例においては、第1、第2及び第3のフィ
ールドプレート導体層27a、27b、27cの側面が
比較的厚い第3のシリコン酸化層29で十分に被覆さ
れ、且つ第1、第2及び第3のフィールドプレート導体
層27a、27b、27cの端部のはね上り現象が生じ
ていないので、各フィールドプレート導体層27a、2
7b、27cと各上側導体層30a〜30dとの間の耐
圧が高くなる。また、第2及び第3のシリコン酸化層2
8、29の表面の凹凸の段差が比較的低く、平坦性が良
いので、上側導体層30a〜30dのエッチングによる
加工精度を高めることができる。
【0018】次に、フィールドプレート導体層27a〜
27c、第1、第2及び第3のシリコン酸化層26、2
8、29、上側導体層30a〜30dの形成方法を図7
〜図15を参照して説明する。但し、第1のフィールド
プレート導体層27aの右半分、第2のシリコン酸化層
28、第1の上側導体層30aによって形成される第1
の容量素子(コンデンサ)の形成方法と、第1のフィー
ルドプレート導体層27aの左半分、第2及び第3のフ
ィールドプレート導体層27b、27cと第2、第3、
第4の上側導体層30b、30c、30dによって形成
される第2〜第6の容量素子の形成方法とは実質的に同
一であるので、図7〜図15には第1の容量素子の部分
のみが示されている。
27c、第1、第2及び第3のシリコン酸化層26、2
8、29、上側導体層30a〜30dの形成方法を図7
〜図15を参照して説明する。但し、第1のフィールド
プレート導体層27aの右半分、第2のシリコン酸化層
28、第1の上側導体層30aによって形成される第1
の容量素子(コンデンサ)の形成方法と、第1のフィー
ルドプレート導体層27aの左半分、第2及び第3のフ
ィールドプレート導体層27b、27cと第2、第3、
第4の上側導体層30b、30c、30dによって形成
される第2〜第6の容量素子の形成方法とは実質的に同
一であるので、図7〜図15には第1の容量素子の部分
のみが示されている。
【0019】まず、図7に示すように平坦な表面を有す
るN形シリコンから成る第3の半導体領域13を用意
し、これを酸化性雰囲気で加熱し、この表面を酸化する
ことによって図8に示すようにSiO2 から成る第1の
シリコン酸化層26を形成する。
るN形シリコンから成る第3の半導体領域13を用意
し、これを酸化性雰囲気で加熱し、この表面を酸化する
ことによって図8に示すようにSiO2 から成る第1の
シリコン酸化層26を形成する。
【0020】次に、図9に示すように第1のシリコン酸
化層26の上に導電性を与えるように不純物が添加され
た第1のポリシリコン層27を周知のCVD(ケミカル
・ベーパー・デポジット)法で形成する。この第1のポ
リシリコン層27は最終的に図5に示す第1、第2及び
第3のフィールドプレート導体層27a、27b、27
cとなるものである。
化層26の上に導電性を与えるように不純物が添加され
た第1のポリシリコン層27を周知のCVD(ケミカル
・ベーパー・デポジット)法で形成する。この第1のポ
リシリコン層27は最終的に図5に示す第1、第2及び
第3のフィールドプレート導体層27a、27b、27
cとなるものである。
【0021】次に、ポリシリコン層27を酸化性雰囲気
で熱処理することによってこの上面領域を酸化して、図
10に示すようにSiO2 から成る肉薄の第2のシリコ
ン酸化層28aを形成する。この第2のシリコン酸化層
28aは最終的に図5の容量結合の誘電体層としての第
2のシリコン酸化層28及び第3のシリコン酸化層29
の一部となる。
で熱処理することによってこの上面領域を酸化して、図
10に示すようにSiO2 から成る肉薄の第2のシリコ
ン酸化層28aを形成する。この第2のシリコン酸化層
28aは最終的に図5の容量結合の誘電体層としての第
2のシリコン酸化層28及び第3のシリコン酸化層29
の一部となる。
【0022】次に、第2のシリコン酸化層28aの上面
に、CVD法によってシリコン窒化膜を形成した後、こ
れに選択的にエッチングを施して図11に示すシリコン
窒化膜マスク40を形成する。このマスク40は、図5
のフィールドプレート導体層27a、27b、27cに
対応させて配置する。
に、CVD法によってシリコン窒化膜を形成した後、こ
れに選択的にエッチングを施して図11に示すシリコン
窒化膜マスク40を形成する。このマスク40は、図5
のフィールドプレート導体層27a、27b、27cに
対応させて配置する。
【0023】次に、シリコン窒化膜から成るマスク40
を利用してポリシリコン層27のマスク40で被覆され
ていない部分を熱酸化してSiO2 から成るシリコン酸
化物に変換し、図11の第2のシリコン酸化層28aと
一体化された図12に示す第3のシリコン酸化層29を
得る。なお、図11に示す第2のシリコン酸化層28a
の下に位置するポリシリコン層27の酸化は周知の局部
酸化法によって得ることができる。導電性ポリシリコン
層27が酸化すると容積が増大するので、第3のシリコ
ン酸化層29の上面の高さ位置は第2のシリコン酸化層
28の上面の高さ位置よりも少し上になり、マスク40
の端が少しはね上る。図11の導電性ポリシリコン層2
7の局部酸化によって酸化されなかった部分は図5の第
1〜第3のフィールドプレート導体層27a〜27cに
なる。また、図11の第2のシリコン酸化層28aのマ
スク40の下方部分は第1〜第3のフィールドプレート
導体層27a〜27cの誘電体層としての第2のシリコ
ン酸化層28となる。
を利用してポリシリコン層27のマスク40で被覆され
ていない部分を熱酸化してSiO2 から成るシリコン酸
化物に変換し、図11の第2のシリコン酸化層28aと
一体化された図12に示す第3のシリコン酸化層29を
得る。なお、図11に示す第2のシリコン酸化層28a
の下に位置するポリシリコン層27の酸化は周知の局部
酸化法によって得ることができる。導電性ポリシリコン
層27が酸化すると容積が増大するので、第3のシリコ
ン酸化層29の上面の高さ位置は第2のシリコン酸化層
28の上面の高さ位置よりも少し上になり、マスク40
の端が少しはね上る。図11の導電性ポリシリコン層2
7の局部酸化によって酸化されなかった部分は図5の第
1〜第3のフィールドプレート導体層27a〜27cに
なる。また、図11の第2のシリコン酸化層28aのマ
スク40の下方部分は第1〜第3のフィールドプレート
導体層27a〜27cの誘電体層としての第2のシリコ
ン酸化層28となる。
【0024】次に、マスク40をエッチングによって除
去した後、図13に示すように第2及び第3のシリコン
酸化層28、29の上面に導電性を有する第2のポリシ
リコン層30をCVD法によって形成する。このポリシ
リコン層30は、ポリシリコン層27と同様に不純物の
導入によって導電性が高められた層であり、図5の上側
導体層30a〜30dを得るためのものである。
去した後、図13に示すように第2及び第3のシリコン
酸化層28、29の上面に導電性を有する第2のポリシ
リコン層30をCVD法によって形成する。このポリシ
リコン層30は、ポリシリコン層27と同様に不純物の
導入によって導電性が高められた層であり、図5の上側
導体層30a〜30dを得るためのものである。
【0025】次に、図13の第2のポリシリコン層30
を選択的にエッチングを施すことによって図5及び図1
4に示す導電性ポリシリコンから成る第1〜第4の上側
導体層30a〜30dを形成する。この際、第2及び第
3のシリコン酸化層28、29の段差がさほどなく、両
者の表面の平坦性が良いので、第2のポリシリコン層3
0のエッチング精度を高めることができる。
を選択的にエッチングを施すことによって図5及び図1
4に示す導電性ポリシリコンから成る第1〜第4の上側
導体層30a〜30dを形成する。この際、第2及び第
3のシリコン酸化層28、29の段差がさほどなく、両
者の表面の平坦性が良いので、第2のポリシリコン層3
0のエッチング精度を高めることができる。
【0026】最後に、CVD法によって図5及び図15
に示すシリコン酸化物(SiO2 )から成る絶縁保護層
32を形成する。
に示すシリコン酸化物(SiO2 )から成る絶縁保護層
32を形成する。
【0027】本実施例によれば、フィールドプレート導
体層27a〜27cの端部の上及び側面が第2のシリコ
ン酸化層28よりも厚い第3のシリコン酸化層29で被
覆されるため、下側のフィールドプレート導体層27a
〜27cと上側導体層30a〜30dとの間の耐圧が下
側のフィールドプレート導体層27a〜27cの端部の
第3のシリコン酸化層29によって制限されなくなり、
両者間の高耐圧化及び電気的絶縁の信頼性の向上が達成
される。また、容量素子の誘電体層としての第2のシリ
コン酸化層28の厚みは薄く保つことができるので、両
者間の容量を比較的大きくすることができ、電位の固定
を良好に達成できる。また、第2のシリコン酸化層28
が比較的薄く、且つ第2及び第3のシリコン酸化層2
8、29の表面の平坦性が良いので、上側導体層30a
〜30d、及び各電極21、22、23、25、33、
34、36等のエッチングによる微細加工を良好に行う
ことができる。
体層27a〜27cの端部の上及び側面が第2のシリコ
ン酸化層28よりも厚い第3のシリコン酸化層29で被
覆されるため、下側のフィールドプレート導体層27a
〜27cと上側導体層30a〜30dとの間の耐圧が下
側のフィールドプレート導体層27a〜27cの端部の
第3のシリコン酸化層29によって制限されなくなり、
両者間の高耐圧化及び電気的絶縁の信頼性の向上が達成
される。また、容量素子の誘電体層としての第2のシリ
コン酸化層28の厚みは薄く保つことができるので、両
者間の容量を比較的大きくすることができ、電位の固定
を良好に達成できる。また、第2のシリコン酸化層28
が比較的薄く、且つ第2及び第3のシリコン酸化層2
8、29の表面の平坦性が良いので、上側導体層30a
〜30d、及び各電極21、22、23、25、33、
34、36等のエッチングによる微細加工を良好に行う
ことができる。
【0028】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 (1) フィールドプレート導体層27a〜27cの数
を増減することができる。 (2) 上側導体層30a〜30dを金属層とすること
ができる。(3) 小信号FET9をバイポーラトランジスタにす
ることができる。
く、例えば次の変形が可能なものである。 (1) フィールドプレート導体層27a〜27cの数
を増減することができる。 (2) 上側導体層30a〜30dを金属層とすること
ができる。(3) 小信号FET9をバイポーラトランジスタにす
ることができる。
【図1】従来の半導体装置における容量結合型フィール
ドプレートを作るためのシリコン半導体基板にシリコン
酸化層を形成したものを示す断面図である。
ドプレートを作るためのシリコン半導体基板にシリコン
酸化層を形成したものを示す断面図である。
【図2】図1のシリコン酸化層の上にポリシリコン層を
形成したものを示す断面図である。
形成したものを示す断面図である。
【図3】図2のポリシリコン層の表面を酸化したものを
示す断面図である。
示す断面図である。
【図4】図3のシリコン酸化層の上に導体層としてのポ
リシリコン層を設けたものを示す断面図である。
リシリコン層を設けたものを示す断面図である。
【図5】本発明の実施例に係わる半導体装置の図6のA
−A線の一部に相当する部分を示す断面図である。
−A線の一部に相当する部分を示す断面図である。
【図6】図5の半導体装置の半導体基板の表面を示す平
面図である。
面図である。
【図7】図5の半導体装置のフィールドプレート導体層
と容量結合部分との製造方法を説明するための第3の半
導体領域の断面図である。
と容量結合部分との製造方法を説明するための第3の半
導体領域の断面図である。
【図8】図7の第3の半導体領域に第1のシリコン酸化
層を形成したものを示す断面図である。
層を形成したものを示す断面図である。
【図9】図8のシリコン酸化層の上にポリシリコン層を
形成したものを示す断面図である。
形成したものを示す断面図である。
【図10】図9のポリシリコン層の表面に第2のポリシ
リコン層を形成したものを示す断面図である。
リコン層を形成したものを示す断面図である。
【図11】図10の第2のシリコン酸化層の上にマスク
を形成したものを示す断面図である。
を形成したものを示す断面図である。
【図12】図11のポリシリコン層を局部酸化したもの
を示す断面図である。
を示す断面図である。
【図13】図12の第2及び第3のシリコン酸化層の上
に第2のポリシリコン層を形成したものを示す断面図で
ある。
に第2のポリシリコン層を形成したものを示す断面図で
ある。
【図14】図13の第2のポリシリコン層を選択的にエ
ッチングしたものを示す断面図である。
ッチングしたものを示す断面図である。
【図15】図14の第2のポリシリコン層の上に保護層
を設けたものを示す断面図である。
を設けたものを示す断面図である。
26 第1のシリコン酸化層 27a〜27c フィールドプレート導体層 28 第2のシリコン酸化層 29 第3のシリコン酸化層 30a〜30d 上側導体層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/822 H01L 29/78 H01L 29/06 H01L 27/06 H01L 27/108
Claims (2)
- 【請求項1】 第1導電形の第1の半導体領域と、 前記第1導電形と反対の第2導電形を有し、前記第1の
半導体領域の一方の主面の一部に隣接するように配置さ
れ且つ前記第1の半導体領域の厚みを低減させるように
前記第1の半導体領域に食い込んだ状態に形成された第
2の半導体領域と、 第2導電形を有し且つ前記第2の半導体領域よりも低い
不純物濃度を有する半導体領域であって、前記第1の半
導体領域の前記一方の主面に隣接すると共に前記第2の
半導体領域が埋め込み層となるように前記第2の半導体
領域にも隣接している第3の半導体領域と、 絶縁ゲート型電界効果トランジスタのためのドレイン領
域であって、第2導電形を有し且つ前記第3の半導体領
域よりも高い不純物濃度を有し、前記第2の半導体領域
の上方に配置され、その底面及び側面が前記第3の半導
体領域に隣接している第4の半導体領域と、 第1導電形を有し、前記第2の半導体領域から離間した
位置で前記第1の半導体領域の一方の主面に隣接してい
ると共に前記第3の半導体領域の側面にも隣接している
第5の半導体領域と、 前記電界効果トランジスタのための第2導電形を有する
ソース領域であって、前記第5の半導体領域を介して前
記第3の半導体領域に対向するように前記第5の半導体
領域の中に形成されている第6の半導体領域と、 前記電界効果トランジスタとは別の半導体素子を形成す
るためのものであって、前記第2の半導体領域の上方に
配置され、その底面及び側面が前記第3の半導体領域に
隣接している第7の半導体領域とを備えた半導体基板
と、 少なくとも前記第3の半導体領域と前記第6の半導体領
域との間の前記第5の半導体領域の表面を覆うように形
成された絶縁膜と、 前記第4の半導体領域に形成されたドレイン電極と、 前記第6の半導体領域に形成されたソース電極と、 前記絶縁膜の上に形成されたゲート電極と、 前記第5の半導体領域に形成されたグランド電極と、 前記第3の半導体領域の前記第4の半導体領域と第5の
半導体領域との間の領域の表面上に設けられた容量結合
のフィールドプレートとを備えた半導体装置の製造方法
であって、前記容量結合のフィールドプレートを形成す
るために、 前記第3の半導体領域の上に第1のシリコン酸化層を形
成する工程と、 前記第1のシリコン酸化層の上に導電性を得るための不
純物が導入されたポリシリコン層を形成する工程と、 前記ポリシリコン層の表面側部分を熱酸化させて前記表
面側部分のみに第2のシリコン酸化層を形成する工程
と、 前記ポリシリコン層を所定パターンに残存させるために
前記第2のシリコン酸化層の上に所定パターンの酸化防
止マスクを形成する工程と、 前記ポリシリコン層の前記酸化防止マスクで覆われてい
ない部分を熱酸化によって第3のシリコン酸化層に変え
る工程と、 前記酸化防止マスクを除去する工程と、 前記第2のシリコン酸化層の上に前記第2のシリコン酸
化層を介して前記ポリシリコン層にそれぞれ対向してい
る一対の導電性を有する層を形成し、前記一対の導電性
を有する層の一方を前記ドレイン電極に接続し、前記一
対の導電性を有する層の他方を前記グランド電極に直接
に又は別の容量結合のフィールドプレートを介して接続
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項2】 前記導電性を有する層はポリシリコン層
であることを特徴とする請求項1記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26489897A JP3152290B2 (ja) | 1997-09-10 | 1997-09-10 | 容量素子を含む半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP26489897A JP3152290B2 (ja) | 1997-09-10 | 1997-09-10 | 容量素子を含む半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1187617A JPH1187617A (ja) | 1999-03-30 |
JP3152290B2 true JP3152290B2 (ja) | 2001-04-03 |
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ID=17409761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26489897A Expired - Fee Related JP3152290B2 (ja) | 1997-09-10 | 1997-09-10 | 容量素子を含む半導体装置の製造方法 |
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JP (1) | JP3152290B2 (ja) |
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---|---|---|---|---|
JP2010157760A (ja) * | 2010-03-01 | 2010-07-15 | Mitsubishi Electric Corp | 半導体装置 |
-
1997
- 1997-09-10 JP JP26489897A patent/JP3152290B2/ja not_active Expired - Fee Related
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JPH1187617A (ja) | 1999-03-30 |
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