JPH09330589A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 製品完成以後にビット幅の設定を可能にした
半導体記憶装置を提供する。 【解決手段】 メモリアレイの中から選択可能の最大ビ
ット幅に対応した複数個のメモリセルを第１のアドレス
選択回路により選択して第１の入出力部に接続させ、上
記第１の入出力部の中からレジスタに記憶された入出力
幅選択情報に従って上記入出力幅に対応した数の入出力
回路を活性化させるとともに、かかる入出力幅に対応し
て上記第１の入出力部側を第２のアドレス選択回路より
共通化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてシンクロナスダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）やフラッシュＥＰＲＯ
Ｍ（イレーザブル・プログラマブル・リード・オンリー
・メモリ）のようにコマンドにより制御されるメモリに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭ等の半導体記憶装
置において、入出力ビット幅を変更する場合、半導体ウ
ェハ工程（前工程）でのメタルマスクオプションにより
変更するか、ヒューズ切断により変更するようにしたも
のがある。

【０００３】

【発明が解決しようとする課題】製造側においては、上
記のように半導体ウェハ工程でのメタルマスクオプショ
ン又はヒューズの選択的な切断により、複数種類用意さ
れていたビット幅の中から１つを選択して製造し組み立
てを行って最終製品を完成させるものであるために、見
込の需要により上記ビット幅を選択しなければならず、
実際の需要に合うように在庫調整を行う等の製品管理が
煩わしいものとなっている。

【０００４】この発明の目的は、製品完成以後にビット
幅の設定を可能にした半導体記憶装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイの中から選択
可能の最大ビット幅に対応した複数個のメモリセルを第
１のアドレス選択回路により選択して第１の入出力部に
接続させ、上記第１の入出力部の中からレジスタに記憶
された入出力幅選択情報に従って上記入出力幅に対応し
た数の入出力回路を活性化させるとともに、かかる入出
力幅に対応して上記第１の入出力部側を第２のアドレス
選択回路より共通化させる。

【０００６】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭを説明するための出力部分の概略
構成図が示されている。同図は、読み出し系回路が代表
として例示的に示され、その要部を機能的に表してい
る。図示しない、メモリアレイからの読み出し信号を増
幅するメインアンプＭＡと、その増幅信号を外部端子
（Ｉ／Ｏピン）に出力させるデータ出力回路（Ｄout バ
ッファ）との間に、Ｉ／Ｏ選択コマンドレジスタが設け
られる。

【０００７】特に制限されないが、設定可能なＩ／Ｏ幅
は、１ビット、４ビット及び８ビットの３種類が用意さ
れており、これらの３種類のＩ／Ｏビット幅に対応して
レジスタ番号１、２及び３が設けられる。上記メインア
ンプＭＡとＤout バッファ最大ビット幅に対応して８個
設けられ、Ｉ／Ｏピンも８本用意されている。

【０００８】Ｉ／Ｏ幅コマンドレジスタは、クロックＣ
ＬＫに同期して入力される制御信号の組み合わせからな
るコマンドによりＩ／Ｏ幅＝１Ｉ／Ｏ、Ｉ／Ｏ幅＝４Ｉ
／Ｏ、Ｉ／Ｏ幅＝８Ｉ／Ｏを設定する。例えば、レジス
タ番号１によりＩ／Ｏ幅＝１Ｉ／Ｏが設定されたなら、
上記８個のうちのアドレス指定された１個のメインアン
プと、固定的に選択された１個のＤout バッファが活性
化されて、固定された１つのＩ／Ｏピンから１ビット単
位での読み出しが行われる。

【０００９】レジスタ番号２によりＩ／Ｏ幅＝４Ｉ／Ｏ
が設定されたなら、上記８個のうちのアドレス指定され
た４個のメインアンプと、固定的に選択された４個のＤ
outバッファが活性化されて、固定された４つのＩ／Ｏ
ピンから４ビット単位での読み出しが行われる。そし
て、レジスタ番号３によりＩ／Ｏ幅＝８Ｉ／Ｏが設定さ
れたなら、上記８個全部のメインアンプと、８個全部の
Ｄout バッファが活性化されて、８つのＩ／Ｏピンから
８ビット単位での読み出しが行われる。

【００１０】第２図には、上記レジスタ番号２によりＩ
／Ｏ幅＝４Ｉ／Ｏを設定する場合の動作タイミング図が
示されている。この実施例は、特に制限されないが、シ
ンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）に向けら
れており、電源投入後に最初のコマンド入力ＭＲＳ１に
よりレジスタ番号２を入力する。これにより、上記選択
された上記４個のメインアンプＭＡと、固定的に選択さ
れた４個のＤout バッファが、その動作モードに対応し
て活性化される。

【００１１】つまり、上記バス幅設定コマンドＭＲＳ１
以後は、ＭＲＳにより例えばＣＡＳレイテンシィ（ＣＬ
＝１）でバーストレングス（ＢＬ＝４）が指定され、Ａ
ＣＴＶ０によりバンク０が指定されて、そのＸアドレス
が取り込まれ、ＲＥＡＤ０により上記バンク０のリード
が指示されるとともにＹアドレスが取り込まれ、ＣＬ＝
１により次のクロックから連続して４回の読み出しが行
われる。この連続した４回の読み出しの間はＮＯＰ（ノ
ンオペレーション）のコマンドが入力される。

【００１２】第３図には、上記レジスタ番号３によりＩ
／Ｏ幅＝８Ｉ／Ｏを設定する場合の動作タイミング図が
示されている。上記バス幅設定コマンドＭＲＳ１以後
は、ＭＲＳにより例えばＣＡＳレイテンシィ（ＣＬ＝
１）でバーストレングス（ＢＬ＝４）が指定されたな
ら、ＡＣＴＶ０によりバンク０が指定されて、そのＸア
ドレスが取り込まれ、ＲＥＡＤ０により上記バンク０の
リードが指示されるとともにＹアドレスが取り込まれ、
ＣＬ＝１により次のクロックから連続して４回の読み出
しが行われる。この連続した４回の読み出しの間はＮＯ
Ｐ（ノンオペレーション）が入力される。

【００１３】第４図には、上記メインアンプとデータ出
力回路の選択動作を説明するための概略ブロック図が示
されている。同図においては、信号系の配線は省略さ
れ、選択信号系の配線が示されている。Ｙ系のアドレス
バッファから入力されたアドレス信号ＡＹ０〜ＡＹ１０
のうち、上位３ビットのアドレスＡＹ８〜ＡＹ１０は、
Ｉ／Ｏ幅選択レジスタにより指定されたビット幅に対応
して、論理回路ＬＯＧ１とＬＯＧ２を通して加工修正さ
れたアドレス信号ＡＹ８’〜ＡＹ１０’及びＡＹ８”〜
ＡＹ１０”としてメインアンプＭＡ及びＤout バッファ
にそれぞれ供給される。

【００１４】例えば、１ビット幅（×１）が指定された
なら、論理回路ＬＯＧ１はアドレス信号ＡＹ８〜ＡＹ１
０を解読して、かかるアドレス信号ＡＹ８〜ＡＹ１０に
より指定された１個のメインアンプＭＡを選択する。例
えば、ＡＹ８〜ＡＹ１０が０００ならメイアンプＭＡ０
を活性化させる。これにより、合計８個のメインアンプ
は、上記３ビットのアドレス信号ＡＹ８〜ＡＹ１０によ
り指定された１個が活性化されて、増幅信号を形成す
る。これに対して、論理回路ＬＯＧ２はアドレス信号Ａ
Ｙ８〜ＡＹ１０が、アドレス指定に対応して変化するに
もかかわらず、特に制限されないが、Ｉ／Ｏ０ピンに対
応したＤout バッファを固定的に活性化させる信号を形
成する。それ故、上記ＡＹ８〜ＡＹ１０により指定され
た８個のメインアンプＭＡ０〜ＭＡ７の増幅信号は、全
て上記Ｉ／Ｏ０ピンに対応したＤout バッファを通して
出力させられる。

【００１５】４ビット幅（×４）が指定されたなら、論
理回路ＬＯＧ１はアドレス信号ＡＹ８〜ＡＹ１０のう
ち、アドレス信号ＡＹ８とＡＹ９を無効にして、アドレ
ス信号Ａ１０を解読して、ＭＡ０〜ＭＡ３又はＭＡ４〜
ＭＡ７からなる４個のメインアンプＭＡを選択する。例
えば、ＡＹ１０が０ならメインアンプＭＡ０〜ＭＡ３を
活性化させる。これにより、合計８個のメインアンプ
は、上記１ビットのアドレス信号ＡＹ１０により指定さ
れた４個が活性化されて、４つの増幅信号をそれぞれ形
成する。これに対して、論理回路ＬＯＧ２はアドレス信
号ＡＹ８〜ＡＹ１０が、アドレス指定に対応して変化す
るにもかかわらず、特に制限されないが、Ｉ／Ｏ０〜Ｉ
／Ｏ３ピンに対応したＤout バッファを固定的に活性化
させる信号を形成する。それ故、上記ＡＹ１０により選
択的に活性化される２個のメインアンプＭＡ０とＭＡ４
の増幅信号は、上記Ｉ／Ｏ０ピンに対応したＤout バッ
ファを通して出力させられる。

【００１６】以下同様に、２個のメインアンプＭＡ１と
ＭＡ５の増幅信号は、上記Ｉ／Ｏ１ピンに対応したＤou
t バッファ、２個のメインアンプＭＡ２とＭＡ６の増幅
信号は、上記Ｉ／Ｏ２ピンに対応したＤout バッファ、
２個のメインアンプＭＡ３とＭＡ７の増幅信号は、上記
Ｉ／Ｏ３ピンに対応したＤout バッファを通してそれぞ
れ出力させられる。

【００１７】８ビット幅（×４）が指定されたなら、論
理回路ＬＯＧ１はアドレス信号ＡＹ８〜ＡＹ１０を全て
無効にして、ＭＡ０〜ＭＡ７からなる８個のメインアン
プＭＡを全て活性化させる。論理回路ＬＯＧ２もアドレ
ス信号ＡＹ８〜ＡＹ１０を無効にして、Ｉ／Ｏ０〜Ｉ／
Ｏ７ピンに対応した全てのＤout バッファを活性化させ
る信号を形成する。それ故、メインアンプＭＡ０〜ＭＡ
７の増幅信号は、それぞれに対応する上記Ｉ／Ｏ０〜Ｉ
／Ｏ７ピンに対応したＤout バッファを通して出力させ
られる。

【００１８】図５には、上記×４ビット時と×８ビット
時の信号伝達経路を説明するための一実施例の回路図が
示されている。８個のメインアンプと８個のＤout バッ
ファとの間には、スイッチからなるＩ／Ｏ切り替え部が
設けられる。各スイッチは、×８のビット幅が指定され
たときには実線で示したような信号伝達経路を構成し、
８個のメインアンプの各増幅信号を対応する８個のＤou
t バッファの入力に伝える。

【００１９】これに対して、×４のビット幅が指定され
たときには点線で示したような信号伝達経路を構成し、
４つのＤout バッファに対して２個ずつのメインアンプ
が割り当てられる。例えば、４個のＤout バッファは、
０、２、４、６に対応した４個が活性化され、Ｄout バ
ッファ０にはメモリアレイＭＡＲＹ０と１に対応した２
個のメインアンプが割り当てられ、Ｄout バッファ２に
はメモリアレイＭＡＲＹ２と３に対応した２個のメイン
アンプが割り当てられ、Ｄout バッファ４にはメモリア
レイＭＡＲＹ４と５に対応した２個のメインアンプが割
り当てられ、Ｄout バッファ６にはメモリアレイＭＡＲ
Ｙ６と７に対応した２個のメインアンプが割り当てられ
た場合には、メインアンプＭＡを活性化させるアドレス
信号は、前記のようなアドレス信号ＡＹ１０ではなく、
下位アドレスＡＹ８が有効とされる。つまり、アドレス
信号ＡＹ８がロウレベル（０）のときには、偶数のメモ
リアレイＭＡＲＹ０、２、４、６に対応したメインアン
プが活性化され、アドレス信号ＡＹ８がハイレベル
（１）のときには、奇数のメモリアレイＭＡＲＹ１、
３、５、７に対応したメインアンプが活性化される。

【００２０】×１のビット幅が指定されるときに対応し
て、上記各メインアンプの出力をＩ／Ｏピン０に対応し
た上記Ｄout バッファ０の入力に接続させるスイッチ回
路を設けるようにする。このときには、８個のメイアン
プのうちアドレス信号ＡＹ８〜ＡＹ１０により指定され
た１個が活性化され、残りの７個のメインアンプが出力
ハイインピーダンス状態にされる。これにより、活性化
された１つのメインアンプの増幅信号が上記固定的に活
性化されるＤout バッファ０の入力に伝えられる。上記
×１ビット幅の設定を省略し、×４と×８の２通りの選
択しか行わない構成としてもよい。

【００２１】あるいは、×４、×８と×１６の３通りの
中から１つを選択するようにするものであってもよい。
この場合には、最大ビット幅に対応して１６個のメイン
アンプと１６個のＤout バッファ及び１６本のＩ／Ｏピ
ンが用意され、各ビット幅に対応して前記のような３通
りの選択が可能にされる。

【００２２】図６には、この発明が適用されたシンクロ
ナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施
例の概略ブロック図が示されている。同図に示されたＳ
ＤＲＡＭは、特に制限されないが、公知の半導体集積回
路の製造技術によって単結晶シリコンのような１つの半
導体基板上に形成される。

【００２３】この実施例のＳＤＲＡＭは、メモリバンク
０（Bank０）を構成するメモリアレイ(Memory Array)２
００Ａと、メモリバンク１（Bank１）を構成するメモリ
アレイ（Memory Array）２００Ｂとを備える。上記それ
ぞれのメモリアレイ２００Ａ，２００Ｂは、マトリクス
配置されたダイナミック型メモリセルを備え、図に従え
ば同一列に配置されたメモリセルの選択端子は列毎のワ
ード線（図示せず）に結合され、同一行に配置されたメ
モリセルのデータ入出力端子は行毎に相補データ線（図
示せず）に結合される。

【００２４】メモリアレイ２００Ａの図示しないワード
線は、ロウデコーダ（Row Decoder)及びマット制御回路
(Mat Control) ２０１Ａによるロウアドレス信号のデコ
ード結果、及びロウ系タイミング信号に従って１本が選
択レベルに駆動される。メモリアレイ２００Ａの図示し
ない相補データ線はセンスアンプ及びカラム選択回路(S
ense Amplifier&I/O BUS) ２０２Ａに結合される。セン
スアンプ及びカラム選択回路２０２Ａにおけるセンスア
ンプ(Sense Amplifier) は、メモリセルからのデータ読
出しによって夫々の相補データ線に現れる微小電位差を
検出して増幅する増幅回路である。それにおけるカラム
スイッチ回路は、相補データ線を各別に選択して相補共
通データ線(I/O BUS) に導通させるためのスイッチ回路
である。カラムスイッチ回路はカラムデコーダ(Column
Decoder)２０３Ａによるカラムアドレス信号のデコード
結果に従って選択動作される。

【００２５】メモリアレイ２００Ｂ側においても上記メ
モリアレイ２００Ａ側と同様にロウデコーダ（Row Deco
der)及びマット制御回路(Mat Control) ２０１Ｂ，セン
スアンプ及びカラム選択回路(Sense Amplifier&I/O BU
S) ２０２Ｂ及びカラムデコーダ(Column Decoder)２０
３Ｂが設けられる。上記メモリバンク２００Ａと２００
Ｂの相補共通データ線(I/O BUS) は、Ｉ／Ｏ幅選択回路
（I/O Select) ２０４を介して入力バッファ(Input Buf
fer)２１０の出力端子及び出力バッファ(OutputBuffer)
２１１の入力端子に接続される。Ｉ／Ｏ幅選択回路（I
/O Select) ２０４は、ビット幅設定情報に従い、前記
のような信号伝達経路の切り替えを行う。入力バッファ
２１０の入力端子及び出力バッファ２１１の出力端子
は、最大ビット幅に対応して各データ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に接続される。ただし、ビット幅設定情報
に従い、前記のように活性化される入力バッファ２１０
や出力バッファ２１１の数が異なるようにされる。

【００２６】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(Column Address Buffer) ２０５とロウ
アドレスバッファ(Row Address Buffer)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ただし、ロウアドレスバッファ２０６は、従来のよ
うに１つのメモリサイクル期間ラッチするものとは異な
り、クロック信号ＣＬＫの１周期だけ保持する。これに
対してカラムアドレスバッファ２０５は、従来のように
１つのメモリサイクル期間だけ取り込まれたカラムアド
レス信号を保持する。

【００２７】上記ロウアドレスバッファ２０６はリフレ
ッシュ動作モードにおいてはリフレッシュカウンタ(Ref
resh Counter) ２０８から出力されるリフレッシュアド
レス信号をロウアドレス信号として取り込む。カラムア
ドレスバッファ２０５の出力はカラムアドレスカウンタ
(Column Address Counter)２０７のプリセットデータと
して供給され、カラムアドレスカウンタ２０７は後述の
コマンドなどで指定される動作モードに応じて、上記プ
リセットデータとしてのカラムアドレス信号、又はその
カラムアドレス信号を順次インクリメントした値を、カ
ラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。

【００２８】コントローラ(Control Logic & Timing Ge
nerator)２１２は、特に制限されないが、クロック信号
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ１１からの制御データとが供給さ
れ、それらの信号のレベルの変化やタイミングなどに基
づいてＳＤＲＡＭの動作モード及び上記回路ブロックの
動作を制御するための例示的に示されている内部タイミ
ング信号ＸＤＧＬ０，１、ＸＤＰ０，１等を形成するも
ので、そのためのコントロールロジックとモードレジス
タを備える。このモードレジスタには、前記ビット幅設
定レジスタも含まれる。

【００２９】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００３０】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、リードモードにおいて、出力バッフ
ァ２１１に対するアウトプットイネーブルの制御を行う
外部制御信号ＤＱＭもコントローラ２１２に供給され、
その信号ＤＱＭが例えばハイレベルのときには出力バッ
ファ２１１は出力ハイインピーダンス状態にされる。

【００３１】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンク０が選択され、ハイレベル
の時はメモリバンク１が選択される。メモリバンクの選
択制御は、特に制限されないが、選択メモリバンク側の
ロウデコーダのみの活性化、非選択メモリバンク側のカ
ラムスイッチ回路の全非選択、選択メモリバンク側のみ
の入力バッファ２１０及び出力バッファ２１１への接続
などの処理によって行うことができる。

【００３２】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。上
記カラムアドレス信号は、クロック信号ＣＬＫ（内部ク
ロック）の立ち上がりエッジに同期するリード又はライ
トコマンド（後述のカラムアドレス・リードコマンド、
カラムアドレス・ライトコマンド）サイクルにおけるＡ
０〜Ａ８のレベルによって定義される。そして、この様
にして定義されたカラムアドレスはバーストアクセスの
スタートアドレスとされる。

【００３３】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタをセットするためのコマンドであ
り、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベル
によって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページ（２５
６）とされ、設定可能なＣＡＳレイテンシイは１，２，
３とされ、設定可能なライトモードは、バーストライト
とシングルライトとされる。

【００３４】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００３５】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００３６】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００３７】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００３８】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００３９】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００４０】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００４１】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないことを指示するコマンド
であり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／
ＷＥのハイレベルによって指示される。

【００４２】（９）ビット幅設定コマンド（ＭＲＳ１） これはビット幅を設定するコマンドであり、／ＣＳ、／
ＲＡＳ，／ＣＡＳ，／ＷＥの組み合わせが前記の以外で
あって、特に制限されないが、このときのアドレス信号
又はデータ端子の信号とを組み合わせて×１、×４、×
８のようなビット幅を設定する。このコマンドは、電源
投入直後に１回だけ設定すれば、それ以後の設定不用で
ある。

【００４３】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００４４】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００４５】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【００４６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メモリアレイの中から選択可能の最大ビット幅
に対応した複数個のメモリセルを第１のアドレス選択回
路により選択して第１の入出力部に接続させ、上記第１
の入出力部の中からレジスタに記憶された入出力幅選択
情報に従って上記入出力幅に対応した数の入出力回路を
活性化させるとともに、かかる入出力幅に対応して上記
第１の入出力部側を第２のアドレス選択回路より共通化
させることにより、ユーザーにおいてそれが搭載される
システムに応じたビット幅での動作が可能になるという
効果が得られる。

【００４７】（２） 上記（１）により、製造側では異
なるビット幅の半導体記憶装置の製造工程の共通化によ
り量産性が向上するとともに、その製品管理を簡素化で
きるという効果が得られる。

【００４８】（３） 上記（１）により、テストモード
のときに最大ビット幅に設定してのテストが利用でき、
ピロービング検査、テストハンドラによる検査の合理化
ができるという効果が得られる。

【００４９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、レジ
スタとしてはフリップフロップ等の回路で構成するもの
の他、不揮発性メモリ素子を用いて構成されるものであ
ってもよい。この場合には、１回だけビット幅を設定す
れば以後は設定不用にできるので、ユーザーにおいての
使い勝手も良くなる。このような不揮発性記憶素子を利
用したレジスタを用いるものでは、製造側の出荷時にビ
ット幅を設定するようにしてもよい。ビット幅設定情報
は、前記コマンドを利用するものの他何であってもよ
い。この発明は、前記のようなシンクロナスＤＲＡＭの
他、書き込みと読み出し動作を行う各種メモリに広く利
用できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイの中から選択
可能の最大ビット幅に対応した複数個のメモリセルを第
１のアドレス選択回路により選択して第１の入出力部に
接続させ、上記第１の入出力部の中からレジスタに記憶
された入出力幅選択情報に従って上記入出力幅に対応し
た数の入出力回路を活性化させるとともに、かかる入出
力幅に対応して上記第１の入出力部側を第２のアドレス
選択回路より共通化させることにより、ユーザーにおい
てそれが搭載されるシステムに応じたビット幅での動作
が可能になる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭを
説明するための出力部分の概略構成図である。

【図２】Ｉ／Ｏ幅を４ビットに設定する場合の一例を説
明するための動作タイミング図である。

【図３】Ｉ／Ｏ幅を８ビットに設定する場合の一例を説
明するための動作タイミング図である。

【図４】この発明に係るダイナミック型ＲＡＭのメイン
アンプとデータ出力回路の選択動作を説明するための概
略ブロック図である。

【図５】この発明に係るダイナミック型ＲＡＭにおける
×４ビット時と×８ビット時の信号伝達経路を説明する
ための一実施例を示す回路図である。

【図６】この発明が適用されたシンクロナスＤＲＡＭの
一実施例の概略ブロック図である。

【符号の説明】

ＭＡ…メインアンプ、ＬＯＧ１，ＬＯＧ２…論理回路、
２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１
Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ
及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコ
ーダ、２０４…ビット幅選択回路、２０５…カラムアド
レスバッファ、２０６…ロウアドレスバッファ、２０７
…カラムアドレスカウンタ、２０８…リフレッシュカウ
ンタ、２０９…プリデコーダ、２１０…入力バッファ、
２１１…出力バッファ、２１２…コントローラ。

フロントページの続き (72)発明者 中園 英孝 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 亀井 隆夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 江川 英和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリアレイの中から選択可能の最大ビ
   ット幅に対応した複数個のメモリセルを選択して第１の
   入出力部とを接続させる第１のアドレス選択回路と、上
   記第１の入出力部に対応して設けられた入出力回路と、
   上記第１の入出力部の中からレジスタに記憶された入出
   力幅選択情報に従い、上記入出力幅に対応した数の入出
   力回路を活性化させるとともに、かかる入出力幅に対応
   して上記第１の入出力部側を共通化させる第２のアドレ
   ス選択回路とを備えてなることを特徴とする半導体記憶
   装置。
2. 【請求項２】 上記第１の入出力部は読み出し系として
   のメインアンプと、書き込み系としてのライトアンプと
   を含み、上記入出力回路は読み出し系としてデータ出力
   回路と、書き込み系としてのデータ入力回路とを含むこ
   とを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、外部から供給さ
   れるコマンドにより動作モードが設定されるものであ
   り、上記レジスタには最初に設定される入出力幅設定コ
   マンドにより上記入出力幅設定情報が記憶されるもので
   あることを特徴とする請求項１の半導体記憶装置。