JPH0877771A - 同期型半導体記憶装置および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリバンク数の増加によるチップ面積の増
大を抑制することができる同期型半導体記憶装置および
半導体記憶装置を提供する。 【構成】 ２つのバンク＃１，＃２に対して、グローバ
ルＩＯ線バスＧＩＯ、プリアンプ群９、ライトバッファ
群１５、入力バッファ１７および出力バッファ１１を共
通に設ける。これらをバンクごとに設けていた従来に比
べ、これらの数を半分に減らすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同期型半導体記憶装置
および半導体記憶装置に関し、特に、外部クロック信号
に同期して外部制御信号およびアドレス信号を含む外部
信号を取込む同期型半導体記憶装置、および複数のバン
クを有する半導体記憶装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ（ＭＰＵ）は近年ま
すます高速化されてきている。一方、主記憶として用い
られるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称す）は高速化されてきてはいるもの
の、その動作速度は依然ＭＰＵの動作速度に追随するこ
とはできない。このため、ＤＲＡＭのアクセスタイムお
よびサイクルタイムがボトルネックとなり、システム全
体の性能が低下するということがよく言われる。

【０００３】システムの性能を向上させるために、ＤＲ
ＡＭとＭＰＵとの間に、高速のスタティック・ランダム
・アクセス・メモリ（以下、ＳＲＡＭと称す）からなる
キャッシュメモリと呼ばれる高速メモリを配置する手法
がよく用いられる。キャッシュメモリに使用頻度の高い
データを格納しておき、ＭＰＵが必要とするデータがキ
ャッシュメモリ内に記憶されている場合には高速のキャ
ッシュメモリへアクセスする。キャッシュメモリにＭＰ
Ｕが要求するデータがないときのみＤＲＡＭへアクセス
する。使用頻度の高いデータが高速のキャッシュメモリ
に格納されているため、ＤＲＡＭへのアクセス頻度が大
幅に低減され、これによりＤＲＡＭのアクセスタイムお
よびサイクルタイムの影響を排除してシステムの性能を
向上させる。

【０００４】このキャッシュメモリを用いる方法は、Ｓ
ＲＡＭがＤＲＡＭに比べて高価であるため、パーソナル
コンピュータなどの比較的安価な装置には適していな
い。したがって、安価なＤＲＡＭを用いてシステムの性
能を向上させることが求められている。

【０００５】これに対する１つの答として、クロック信
号に同期して連続した数ビット（たとえば８ビット）に
高速アクセスすることが可能な同期型ＤＲＡＭ（シンク
ロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）と呼ばれる
ものが提案されている。以下、従来のＳＤＲＡＭについ
て詳細に説明する。

【０００６】〔ＳＤＲＡＭの機能的構成〕図７は従来の
ＳＤＲＡＭの主要部の構成を機能的に示すブロック図で
ある。図７においては、×８ビット構成のＳＤＲＡＭの
１ビットの入出力データに関連する機能的部分の構成が
示される。データ入出力端子ＤＱｉに関連するアレイ部
分は、バンク＃１を構成するメモリアレイ１ａとバンク
＃２を構成するメモリアレイ１ｂを含む。

【０００７】バンク＃１のメモリアレイ１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ１ａの対応の行を選択する複数のロウデコーダを含む
Ｘデコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコ
ードしてメモリアレイ１ａの対応の列を選択する列選択
信号を発生する複数のコラムデコーダを含むＹデコーダ
群４ａと、メモリアレイ１ａの選択された行に接続され
るメモリセルのデータを検知し増幅するセンスアンプ群
６ａを含む。

【０００８】Ｘデコーダ群２ａは、メモリアレイ１ａの
各ワード線に対応して設けられるロウデコーダを含む。
アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコーダが
選択状態となり、選択状態とされたロウデコーダに対し
て設けられたワード線が選択状態となる。

【０００９】Ｙデコーダ群４ａは、メモリアレイ１ａの
列選択線それぞれに対して設けられるコラムデコーダを
含む。１本の列選択線は、後に説明するように８対のビ
ット線を選択状態とする。Ｘデコーダ群２ａおよびＹデ
コーダ群４ａにより、メモリアレイ１ａにおいて８ビッ
トのメモリセルが同時に選択状態とされる。Ｘデコーダ
群２ａおよびＹデコーダ群４ａはそれぞれバンク指定信
号Ｂ１により活性化されるように示される。

【００１０】バンク＃１には、さらに、センスアンプ群
６ａにより検知増幅されたデータを伝達するとともに書
込みデータをメモリアレイ１ａの選択されたメモリセル
へ伝達するための内部データ伝達線（グローバルＩＯ
線）のバスＧＩＯが設けられる。グローバルＩＯ線バス
ＧＩＯは同時に選択された８ビットのメモリセルと同時
にデータの授受を行なうために８対のグローバルＩＯ線
を含む。

【００１１】データ読出しのために、バンク＃１におい
てグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ
活性化信号φＰＡ１に応答して活性化されて増幅するプ
リアンプ群８ａと、プリアンプ群８ａで増幅されたデー
タを格納するためのリード用レジスタ１０ａと、リード
用レジスタ１０ａに格納されたデータを順次出力するた
めの出力バッファ１２ａとが設けられる。

【００１２】プリアンプ群８ａおよびリード用レジスタ
１０ａは、８対のグローバルＩＯ線に対応してそれぞれ
８ビット幅の構成を備える。リード用レジスタ１０ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群８ａの出力するデータをラッチしかつ順次出力する。

【００１３】出力バッファ１２ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ１０ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図７においては、データ入出力端子ＤＱ
ｉを介してデータ入力およびデータ出力が行なわれるよ
うに示される。このデータ入力およびデータ出力は別々
の端子を介して行なわれる構成であってもよい。

【００１４】データの書込みを行なうために、入力バッ
ファ活性化信号φＤＢ１に応答して活性化され、データ
入出力端子ＤＱｉに与えられた入力データから内部書込
みデータを生成する１ビット幅の入力バッファ１８ａ
と、レジスタ活性化信号φＲｗ１に応答して活性化さ
れ、入力バッファ１８ａから伝達された書込みデータを
順次（ラップアドレスに従って）格納するライト用レジ
スタ１６ａと、書込みバッファ活性化信号φＷＢ１に応
答して活性化され、ライト用レジスタ１６ａに格納され
たデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝
達するライトバッファ群１４ａを含む。

【００１５】ライトバッファ群１４ａおよびライト用レ
ジスタ１６ａはそれぞれ８ビット幅を有する。

【００１６】バンク＃２も同様に、メモリアレイ１ｂ、
Ｘデコーダ群２ｂ、Ｙデコーダ群４ｂ、センスアンプ活
性化信号φＳＡ２に応答して活性化されるセンスアンプ
群６ｂ、プリアンプ活性化信号φＰＡ２に応答して活性
化されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ
２に応答して活性化されるリード用レジスタ１０ｂ、出
力イネーブル信号φＯＥ２に応答して活性化される出力
バッファ１２ｂ、バッファ活性化信号φＷＢ２に応答し
て活性化されるライトバッファ群１４ｂ、レジスタ活性
化信号φＲｗ２に応答して活性化されるライト用レジス
タ１６ｂ、およびバッファ活性化信号φＤＢ２に応答し
て活性化される入力バッファ１８ｂを含む。

【００１７】バンク＃１の構成とバンク＃２の構成は同
一である。リード用レジスタ１０ａおよび１０ｂならび
にライト用レジスタ１６ａおよび１６ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。

【００１８】バンク＃１および＃２に対する各制御信号
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。

【００１９】図７に示す機能ブロック２００が各データ
入出力端子に対して設けられる。×８ビット構成のＳＤ
ＲＡＭの場合、機能ブロック２００を８個含む。

【００２０】バンク＃１およびバンク＃２をほぼ同一構
成とし、バンク指定信号Ｂ１およびＢ２により一方のみ
を活性化することにより、バンク＃１および＃２は互い
にほぼ完全に独立して動作することが可能となる。

【００２１】データ読出し用のレジスタ１０ａおよび１
０ｂとデータ書込み用のレジスタ１６ａおよび１６ｂと
別々に設けるとともにそれぞれバンク＃１および＃２に
対して設けることにより、データ読出しおよび書込みの
動作モード切換え時およびバンク切換え時においてデー
タが衝突することがなく、正確なデータの読出しおよび
書込みを実行することができる。

【００２２】バンク＃１および＃２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路２
０、第２の制御信号発生回路２２およびクロックカウン
タ２３が設けられる。

【００２３】第１の制御信号発生回路２０は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許
可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをた
とえばシステムクロックである外部クロック信号ＣＬＫ
に同期して取込み、内部制御信号φｘａ、φｙａ、φ
Ｗ、φＯ、φＲ、およびφＣを発生する。

【００２４】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃
１および＃２をそれぞれ独立に駆動するための制御信
号、すなわち、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。

【００２５】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ２４と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ２６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ１０ａおよび１０ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにラ
イト用レジスタ１６ａおよび１６ｂを駆動するための制
御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御
回路２８を含む。

【００２６】レジスタ制御回路２８へは、またバンク指
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。

【００２７】〔チップレイアウト〕図８は、従来のＳＤ
ＲＡＭのチップレイアウトを示す図である。図８におい
ては、一例として、２Ｍワード×８ビット構成の１６Ｍ
ビットＳＤＲＡＭのチップレイアウトが示される。

【００２８】ＳＤＲＡＭは、各々が４Ｍビットの記憶容
量を有する４つのメモリマットＭＭ１ないしＭＭ４を含
む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞ
れ２５６Ｋビットの記憶容量を有する１６個のメモリア
レイＭＡ１〜ＭＡ１６を含む。

【００２９】メモリマットＭＭ１ないしＭＭ４の一方側
にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力に
は、それぞれ、対応のメモリマットＭＭ（メモリマット
ＭＭ１ないしＭＭ４を総称的に示す）の各アレイを横切
って延びる列選択線ＣＳＬが配置される。１本の列選択
線ＣＳＬは、８対のビット線を同時に選択状態とする。

【００３０】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯがまた、メモリマットＭＭ４の長辺方向に
沿って各アレイを横切るように配置される。

【００３１】メモリマットＭＭ１ないしＭＭ４のそれぞ
れに対して、チップ中央側に、選択されたメモリセルか
ら読出されたデータの増幅を行なうためのプリアンプＰ
Ａと選択されたメモリセルへの書込みデータを伝達する
ためのライトバッファＷＢとからなる入出力回路ＰＷ１
ないしＰＷ４が配置される。

【００３２】チップ中央部には、アドレス信号を発生す
るための回路および制御信号を発生するための回路など
を含む周辺回路ＰＨが配置される。

【００３３】図８に示すＳＤＲＡＭは、図７に示すよう
に、互いに独立にプリチャージ動作および活性化動作
（ワード線選択およびセンス動作ならびに列選択動作）
を行なうことのできる２つのバンク＃１および＃２を備
える。バンク＃１は、メモリマットＭＭ１およびＭＭ２
を含み、バンク＃２はメモリマットＭＭ３およびＭＭ４
を含む。このバンクの数は、変更可能である。

【００３４】メモリマットＭＭ１ないしＭＭ４の各々
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリアレイＭＡ１ない
しＭＡ８から構成され、他方のアレイブロックはメモリ
アレイＭＡ９ないしＭＡ１６から構成される。１つのア
レイブロックにおいて最大１つのメモリアレイが選択さ
れる。

【００３５】同時に活性化されるメモリアレイの数は４
個であり、図８においては、メモリマットＭＭ３のメモ
リアレイＭＡ８およびＭＡ１６と、メモリマットＭＭ４
のメモリアレイＭＡ８およびＭＡ１６が活性化された状
態が示される。すなわち、選択されたバンクにおいて、
各メモリマットの各アレイブロックから１つのメモリア
レイが選択される。

【００３６】同時に選択される列選択線ＣＳＬの数は８
本である。１本の列選択線ＣＳＬは８対のビット線を選
択する。したがって、同時に８×８＝６４ビットのメモ
リセルが選択される。

【００３７】入出力回路ＰＷは、対応のメモリマットＭ
Ｍの各メモリアレイに対し共通に利用される。１つの入
出力回路ＰＷに含まれるプリアンプＰＡおよびライトバ
ッファＷＢの数は、それぞれ３２個であり、ＳＤＲＡＭ
全体ではそれぞれ１２８個（＝３２×４）である。

【００３８】チップ中央部に集中的に配置されるプリア
ンプＰＡおよびライトバッファＷＢ（入出力回路ＰＷ）
は、周辺回路ＰＨに含まれる制御回路により駆動され
る。これにより、プリアンプＰＡおよびライトバッファ
ＷＢの動作を制御するための信号線が短くなり、したが
って信号線の負荷が小さくなり、高速動作を実現するこ
とができる。

【００３９】また、周辺回路ＰＨをチップ中央部に集中
的に配置することにより、データの入出力はこのチップ
中央部を介して行なわれることとなり、パッケージ実装
時におけるピン配置としては、データ入出力端子がパッ
ケージ中央部に配置されることになる。したがって、周
辺回路ＰＨとデータ入出力端子との距離が短くなり、高
速でデータの入出力を行なうことができる。

【００４０】図９は、図８に示すＳＤＲＡＭのＩＯ線の
配置を具体的に示す図である。図９において、２つの２
ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が示され
る。２ＭビットメモリアレイＭＳＡ２は、チップ中央部
から遠い位置に配置される２Ｍビットアレイブロックで
あり、２ＭビットメモリアレイＭＳＡ１は、チップ中央
部に近い２Ｍビットアレイブロックを示す。

【００４１】２ＭビットメモリアレイＭＳＡ１およびＭ
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。２Ｍビットメモリア
レイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総
称的に示す）は、ワード線ＷＬの延びる方向に沿って４
つのアレイブロックＡＧ１、ＡＧ２、ＡＧ３およびＡＧ
４に分割される。ワード線ＷＬの方向に沿って隣接する
３２ＫビットメモリアレイＭＫの間にはワード線シャン
ト領域ＷＳが設けられる。通常、ＤＲＡＭにおいては、
ワード線の抵抗を下げるためにポリシリコンで構成され
るワード線ＷＬと平行にアルミニウムなどの低抵抗の金
属配線を配置し、このポリシリコンワード線と低抵抗金
属配線とを所定の間隔で電気的に接続する。このポリシ
リコンワード線と低抵抗金属配線とを接続するための領
域をワード線シャント領域と称す。このワード線シャン
ト領域においては、ビット線ＢＬの下層に存在するポリ
シリコンワード線とビット線の上層に存在する低抵抗金
属配線層とを接続する必要があるため、この領域におい
てはビット線すなわちメモリセルが存在しない。

【００４２】１つのワード線シャント領域ＷＳにおい
て、チップ中央部に近い２ＭビットメモリアレイＭＳＡ
１においては４つのグローバルＩＯ線対が配置される。
この４対のグローバルＩＯ線のうち２対のグローバルＩ
Ｏ線はさらにチップ中央部より遠い２Ｍビットメモリア
レイ領域ＭＳＡ２にまで延びる。すなわち、チップ中央
部よりも遠い２Ｍビットメモリアレイ領域ＭＳＡ２にお
けるワード線シャント領域においては、２つのグローバ
ルＩＯ線対ＧＩＯが配設される。２つのグローバルＩＯ
線対が１つの２ＭビットメモリアレイＭＳＡにより利用
される。

【００４３】グローバルＩＯ線対ＩＧＯと選択されたメ
モリアレイとを接続するためにローカルＩＯ線対ＬＩＯ
が設けられる。アレイグループＡＧ１、ＡＧ２、ＡＧ３
およびＡＧ４それぞれにおいて各アレイブロックＭＫに
対しローカルＩＯ線対ＬＩＯが設けられる。

【００４４】１つの３２ＫビットメモリアレイＭＫに対
して、一方側に配設される２つのローカルＩＯ線対ＬＩ
Ｏと他方側に配接される２つのローカルＩＯ線対ＬＩＯ
と合計４対のローカルＩＯ線対が配置される。ローカル
ＩＯ線対ＬＩＯは、ワード線ＷＬの延びる方向に沿って
隣接する同一のアレイグループ内の３２Ｋビットメモリ
アレイＭＫにより共有されるとともに、ビット線ＢＬの
延在する方向に沿って隣接する３２Ｋビットメモリアレ
イＭＫによっても共有される。

【００４５】メモリアレイＭＫは、後にその構成を説明
するように、交互配置型シェアードセンスアンプ構成を
備える。ビット線ＢＬの延在する方向において隣接する
２つの３２ＫビットメモリアレイＭＫの間の領域にセン
スアンプが配置される。グローバルＩＯ線対ＧＩＯとロ
ーカルＩＯ線対ＬＩＯとを接続するためにブロック選択
スイッチＢＳが配置される。ブロック選択スイッチＢＳ
はワード線シャント領域ＷＳとセンスアンプ列との交点
に配置される。

【００４６】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４各
々において１本が選択状態とされる。１本の列選択線Ｃ
ＳＬはチップ中央部から遠い２ＭビットメモリアレイＭ
ＳＡ２において４つのビット線対ＢＬＰを選択して対応
のローカルＩＯ線対ＬＩＯへ接続しかつチップ中央部に
近い２ＭビットメモリアレイＭＳＡ１において４つのビ
ット線対ＢＬＰを選択して対応のローカルＩＯ線対ＬＩ
Ｏへ接続する。

【００４７】すなわち、１本の列選択線ＣＳＬにより８
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して８個のグローバルＩＯ線対ＧＩＯに
接続される。２つのメモリマットが選択され、かつ１つ
のメモリマットＭＭにおいて８×４＝３２個のビット線
対ＢＬＰが選択されるため、合計６４個のビット線対Ｂ
ＬＰが選択されることになり、全体で合計６４ビットの
メモリセルに同時にアクセスすることが可能である。

【００４８】〔メモリセルの配置〕図１０は、１つの３
２Ｋビットメモリアレイに関連する部分の構成を示す図
である。図１０において、３２ＫビットメモリアレイＭ
Ｋ２は、ロウデコーダからの行選択信号が伝達されるワ
ード線ＷＬと、このワード線ＷＬと交差する方向に配置
されるビット線対ＢＬＰと、ワード線ＷＬとビット線対
ＢＬＰとの交差部に対応して配置されるダイナミック型
メモリセルＭＣを含む。

【００４９】メモリセルＭＣは、アクセス用のトランジ
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。図１０においては、ビット線ＢＬ
とワード線ＷＬとの交差部に対応してメモリセルＭＣが
配置されている状態が示される。

【００５０】メモリアレイＭＫの両側に、アレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択
ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット
線対ＢＬＰに対して交互に配置される。アレイ選択ゲー
トＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状
態となり、アレイ選択ゲートＳＡＧ２はアレイ選択信号
φＡ２に応答して導通状態となる。

【００５１】ビット線対ＢＬＰはそれぞれアレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２を介してセンスアンプＳＡ
１およびＳＡ２に接続される。すなわち、センスアンプ
ＳＡ１は、メモリアレイＭＫ２の一方側にワード線ＷＬ
と平行に配置され、センスアンプＳＡ２は、メモリアレ
イＭＫ２の他方側にワード線ＷＬと平行に配置される。
センスアンプＳＡ１およびＳＡ２は、メモリアレイＭＫ
２のビット線対ＢＬＰに対して交互に両側に配置され
る。センスアンプＳＡ１は、メモリアレイＭＫ１とメモ
リアレイＭＫ２とで共有される。センスアンプＳＡ２
は、メモリアレイＭＫ２とメモリアレイＭＫ３とで共有
される。

【００５２】センスアンプＳＡ１の列と平行に、ローカ
ルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。セン
スアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ
３およびＬＩＯ４が配置される。図１０においては、２
つのローカルＩＯ線対がセンスアンプＳＡの一方側に設
けられている配置が示される。ローカルＩＯ線対は、セ
ンスアンプＳＡの両側に配置されてもよい。

【００５３】センスアンプＳＡ１に対し、このセンスア
ンプＳＡ１により検知増幅されたデータをローカルＩＯ
線対ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲ
ートＣＳＧ１が設けられる。同様に、センスアンプＳＡ
２に対しては、センスアンプＳＡ２により検知増幅され
たデータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ
伝達するための列選択ゲートＣＳＧ２が設けられる。

【００５４】コラムデコーダからの信号を受ける列選択
線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つの列選択
ゲートＣＳＧ２を同時に導通状態とする。これにより４
つのビット線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、Ｌ
ＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続される。
センスアンプＳＡ１で検知増幅されたデータはローカル
ＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達される。センス
アンプＳＡ２により検知増幅されたデータはローカルＩ
Ｏ線対ＬＩＯ３およびＬＩＯ４へ伝達される。

【００５５】ローカルＩＯ線対ＬＩＯとグローバルＩＯ
線対ＧＩＯとの間に、ブロック選択信号φＢに応答して
導通するブロック選択スイッチＢＳが設けられる。図１
０においては、ローカルＩＯ線対ＬＩＯ１をグローバル
ＩＯ線対ＧＩＯ１へ接続するためのブロック選択スイッ
チＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグローバルＩ
Ｏ線対ＧＩＯ２へ接続するブロック選択スイッチＢＳ２
とが示される。

【００５６】ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は図９に示すように、隣接する２つのグローバルＩＯ線
対ＧＩＯへそれぞれブロック選択スイッチＢＳを介して
接続される（図１０には示さず）。

【００５７】次に動作について簡単に説明する。選択さ
れたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ１およびφＡ２が活性状態とな
り、メモリアレイＭＫ２に含まれるビット線対ＢＬＰが
センスアンプＳＡ１およびＳＡ２へ接続される。メモリ
アレイＭＫ１およびＭＫ３に対して設けられたアレイ選
択ゲートＳＡＧ０およびＳＡＧ３は非導通状態となる。
メモリアレイＭＫ１およびＭＫ３はプリチャージ状態を
維持する。

【００５８】メモリアレイＭＫ２においては、各ビット
線対ＢＬＰにおいてメモリセルデータが現れた後、セン
スアンプＳＡ１およびＳＡ２が活性化され、このメモリ
セルデータを検知し増幅する。

【００５９】次いで、列選択線ＣＳＬ上の信号が活性状
態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１および
ＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で
検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ない
しＬＩＯ４へ伝達される。

【００６０】続いてまたは同時にブロック選択信号φＢ
が活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１
ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧ
ＩＯ４へ接続される。データ読出し時においては、この
グローバルＩＯ線対のデータがプリアンプＰＡを介して
増幅されて読出し用レジスタに格納された後に順次出力
される。データ書込み時においては、ライトバッファＷ
Ｂから与えられた書込みデータがグローバルＩＯ線対Ｇ
ＩＯ、およびローカルＩＯ線対ＬＩＯを介して選択ビッ
ト線対ＢＬＰへ伝達され、メモリセルへのデータの書込
みが実行される。

【００６１】ブロック選択信号φＢは、選択ワード線Ｗ
Ｌが属するメモリアレイＭＫ２に対してのみ活性状態と
なる。アレイ選択信号φＡ１およびφＡ２も同様であ
る。ブロック選択信号φＢならびにアレイ選択信号φＡ
１およびφＡ２は、行アドレス信号の所定数のビット
（たとえば４ビット）を用いて生成することができる。

【００６２】〔動作モードの指定〕ＳＤＲＡＭの動作モ
ードは、クロック信号ＣＬＫの立上がりエッジでの外部
制御信号の状態により決定される。外部制御信号は、パ
ルスの形態で動作モードを指定するサイクルにおいての
み与えられる。すべての制御信号、アドレス信号および
書込データはすべてクロック信号ＣＬＫの立上がりエッ
ジで内部に取込まれる。クロック信号ＣＬＫの立上がり
エッジにおける外部制御信号の状態の組合わせに従って
装置内部で指定された動作モードの判別が行なわれ、該
判別結果に従って指定された動作モードに対応する動作
制御が実行される。次に、外部制御信号と動作モードと
の対応関係について説明する。

【００６３】（ａ） ／ＲＡＳ＝“Ｌ”かつ／ＣＡＳ＝
／ＷＥ＝“Ｈ” この状態はアクティブコマンドと称し、行アドレスの取
込みが指定されかつアレイの活性化が指定される。すな
わち、行アドレスを取込みかつ合わせてバンクアドレス
も取込み、選択されたバンクにおいて行選択に関連する
動作が実行される。

【００６４】（ｂ） ／ＣＡＳ＝“Ｌ”かつ／ＲＡＳ＝
／ＷＥ＝“Ｈ” この状態はリードコマンドと称し、列アドレスの取込み
が指定されかつデータ読出し動作モードが指定される。
この動作モードにおいては、またバンクアドレスも列ア
ドレスの取込みとともに取込まれ、選択されたバンクに
対応する読出しデータレジスタが選択され、選択された
メモリセルの読出しデータレジスタへのデータ転送動作
が選択されたバンクにおいて実行される。

【００６５】（ｃ） ／ＣＡＳ＝／ＷＥ＝“Ｌ”かつ／
ＲＡＳ＝“Ｈ” この外部制御信号の状態の組合わせは、ライトコマンド
と称し、列アドレスの取込みおよびデータ書込み動作を
指定する。この動作モードにおいては、選択されたバン
クにおいて書込みレジスタの活性化が行なわれ、与えら
れたデータの書込みレジスタおよび選択メモリセルへの
書込みが行なわれる。

【００６６】（ｄ） ／ＲＡＳ＝／ＷＥ＝“Ｌ”かつ／
ＣＡＳ＝“Ｈ” この外部制御信号の状態の組合わせは、プリチャージコ
マンドと称し、アレイがプリチャージ状態とされる。

【００６７】この他にもオートリフレッシュコマンドな
ど種々のコマンドがあるが、説明は省略される。

【００６８】〔具体的動作シーケンス〕 〔データ読出し〕図１１は、ＳＤＲＡＭの通常のデータ
読出し時（Ramdom Read Cycle ）における外部信号の状
態を示すタイミングチャート図である。以下、図１１を
参照して、このデータ読出し動作について簡単に説明す
る。

【００６９】サイクル１において、クロック信号ＣＬＫ
の立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信
号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定され、
“アクティブコマンド”が与えられる。このとき、行ア
ドレス信号ビットＡｄｄ．が行アドレス信号Ｘａとして
取込まれ内部アドレスが生成される。このときまた同時
に、バンクアドレス信号ＢＡも取込まれ、バンク指定信
号Ｂ１またはＢ２が発生される。以下の説明において、
バンクアドレス信号ＢＡが“０”のときに、バンク＃１
が指定され、バンクアドレス信号ＢＡが“１”のとき、
バンク＃２が指定されるものとする。

【００７０】バンク＃１において、行デコーダ動作およ
びアレイの活性化が実行される。クロックサイクル４に
おいて、クロック信号ＣＬＫの立上がりエッジで信号／
ＲＡＳおよび／ＷＥが“Ｈ”に設定され、信号／ＣＳが
“Ｌ”に設定され、“リードコマンド”が与えられる。
データ読出しが指定されるとともに、このサイクル３の
クロック信号ＣＬＫの立上がりエッジでアドレス信号ビ
ットＡｄｄ．が列アドレス信号Ｙｂとして取込まれる。
このときまたバンクアドレスＢＡが与えられる。バンク
アドレスＢＡはバンク＃１を示す“０”である。内部で
は、バンク＃１に対し、行アドレス信号Ｘａおよび列ア
ドレス信号Ｙｂに従って行および列の選択動作が実行さ
れ、選択されたメモリセルのデータが読出しデータレジ
スタ（リード用レジスタ）へ格納される。サイクル７に
おいてデータが読出される。

【００７１】サイクル７からサイクル１４にわたって、
読出し用レジスタに格納された８個のデータが順次クロ
ック信号ＣＬＫの立上がりエッジに同期して読出され
る。連続８ビットのデータをｂ０〜ｂ７として示す。な
お、データ入出力端子はＤＱ０〜ＤＱ７と８ビットあ
り、１つのデータｂはバイトデータである。

【００７２】データ読出しと平行して、サイクル７にお
いてクロック信号ＣＬＫの立上がりエッジで信号／ＲＡ
Ｓおよび／ＷＥを“Ｌ”に設定し、信号／ＣＡＳを
“Ｈ”に設定する。このとき、合わせてバンクアドレス
信号ＢＡが“０”に設定される。これによりバンク＃１
のプリチャージが指定され、バンク＃１のアレイのプリ
チャージが実行される。

【００７３】プリチャージ状態に入ったバンク＃１は、
所定のＲＡＳプリチャージ期間（２〜３クロックサイク
ル）が経過した後再び活性化することができる。

【００７４】サイクル１１において、クロック信号ＣＬ
Ｋの立上がりエッジで、信号／ＲＡＳが“Ｌ”、信号／
ＣＡＳおよび／ＷＥがともに“Ｈ”となる。バンクアド
レス信号ＢＡは、また“０”である。バンク＃１が再び
活性化され、そのときに与えられていた行アドレス信号
Ｘｃに従って行選択動作が開始される。

【００７５】サイクル１４におけるクロック信号ＣＬＫ
の立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＲＡ
Ｓおよび／ＷＥがともに“Ｈ”に設定される。列アドレ
ス信号Ｙｄの取込みおよびバンクアドレス信号ＢＡの取
込みが行なわれるとともにデータ読出し動作が指定され
る。

【００７６】バンク＃１において、行アドレスＸｃおよ
び列アドレスＹｄに従って行および列選択動作が実行さ
れ、選択されたメモリセルのデータが再び読出しデータ
レジスタへ転送される。データの装置外部への出力は、
信号／ＲＡＳが“Ｌ”に入ったメモリサイクルの開始か
ら６クロックをカウントした後に実行される。

【００７７】サイクル１７から、クロック信号ＣＬＫの
立上がりエッジで、アドレスＸｃおよびＹｄにより選択
された８個のデータｄ０〜ｄ７が順次クロック信号ＣＬ
Ｋの立上がりに応答して読出される。サイクル１７にお
いて同時に、信号／ＲＡＳおよび／ＷＥを“０”とし、
バンクアドレス信号ＢＡを“０”とする。これによりバ
ンク＃１は再びプリチャージ状態に入る。

【００７８】また、図１２は、２つのバンク＃１および
＃２から交互に連続的にデータを読出すとき（Dual Ban
k Interleaved Read Cycle）の外部信号の状態を示すタ
イミングチャート図である。サイクル０からサイクル８
までは図１１で示した読出動作と同じである。

【００７９】次に、サイクル９において、信号／ＲＡＳ
を“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、バ
ンクアドレス信号ＢＡを“１”とする。このアクティブ
コマンドに応じて、バンク＃２が選択され、そのときに
与えられていたアドレス信号ビットＡｄｄ．が行アドレ
スＸｃとして取込まれる。その後バンク＃２において行
アドレスＸｃに従った行選択動作が実行される。

【００８０】サイクル１２におけるクロック信号ＣＬＫ
の立上がりエッジで、信号／ＲＡＳおよび／ＷＥを
“Ｈ”に設定しかつ信号／ＣＡＳを“Ｌ”に設定する。
これによりバンク＃２に対するリードコマンドが与えら
れ、データ読出し動作が指定される。このときまた同時
に、列アドレスＹｄがバンクアドレス信号ＢＡとともに
取込まれる。

【００８１】バンク＃１からデータｂ７が読出された
後、次のクロックサイクル１５のクロック信号ＣＬＫの
立上がりエッジでバンク＃２からのデータｄ０が読出さ
れる。このとき、また、信号／ＲＡＳが“Ｌ”、信号／
ＷＥが“Ｌ”および信号／ＣＡＳが“Ｈ”に設定され、
バンクアドレス信号ＢＡが“１”であり、バンク＃２の
プリチャージが指定される。データ読出し用データレジ
スタからは続いてバンク＃２から読出されるデータが出
力される。このときバンク＃２においてプリチャージが
実行される。

【００８２】サイクル１７において、再び信号／ＲＡＳ
を“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”に設定
し、バンクアドレス信号ＢＡを“０”と設定することに
よりバンク＃１が再び活性化される。

【００８３】サイクル２０において、バンク＃１に対す
る列アドレスＹｆの取込みが行なわれる。 〔データ書込み〕図１３は、ＳＤＲＡＭのデータ書込み
時（Random Write Cycle）における外部信号の状態を示
すタイミングチャート図である。書込み動作を指定する
ライトコマンドはクロック信号ＣＬＫの立上がりエッジ
で、信号／ＲＡＳを“Ｈ”、信号／ＣＡＳおよび／ＷＥ
をともに“Ｌ”と設定することにより得られる。図１３
に示す動作シーケンスにおいて、まずバンク＃１に対す
るデータ書込み動作が指定される。

【００８４】このライトコマンドを与えたとき、信号／
ＣＡＳおよび／ＷＥの“Ｌ”への設定と同時に書込みレ
ジスタへのデータの書込みすなわち内部データの取込み
が実行される。すなわち、データ書込み時においては、
入力バッファへのデータの取込みを書込み指示と同時に
実行する。このとき、まだ書込みレジスタの状態は完全
にリセットされていなくてもよい。次のクロックサイク
ルまでにレジスタの状態が確定し、データｂ０の書込み
が行なえればよい。

【００８５】この図１３に示すデータ書込み時の動作シ
ーケンスは、上述の点を除いて図１１に示すデータ読出
し動作と同様であり、その詳細説明は示さない。バンク
アドレス信号ＢＡに従ってバンクが選択され、選択され
たバンクに対するデータの書込み（ライト用レジスタを
介してのメモリセルへの書込み）が実行される。

【００８６】上述のように、ＳＤＲＡＭはクロック信号
ＣＬＫの立上がりエッジで信号／ＲＡＳ、信号／ＣＡ
Ｓ、アドレス、データなどを取込んで動作するので、信
号／ＲＡＳ、信号／ＣＡＳなどに同期してアドレスやデ
ータなどを取込み動作していた従来のＤＲＡＭに比べ、
アドレスなどのスキュー（タイミングのずれ）によるデ
ータ入出力のマージンを確保せずに済み、サイクルタイ
ムを高速化できるという利点を有する。また、システム
によっては、連続した数ビットにアクセスする頻度が高
い場合があり、この連続アクセスタイムを高速にするこ
とによって、平均アクセスタイムをＳＲＡＭに匹敵させ
ることができる。

【００８７】また、従来のＤＲＡＭでは、アクセスを行
なう前に必ずプリチャージを行なわなければならない
が、これがサイクルタイムをアクセスタイムのほぼ２倍
にしている原因である。これに対し、ＳＤＲＡＭでは、
バンク＃１でアクセスしている間にバンク＃２をプリチ
ャージしておけば、バンク＃１でのアクセスが終了すれ
ばすぐにバンク＃２でアクセスすることができる。すな
わち、バンク＃１および＃２に対して、交互にアクセス
／プリチャージを行なうことにより、プリチャージによ
るロスタイムを削除することができる。これは、従来、
ＤＲＡＭの外部で行なっていたインタリーブという方法
をＤＲＡＭの内部に取込んだということができる。

【００８８】

【発明が解決しようとする課題】しかし、従来のＳＤＲ
ＡＭでは、図８で示したように、単純に一方側の２つの
メモリマットＭＭ１およびＭＭ２をバンク＃１とし、他
方側の２つのメモリマットＭＭ３およびＭＭ４をバンク
＃２としていたので、２つのバンク＃１および＃２にそ
れぞれにグローバルＩＯ線バスＧＩＯ、プリアンプ群８
ａ，８ｂ、ライトバッファ群１４ａ，１４ｂなどが必要
になり、チップ面積の増大を招いていた。また、内部の
バンク数が増加するに従ってチップ面積が増大する。

【００８９】それゆえに、この発明の主たる目的は、複
数のバンクに分割することによって生じるチップ面積の
増大を抑制することができる同期型半導体記憶装置およ
び半導体記憶装置を提供することである。

【００９０】

【課題を解決するための手段】この発明の第１の同期型
半導体記憶装置は、外部クロック信号に同期して外部制
御信号およびアドレス信号を含む外部信号を取込む同期
型半導体記憶装置において、各々が、複数のメモリセル
を有するメモリセルアレイと、このメモリセルアレイか
らいずれかのメモリセルを選択するメモリセル選択回路
とを有する複数のメモリバンク、前記複数のメモリバン
クに共通に設けられるデータ読出回路、前記複数のメモ
リバンクの各々に対応して設けられる複数のデータ出力
回路、および前記アドレス信号に含まれるバンクアドレ
ス信号に従って、前記データ読出回路と前記複数のデー
タ出力回路のうちの対応のデータ出力回路とを結合する
バンク制御手段を備えることを特徴としている。

【００９１】また、この発明の第２の同期型半導体記憶
装置は、外部クロック信号に同期して外部制御信号およ
びアドレス信号を含む外部信号を取込む同期型半導体記
憶装置において、各々が、複数のメモリセルを有するメ
モリセルアレイと、このメモリセルアレイからいずれか
のメモリセルを選択するメモリセル選択回路とを有する
複数のメモリバンク、前記複数のメモリバンクに共通に
設けられるデータ書込回路、前記複数のメモリバンクの
各々に対応して設けられる複数のデータ入力回路、およ
び前記アドレス信号に含まれるバンクアドレス信号に従
って、前記データ書込回路と前記複数のデータ入力回路
のうちの対応のデータ入力回路とを結合するバンク制御
手段を備えることを特徴としている。

【００９２】この発明の第３の同期型半導体記憶装置
は、外部クロック信号に同期して外部制御信号およびア
ドレス信号を含む外部信号を取込む同期型半導体記憶装
置において、各々が、複数のメモリセルを有するメモリ
セルアレイと、このメモリセルアレイからいずれかのメ
モリセルを選択するメモリセル選択回路とを有する複数
のメモリバンク、前記複数のメモリバンクに共通に設け
られるデータ読出回路、前記複数のメモリバンクの各々
に対応して設けられる複数のデータ出力回路、前記複数
のメモリバンクに共通に設けられるデータ書込回路、前
記複数のメモリバンクの各々に対応して設けられる複数
のデータ入力回路、および前記アドレス信号に含まれる
バンクアドレス信号に従って、データ読出し時に前記デ
ータ読出回路と前記複数のデータ出力回路のうちの対応
のデータ出力回路とを結合し、データ書込み時に前記デ
ータ書込回路と前記複数のデータ入力回路のうちの対応
のデータ入力回路とを結合するバンク制御手段を備える
ことを特徴としている。

【００９３】また、この発明の半導体記憶装置は、複数
のバンクを有する半導体記憶装置であって、行列状に配
列される複数のメモリセルを有するメモリセルアレイ、
各行に対応して配置され、各々が前記複数のバンクに対
応してグループ化される複数のサブワード線を含み、か
つ各々に対応の行のメモリセルに接続される複数のワー
ド線、行アドレス信号に従って前記メモリセルアレイの
対応の行のワード線を選択状態とするワード線選択信号
を発生するワード線選択信号発生手段、およびバンク指
定信号と前記ワード線選択信号とに応答して、選択され
たワード線のうちの対応のサブワード線を選択状態にす
るワード線選択手段を備えることを特徴としている。

【００９４】

【作用】この発明の第１の同期型半導体記憶装置にあっ
ては、データ読出回路を複数のメモリバンクに対して共
通に設けるので、メモリバンクそれぞれに対してデータ
読出回路を設けていた従来に比べ、メモリバンク数の増
加によるチップ面積の増大を抑制することができる。

【００９５】また、この発明の第２の同期型半導体記憶
装置にあっては、データ書込回路を複数のメモリバンク
に対して共通に設けるので、メモリバンクそれぞれに対
してデータ書込回路を設けていた従来に比べ、メモリバ
ンク数の増加によるチップ面積の増大を抑制することが
できる。

【００９６】また、この発明の第３の同期型半導体記憶
装置にあっては、データ読出回路およびデータ書込回路
を複数のメモリバンクに対して共通に設けるので、メモ
リバンクそれぞれに対してデータ読出回路およびデータ
書込回路を設けていた従来に比べ、メモリバンク数の増
加によるチップ面積の増大を抑制することができる。

【００９７】また、この発明の半導体記憶装置にあって
は、メモリセルアレイをサブワード線単位でメモリバン
クに分割し、ワード線が選択されかつバンクが指定され
たときにサブワード線を選択状態にするようにしたの
で、データ読出回路などを複数のメモリバンクに対して
共通に設けることができる。したがって、メモリバンク
数の増加によるチップ面積の増大を抑制することができ
る。

【００９８】

【実施例】図１はこの発明の一実施例によるＳＤＲＡＭ
の構成を示すブロック図である。

【００９９】図１を参照して、このＳＤＲＡＭは図７の
ＳＤＲＡＭと異なる点は、グローバルＩＯ線バスＧＩ
Ｏ、プリアンプ群９、ライトバッファ群１５、入力バッ
ファ１７および出力バッファ１１が２つのバンク＃１，
＃２に対して共通に設けられている点である。

【０１００】リード用レジスタ１０ａ，１０ｂおよびラ
イト用レジスタ１６ａ，１６ｂは従来と同様に各バンク
＃１，＃２に対応して設けられる。また、図２に示すよ
うに、プリアンプ９ａの出力を２つのリード用レジスタ
１０ａ，１０ｂに振分けるためのＭＯＳトランジスタＴ
ｒ１，Ｔｒ２と、２つのリード用レジスタ１０ａ，１０
ｂの出力を出力バッファ１１に選択的に通過させるため
のＭＯＳトランジスタＴｒ３，Ｔｒ４とが設けられる。
ＭＯＳトランジスタＴｒ１〜Ｔｒ４は、それぞれ信号φ
ＰＡ１，φＰＡ２，φＲｒ１，φＲｒ２によって制御さ
れる。さらに、入力バッファ１７の出力を２つのライト
用レジスタ１６ａ，１６ｂに振分けるためのＭＯＳトラ
ンジスタＴｒ５，Ｔｒ６と、２つのライト用レジスタ１
６ａ，１６ｂの出力をライトバックアップ１５ａに選択
的に通過させるためのＭＯＳトランジスタＴｒ７，Ｔｒ
８とが設けられる。ＭＯＳトランジスタＴｒ５〜Ｔｒ８
は、それぞれ信号φＲｗ１，φＲｗ２，φＷＢ１，φＷ
Ｂ２によって制御される。

【０１０１】リード用レジスタおよびライト用レジスタ
をバンクごとに設けるのは、図１２で示したインタリー
ブサイクルにおいて連続して読み書きできるようにする
ためである。すなわち、一方のバンクから連続してデー
タを読出している間に他方のバンクからデータを先読み
できるようにするためである。

【０１０２】図３は、図１に示したＳＤＲＡＭのチップ
レイアウトを示す図である。図３を参照して、このＳＤ
ＲＡＭでは各メモリマットＭＭ１〜ＭＭ４の一方の２Ｍ
ビットメモリアレイＭＳＡ１（すなわち２５６Ｋビット
メモリアレイＭＡ１〜ＭＡ８）がバンク＃１を構成し、
各メモリマットＭＭ１〜ＭＭ４の他方の２Ｍビットメモ
リアレイＭＳＡ２（すなわち２５６Ｋビットメモリアレ
イＭＡ９〜ＭＡ１６）がバンク＃２を構成する。

【０１０３】選択されたバンクにおいて、各メモリマッ
トＭＭの各２ＭビットメモリアレイＭＳＡから１つの２
５６ＫビットメモリアレイＭＡが選択される点は従来の
ＳＤＲＡＭと同様である。しかし、上述のようにバンク
＃１，＃２を構成したので、各メモリマットＭＭから１
つの２５６ＫビットメモリアレイＭＡ（図ではＭＡ１
６）だけが選択される。したがって、各メモリマットＭ
Ｍから２つの２５６ＫビットメモリアレイＭＡ（図８で
はＭＡ８およびＭＡ１６）が同時に選択されていた従来
に比べ、グローバルＩＯ線ＧＩＯ、プリアンプＰＡ、ラ
イトバッファＷＢの数を半分に減らすことができる。

【０１０４】すなわち図４に示すように、図９において
設けられていたメモリアレイＭＳＡ１用のグローバルＩ
Ｏ線対ＧＩＯを除去することができ、グローバルＩＯ線
対ＧＩＯの数を３２対から１６対に減らすことができ
る。また、各グローバルＩＯ線対ＧＩＯに対応して設け
られるプリアンプＰＡおよびライトバッファＷＢの数も
３２個から１６個に減らすことができる。よって、チッ
プ面積の縮小化を図ることができる。

【０１０５】図５はこの発明の他の実施例によるＳＤＲ
ＡＭの構成を示すブロック図、図６はそのＩＯ線の配置
を具体的に示す図である。

【０１０６】図５および図６を参照して、このＳＤＲＡ
Ｍにあっては、いわゆる分割ワード線方式が適用されて
おり、各メモリマットＭＭの２つのアレイブロックＡＧ
１，ＡＧ３がバンク＃１を構成し、他の２つのアレイブ
ロックＡＧ２，ＡＧ４がバンク＃２を構成している。

【０１０７】詳しく説明すると、このＳＤＲＡＭは、４
つのアレイブロックＡＧ１〜ＡＧ４に共通に設けられた
メインワード線３３，３４，…と、各メインワード線３
３，３４，…に対応して設けられたメインロウデコーダ
３１，３２，…とを含む。メインロウデコーダ３１，３
２，…は、内部アドレス信号ｘ０〜ｘｊに応答して対応
のメインワード線３３，３４，…を選択レベルに立上げ
る。

【０１０８】アレイブロックＡＧ１は、メインワード線
３３，３４…に対応して設けられたサブワード線３３．
１，３４．１，…と、各サブワード線３３．１，３４．
１…に対応して設けられたサブロウデコーダ３１．１，
３２．１，…とを含む。また、アレイブロックＡＧ１
は、サブワード線３３．１，３４．１，…と交差して配
置された複数のビット線対ＢＬＰと、サブワード線３
３．１，３４．１，…とビット線対ＢＬＰの各交点に配
置されたメモリセルＭＣとを含む。さらに、アレイブロ
ックＡＧ１は、ビット線対ＢＬＰの電位差を増幅するた
めのセンスアンプ３５．１と、バンク指定信号Ｂ１が入
力されるブロック選択線３６．１とを含む。

【０１０９】サブロウデコーダ３１．１，３２．１，…
は、対応のメインワード線３３，３４，…が選択レベル
に立上げられ、かつグループ選択線３６．１が選択レベ
ルに立上げられたことに応じて、対応のサブワード線３
３．１，３４．１，…を選択レベルに立上げる。センス
アンプ３５．１は、ブロック選択線３６．１が選択レベ
ルに立上げられたことに応じて動作する。他のアレイブ
ロックＡＧ２〜ＡＧ４も同様であるので説明は省略され
る。

【０１１０】選択されたバンクにおいて、各メモリマッ
トＭＭの各２ＭビットメモリアレイＭＳＡから１つの２
５６ＫビットメモリアレイＭＡが選択される点は従来の
ＳＤＲＡＭと同様である。しかし、上述のようにバンク
＃１，＃２を構成したので、各２５６Ｋビットメモリア
レイＭＡの８つの３２ＫビットメモリアレイＭＫのうち
４つだけが活性化される。図６においては、各メモリマ
ットＭＭの２つのメモリアレイＭＡ８，ＭＡ１６が選択
され、各メモリアレイＭＡ８，ＭＡ１６のうちアレイブ
ロックＡＧ２，ＡＧ４に属するメモリアレイＭＫだけが
活性化された状態が示される。

【０１１１】したがって、各メモリマットＭＭから２つ
のメモリアレイＭＡが選択され、２つのメモリアレイＭ
ＡのすべてのメモリアレイＭＫが活性化されていた従来
に比べ、グローバルＩＯ対ＧＩＯ、プリアンプＰＡ、ラ
イトバッファＷＢの数を半分に減らすことができる。

【０１１２】すなわち図６に示すように、図９において
設けられていたアレイブロックＡＧ１，ＡＧ３の２Ｍビ
ットメモリアレイＭＳＡ１専用のグローバルＩＯ線対Ｇ
ＩＯと、アレイブロックＡＧ２，ＡＧ４の２Ｍビットメ
モリアレイＭＳＡ２専用のグローバルＩＯ線対ＧＩＯと
を除去することができ、グローバルＩＯ線対ＧＩＯの数
を３２対から１６対に減らすことができる。ただし、ア
レイブロックＡＧ１のローカルＩＯ線対ＬＩＯとアレイ
ロックＡＧ２のローカルＩＯ線対ＬＩＯとは互いに接続
される。また、アレイブロックＡＧ３のローカルＩＯ線
対ＬＩＯとアレイブロックＡＧ４のローカルＩＯ線対Ｌ
ＩＯとは互いに接続される。このようにグローバルＩＯ
線対ＧＩＯの数を半分に減らすことができるので、各グ
ローバルＩＯ線対ＧＩＯに対応して設けられるプリアン
プＰＡおよびライトバッファＷＢの数も半分に減らすこ
とができる。よって、チップ面積の縮小化を図ることが
できる。

【０１１３】

【発明の効果】以上のように、この発明の第１の同期型
半導体記憶装置にあっては、データ読出回路を複数のメ
モリバンクに対して共通に設けるので、メモリバンクそ
れぞれに対してデータ読出回路を設けていた従来に比
べ、メモリバンク数の増加によるチップ面積の増大を抑
制することができる。

【０１１４】また、この発明の第２の同期型半導体記憶
装置にあっては、データ書込回路を複数のメモリバンク
に対して共通に設けるので、メモリバンクそれぞれに対
してデータ書込回路を設けていた従来に比べ、メモリバ
ンク数の増加によるチップ面積の増大を抑制することが
できる。

【０１１５】また、この発明の第３の同期型半導体記憶
装置にあっては、データ読出回路およびデータ書込回路
を複数のメモリバンクに対して共通に設けるので、メモ
リバンクそれぞれに対してデータ読出回路およびデータ
書込回路を設けていた従来に比べ、メモリバンク数の増
加によるチップ面積の増大を抑制することができる。

【０１１６】また、この発明の半導体記憶装置にあって
は、メモリセルアレイをサブワード線単位でメモリバン
クに分割するので、データ読出回路などを複数のメモリ
バンクに対して共通に設けることができ、メモリバンク
数の増加によるチップ面積の増大を抑制することができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＳＤＲＡＭの全体
の構成を機能的に示すブロック図である。

【図２】 図１で示したＳＤＲＡＭの要部の構成を示す
ブロック図である。

【図３】 図１で示したＳＤＲＡＭのチップレイアウト
を示す図である。

【図４】 図１で示したＳＤＲＡＭのメモリアレイの配
置を示す図である。

【図５】 この発明の他の実施例によるＳＤＲＡＭの構
成を示す一部省略した回路ブロック図である。

【図６】 図５で示したＳＤＲＡＭのメモリアレイの配
置を示す図である。

【図７】 従来のＳＤＲＡＭの全体の構成を機能的に示
すブロック図である。

【図８】 図７で示したＳＤＲＡＭのチップレイアウト
を示す図である。

【図９】 図７で示したＳＤＲＡＭのメモリアレイの配
置を示す図である。

【図１０】 図７で示したＳＤＲＡＭのアレイの構造を
示す図である。

【図１１】 図７で示したＳＤＲＡＭの動作シーケンス
の一例を示すタイミングチャート図である。

【図１２】 図７で示したＳＤＲＡＭの動作シーケンス
の他の例を示すタイミングチャート図である。

【図１３】 図７で示したＳＤＲＡＭの動作シーケンス
のさらに他の例を示すタイミングチャート図である。

【符号の説明】

１ａ，１ｂ メモリアレイ、２ａ，２ｂ Ｘデコーダ
群、４ａ，４ｂ Ｙデコーダ群、６ａ，６ｂ センスア
ンプ群、９ プリアンプ群、１０ａ，１０ｂ リード用
レジスタ、１１ 出力バッファ、１５ ライトバッファ
群、１６ａ，１６ｂ ライト用レジスタ、１７ 入力バ
ッファ、３１，３２ メインロウデコーダ、３１．１〜
３２．４ サブロウデコーダ、３３，３４ メインワー
ド線、３３．１〜３４．４サブワード線、ＷＬ ワード
線、ＢＬＰ ビット線対、ＣＳＬ列選択線、ＧＩＯ グ
ローバルＩＯ線対、ＬＩＯ ローカルＩＯ線対、ＢＳ
ブロック選択スイッチ、Ｔｒ１〜Ｔｒ８ ＮチャネルＭ
ＯＳトランジスタ、ＰＡプリアンプ、ＷＢ ライトバッ
ファ、ＰＷ 入出力回路、ＭＫ ３２Ｋビットメモリア
レイ、ＭＡ ２５６Ｋビットメモリアレイ、ＭＳＡ ２
Ｍビットメモリアレイ、ＭＭ ４Ｍメモリマット、ＡＧ
１〜ＡＧ４ アレイブロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡邊 直也 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して外部制御信
   号およびアドレス信号を含む外部信号を取込む同期型半
   導体記憶装置において、 各々が、複数のメモリセルを有するメモリセルアレイ
   と、このメモリセルアレイからいずれかのメモリセルを
   選択するメモリセル選択回路とを有する複数のメモリバ
   ンク、 前記複数のメモリバンクに共通に設けられるデータ読出
   回路、 前記複数のメモリバンクの各々に対応して設けられる複
   数のデータ出力回路、および前記アドレス信号に含まれ
   るバンクアドレス信号に従って、前記データ読出回路と
   前記複数のデータ出力回路のうちの対応のデータ出力回
   路とを結合するバンク制御手段を備える、同期型半導体
   記憶装置。
2. 【請求項２】 外部クロック信号に同期して外部制御信
   号およびアドレス信号を含む外部信号を取込む同期型半
   導体記憶装置において、 各々が、複数のメモリセルを有するメモリセルアレイ
   と、このメモリセルアレイからいずれかのメモリセルを
   選択するメモリセル選択回路とを有する複数のメモリバ
   ンク、 前記複数のメモリバンクに共通に設けられるデータ書込
   回路、 前記複数のメモリバンクの各々に対応して設けられる複
   数のデータ入力回路、および前記アドレス信号に含まれ
   るバンクアドレス信号に従って、前記データ書込回路と
   前記複数のデータ入力回路のうちの対応のデータ入力回
   路とを結合するバンク制御手段を備える、同期型半導体
   記憶装置。
3. 【請求項３】 外部クロック信号に同期して外部制御信
   号およびアドレス信号を含む外部信号を取込む同期型半
   導体記憶装置において、 各々が、複数のメモリセルを有するメモリセルアレイ
   と、このメモリセルアレイからいずれかのメモリセルを
   選択するメモリセル選択回路とを有する複数のメモリバ
   ンク、 前記複数のメモリバンクに共通に設けられるデータ読出
   回路、 前記複数のメモリバンクの各々に対応して設けられる複
   数のデータ出力回路、 前記複数のメモリバンクに共通に設けられるデータ書込
   み回路、 前記複数のメモリバンクの各々に対応して設けられる複
   数のデータ入力回路、および前記アドレス信号に含まれ
   るバンクアドレス信号に従って、データ読出し時に前記
   データ読出回路と前記複数のデータ出力回路のうちの対
   応のデータ出力回路とを結合し、データ書込み時に前記
   データ書込回路と前記複数のデータ入力回路のうちの対
   応のデータ入力回路とを結合するバンク制御手段を備え
   る、同期型半導体記憶装置。
4. 【請求項４】 複数のバンクを有する半導体記憶装置で
   あって、 行列状に配列される複数のメモリセルを有するメモリセ
   ルアレイ、 各行に対応して配置され、各々が前記複数のバンクに対
   応してグループ化される複数のサブワード線を含み、か
   つ各々に対応の行のメモリセルに接続される複数のワー
   ド線、 行アドレス信号に従って前記メモリセルアレイの対応の
   行のワード線を選択状態とするワード線選択信号を発生
   するワード線選択信号発生手段、およびバンク指定信号
   と前記ワード線選択信号とに応答して、選択されたワー
   ド線のうちの対応のサブワード線を選択状態にするワー
   ド線選択手段を備える、半導体記憶装置。