JP4310797B2 - Ｉｃ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アドレスに基づいてパターンメモリが出力するパターンデータにより、被試験対象を試験するＩＣ試験装置に関し、短時間で容易に不良解析ができるＩＣ試験装置に関するものである。
【０００２】
【従来の技術】
ＩＣ試験装置は、被試験対象、例えば、ＩＣ、ＬＳＩ等に試験パターンを与え、被試験対象の出力と期待値パターンとを比較し、被試験対象の良否を判定するものである。この試験パターン、期待値パターン等は、パターンデータとして、パターンメモリに記憶され、パターンメモリにアドレスを与えて、パターンデータを出力している。このような装置の要部構成を図２に示し説明する。
【０００３】
図２において、アドレス発生部１は、パターン発生シーケンサ１１，１２を有し、図示しないパターンメモリにアドレスを与える。パターン発生シーケンサ１１，１２は、１以上のインデックスカウンタ１１０，１２０を設け、図示しないメモリに記憶された命令に基づいて、パターンメモリにアドレスを排他的に与える。パターン発生シーケンサ１１は、連続したアドレスに適したもので、アクティブ信号を受けて、有効になり、アクティブ信号を出力する。パターン発生シーケンサ１２は、ランダムなアドレスの発生に適したもので、パターン発生シーケンサ１１のアクティブ信号を受けて、有効になり、パターン発生シーケンサ１１にアクティブ信号を出力する。インデックスカンタ１１０，１２０は、命令のループ回数をカウントする。
【０００４】
不良解析用データ格納部２は、データバスが接続され、図示しない被試験対象のピンごとのパス／フェイル（被試験対象の出力と期待値パターンの比較結果）を格納すると共に、アドレス発生部１が発生するアドレスを格納し、複数のインデックス格納部２１，２２を有する。インデックス格納部２１，２２は、それぞれインデックスカウンタ１１０，１２０ごとに設けられ、データバスが接続され、インデックスカウンタ１１０，１２０のカウント値をインデックスデータとして格納する。ここで、アドレス発生部１が発生するアドレスには、パターンメモリに与えるアドレスの他に、パターン発生シーケンサ１１，１２のどちらが発生したアドレスかの情報が付加されている。
【０００５】
このような装置の動作を以下に説明する。パターン発生シーケンサ１１が命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１１０でカウントする。このとき、パターン発生シーケンサ１２はアドレスを発生していない。パターン発生シーケンサ１１のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１１のアドレスを格納すると共に、不良解析用データ格納部２のインデックス格納部２１，２２はインデックスカウンタ１１０，１２０のカウント値を格納する。
【０００６】
このような動作を繰返し、パターン発生シーケンサ１１が命令によりアクティブ信号をパターン発生シーケンサ１２に出力し、アドレス発生をやめる。これにより、パターン発生シーケンサ１２は、有効となり、命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１２０でカウントする。このアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１２のアドレスを格納すると共に、不良解析用データ格納部２のインデックス格納部２１，２２はインデックスカウンタ１１０，１２０のカウント値を格納する。このような動作を繰り返す。
【０００７】
そして、パターン発生シーケンサ１２が命令によりアクティブ信号をパターン発生シーケンサ１１に出力し、アドレス発生をやめる。再び、パターン発生シーケンサ１１はアドレス発生を開始する。
【０００８】
このような動作を繰り返し試験が終了すると、不良解析用データ格納部２からデータバス経由でデータを読み出して不良解析を行う。このとき、インデックス格納部２１，２２に格納されたカウント値から、パターン発生シーケンサ１１，１２が有効だったものを拾い出し、有効なカウント値のみを並べてから不良解析を行っている。
【０００９】
【発明が解決しようとする課題】
このように、不良解析時に、データバス経由でインデックスデータを読み出す場合、インデックス格納部が多数存在するため、データの読み出しに時間がかかる。また、読み出したインデックスデータからパターンデータ毎に有効であるパターン発生シーケンサ１１，１２に対応したデータを抽出し、時系列に組み合わせ等のデータ処理時間がかかってしまうという問題点があった。
【００１０】
そこで、本発明の目的は、短時間で容易に不良解析ができるＩＣ試験装置を実現することにある。
【００１１】
【課題を解決するための手段】
第１の本発明は、
アドレスに基いてパターンメモリが出力するパターンデータにより、被試験対象を試験するＩＣ試験装置において、
命令のループ回数をカウントする少なくとも１以上のインデックスカウンタを設け、命令に基づいて、前記パターンメモリにアドレスを排他的に与える２つのパターン発生シーケンサを有するアドレス発生部と、
このアドレス発生部のパターン発生シーケンサの内、アドレスを与えているパターン発生シーケンサのインデックスカウンタを選択する選択部と、
この選択部が選択したインデックスカウンタのカウント値を格納するインデックス格納部と
を有することを特徴とするものである。
【００１２】
第２の本発明は、
アドレス発生部は、アドレスを与えているパターン発生シーケンサに基づいて、選択部を選択するインデックスコントローラを設けたことを特徴とする第１の発明記載のものである。
を有することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。
【００１４】
図１において、インデックスコントローラ３は、アドレス発生部１に設けられ、パターン発生シーケンサ１１，１２のアクティブ信号を入力し、選択信号を出力する。マルチプレクサ４は選択部で、インデックスコントローラ３の選択信号により、インデックスカウンタ１１０，１２０のカウント値を選択する。複数のインデックス格納部２３は、インデックス格納部２１，２２の代わりに、不良解析用データ格納部２に設けられ、マルチプレクサ４が選択したインデックスカウンタ１１０，１２０のカウント値をインデックスデータとして格納し、データバスを接続する。
【００１５】
このような装置の動作を以下で説明する。パターン発生シーケンサ１１が命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１１０でカウントする。このとき、パターン発生シーケンサ１２はアドレスを発生していない。また、インデックスコトントローラ３は、起動時において、マルチプレクサ４にインデックスカウンタ１１０を選択させている。
【００１６】
パターン発生シーケンサ１１のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１１のアドレスを格納する。同時に、不良解析用データ格納部２のインデックス格納部２３は、マルチプレクサ４からのインデックスカウンタ１１０のカウント値を格納する。
【００１７】
このような動作を繰返し、パターン発生シーケンサ１１が命令によりアクティブ信号をパターン発生シーケンサ１２に出力し、アドレス発生をやめる。これにより、パターン発生シーケンサ１２は、有効となり、命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１２０でカウントする。また、インデックスコントローラ３は、パターン発生シーケンサ１１が出力するアクティブ信号を入力し、マルチプレクサ４にインデックスカウンタ１２０を選択させる。
【００１８】
パターン発生シーケンサ１２のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１２のアドレスを格納する。同時に、不良解析用データ格納部２のインデックス格納部２３は、インデックスカウンタ１２０のカウント値を格納する。このような動作を繰り返す。
【００１９】
そして、パターン発生シーケンサ１２が命令によりアクティブ信号をパターン発生シーケンサ１１に出力し、アドレス発生をやめる。再び、パターン発生シーケンサ１１はアドレス発生を開始する。また、インデックスコントローラ３は、パターン発生シーケンサ１２が出力するアクティブ信号を入力し、マルチプレクサ４にインデックスカウンタ１１０を選択させる。
【００２０】
このような動作を繰り返し試験が終了すると、不良解析用データ格納部２からデータバス経由でデータを読み出して不良解析を行う。
【００２１】
このように、インデックスコントローラ３により、マルチプレクサ４が、アドレスを与えるパターン発生シーケンサ１１，１２に基づいて、インデックスカウンタ１１０，１２０を選択するので、有効なカウント値のみが実行順にインデックス格納部２３に格納され、データ処理時間を短縮することができる。また、インデックス格納部２３が１つでよいので、回路規模を縮小できる。
【００２３】
なお、本発明はこれに限定されるものではなく、インデックスコントローラ３を用いて、マルチプレクサ４を選択する構成を示したが、インデックスコントローラ３を設けずに、パターン発生シーケンサ１１０，１２０からのアクティブ信号により切り換える構成でもよい。また、インデックスコントローラ３がアクティブ信号を受けるのではなく、各パターン発生シーケンサ１１０，１２０を監視して、マルチプレクサ４を切換える構成にしてもよい。
【００２４】
また、インデックス格納部２３は、複数のメモリで構成される例を示したが、１つのメモリの領域を分割した構成でもよい。
【００２５】
そして、不良解析用データ格納部２は、すべてのデータを格納する例を示したが、フェイル時のみデータを格納する構成でもよい。
【００２６】
【発明の効果】
本発明によれば、選択部が、アドレスを与えるパターン発生シーケンサに基づいて、インデックスカウンタを選択するので、有効なカウント値のみが実行順にインデックス格納部に格納され、データ処理時間を短縮することができる。また、インデックス格納部が１つでよいので、回路規模を縮小できる。
【図面の簡単な説明】
【図１】 本発明の一実施例を示した構成図である。
【図２】 従来のＩＣ試験装置の構成を示した図である。
【符号の説明】
３ インデックスコントローラ
４ マルチプレクサ
１１，１２ パターン発生シーケンサ
２３ インデックス格納部
【発明の属する技術分野】
本発明は、アドレスに基づいてパターンメモリが出力するパターンデータにより、被試験対象を試験するＩＣ試験装置に関し、短時間で容易に不良解析ができるＩＣ試験装置に関するものである。
【０００２】
【従来の技術】
ＩＣ試験装置は、被試験対象、例えば、ＩＣ、ＬＳＩ等に試験パターンを与え、被試験対象の出力と期待値パターンとを比較し、被試験対象の良否を判定するものである。この試験パターン、期待値パターン等は、パターンデータとして、パターンメモリに記憶され、パターンメモリにアドレスを与えて、パターンデータを出力している。このような装置の要部構成を図２に示し説明する。
【０００３】
図２において、アドレス発生部１は、パターン発生シーケンサ１１，１２を有し、図示しないパターンメモリにアドレスを与える。パターン発生シーケンサ１１，１２は、１以上のインデックスカウンタ１１０，１２０を設け、図示しないメモリに記憶された命令に基づいて、パターンメモリにアドレスを排他的に与える。パターン発生シーケンサ１１は、連続したアドレスに適したもので、アクティブ信号を受けて、有効になり、アクティブ信号を出力する。パターン発生シーケンサ１２は、ランダムなアドレスの発生に適したもので、パターン発生シーケンサ１１のアクティブ信号を受けて、有効になり、パターン発生シーケンサ１１にアクティブ信号を出力する。インデックスカンタ１１０，１２０は、命令のループ回数をカウントする。
【０００４】
不良解析用データ格納部２は、データバスが接続され、図示しない被試験対象のピンごとのパス／フェイル（被試験対象の出力と期待値パターンの比較結果）を格納すると共に、アドレス発生部１が発生するアドレスを格納し、複数のインデックス格納部２１，２２を有する。インデックス格納部２１，２２は、それぞれインデックスカウンタ１１０，１２０ごとに設けられ、データバスが接続され、インデックスカウンタ１１０，１２０のカウント値をインデックスデータとして格納する。ここで、アドレス発生部１が発生するアドレスには、パターンメモリに与えるアドレスの他に、パターン発生シーケンサ１１，１２のどちらが発生したアドレスかの情報が付加されている。
【０００５】
このような装置の動作を以下に説明する。パターン発生シーケンサ１１が命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１１０でカウントする。このとき、パターン発生シーケンサ１２はアドレスを発生していない。パターン発生シーケンサ１１のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１１のアドレスを格納すると共に、不良解析用データ格納部２のインデックス格納部２１，２２はインデックスカウンタ１１０，１２０のカウント値を格納する。
【０００６】
このような動作を繰返し、パターン発生シーケンサ１１が命令によりアクティブ信号をパターン発生シーケンサ１２に出力し、アドレス発生をやめる。これにより、パターン発生シーケンサ１２は、有効となり、命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１２０でカウントする。このアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１２のアドレスを格納すると共に、不良解析用データ格納部２のインデックス格納部２１，２２はインデックスカウンタ１１０，１２０のカウント値を格納する。このような動作を繰り返す。
【０００７】
そして、パターン発生シーケンサ１２が命令によりアクティブ信号をパターン発生シーケンサ１１に出力し、アドレス発生をやめる。再び、パターン発生シーケンサ１１はアドレス発生を開始する。
【０００８】
このような動作を繰り返し試験が終了すると、不良解析用データ格納部２からデータバス経由でデータを読み出して不良解析を行う。このとき、インデックス格納部２１，２２に格納されたカウント値から、パターン発生シーケンサ１１，１２が有効だったものを拾い出し、有効なカウント値のみを並べてから不良解析を行っている。
【０００９】
【発明が解決しようとする課題】
このように、不良解析時に、データバス経由でインデックスデータを読み出す場合、インデックス格納部が多数存在するため、データの読み出しに時間がかかる。また、読み出したインデックスデータからパターンデータ毎に有効であるパターン発生シーケンサ１１，１２に対応したデータを抽出し、時系列に組み合わせ等のデータ処理時間がかかってしまうという問題点があった。
【００１０】
そこで、本発明の目的は、短時間で容易に不良解析ができるＩＣ試験装置を実現することにある。
【００１１】
【課題を解決するための手段】
第１の本発明は、
アドレスに基いてパターンメモリが出力するパターンデータにより、被試験対象を試験するＩＣ試験装置において、
命令のループ回数をカウントする少なくとも１以上のインデックスカウンタを設け、命令に基づいて、前記パターンメモリにアドレスを排他的に与える２つのパターン発生シーケンサを有するアドレス発生部と、
このアドレス発生部のパターン発生シーケンサの内、アドレスを与えているパターン発生シーケンサのインデックスカウンタを選択する選択部と、
この選択部が選択したインデックスカウンタのカウント値を格納するインデックス格納部と
を有することを特徴とするものである。
【００１２】
第２の本発明は、
アドレス発生部は、アドレスを与えているパターン発生シーケンサに基づいて、選択部を選択するインデックスコントローラを設けたことを特徴とする第１の発明記載のものである。
を有することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。
【００１４】
図１において、インデックスコントローラ３は、アドレス発生部１に設けられ、パターン発生シーケンサ１１，１２のアクティブ信号を入力し、選択信号を出力する。マルチプレクサ４は選択部で、インデックスコントローラ３の選択信号により、インデックスカウンタ１１０，１２０のカウント値を選択する。複数のインデックス格納部２３は、インデックス格納部２１，２２の代わりに、不良解析用データ格納部２に設けられ、マルチプレクサ４が選択したインデックスカウンタ１１０，１２０のカウント値をインデックスデータとして格納し、データバスを接続する。
【００１５】
このような装置の動作を以下で説明する。パターン発生シーケンサ１１が命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１１０でカウントする。このとき、パターン発生シーケンサ１２はアドレスを発生していない。また、インデックスコトントローラ３は、起動時において、マルチプレクサ４にインデックスカウンタ１１０を選択させている。
【００１６】
パターン発生シーケンサ１１のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１１のアドレスを格納する。同時に、不良解析用データ格納部２のインデックス格納部２３は、マルチプレクサ４からのインデックスカウンタ１１０のカウント値を格納する。
【００１７】
このような動作を繰返し、パターン発生シーケンサ１１が命令によりアクティブ信号をパターン発生シーケンサ１２に出力し、アドレス発生をやめる。これにより、パターン発生シーケンサ１２は、有効となり、命令に基づいてアドレスを発生し、命令のループ回数をインデックスカウンタ１２０でカウントする。また、インデックスコントローラ３は、パターン発生シーケンサ１１が出力するアクティブ信号を入力し、マルチプレクサ４にインデックスカウンタ１２０を選択させる。
【００１８】
パターン発生シーケンサ１２のアドレスにより、パターンメモリからパターンデータが出力され、被試験対象の試験が行われ、被試験対象の各ピンのパス／フェイルが判定される。そして、パス／フェイルを不良解析用データ格納部２はパス／フェイルとパターン発生シーケンサ１２のアドレスを格納する。同時に、不良解析用データ格納部２のインデックス格納部２３は、インデックスカウンタ１２０のカウント値を格納する。このような動作を繰り返す。
【００１９】
そして、パターン発生シーケンサ１２が命令によりアクティブ信号をパターン発生シーケンサ１１に出力し、アドレス発生をやめる。再び、パターン発生シーケンサ１１はアドレス発生を開始する。また、インデックスコントローラ３は、パターン発生シーケンサ１２が出力するアクティブ信号を入力し、マルチプレクサ４にインデックスカウンタ１１０を選択させる。
【００２０】
このような動作を繰り返し試験が終了すると、不良解析用データ格納部２からデータバス経由でデータを読み出して不良解析を行う。
【００２１】
このように、インデックスコントローラ３により、マルチプレクサ４が、アドレスを与えるパターン発生シーケンサ１１，１２に基づいて、インデックスカウンタ１１０，１２０を選択するので、有効なカウント値のみが実行順にインデックス格納部２３に格納され、データ処理時間を短縮することができる。また、インデックス格納部２３が１つでよいので、回路規模を縮小できる。
【００２３】
なお、本発明はこれに限定されるものではなく、インデックスコントローラ３を用いて、マルチプレクサ４を選択する構成を示したが、インデックスコントローラ３を設けずに、パターン発生シーケンサ１１０，１２０からのアクティブ信号により切り換える構成でもよい。また、インデックスコントローラ３がアクティブ信号を受けるのではなく、各パターン発生シーケンサ１１０，１２０を監視して、マルチプレクサ４を切換える構成にしてもよい。
【００２４】
また、インデックス格納部２３は、複数のメモリで構成される例を示したが、１つのメモリの領域を分割した構成でもよい。
【００２５】
そして、不良解析用データ格納部２は、すべてのデータを格納する例を示したが、フェイル時のみデータを格納する構成でもよい。
【００２６】
【発明の効果】
本発明によれば、選択部が、アドレスを与えるパターン発生シーケンサに基づいて、インデックスカウンタを選択するので、有効なカウント値のみが実行順にインデックス格納部に格納され、データ処理時間を短縮することができる。また、インデックス格納部が１つでよいので、回路規模を縮小できる。
【図面の簡単な説明】
【図１】 本発明の一実施例を示した構成図である。
【図２】 従来のＩＣ試験装置の構成を示した図である。
【符号の説明】
３ インデックスコントローラ
４ マルチプレクサ
１１，１２ パターン発生シーケンサ
２３ インデックス格納部
Claims (2)
- アドレスに基いてパターンメモリが出力するパターンデータにより、被試験対象を試験するＩＣ試験装置において、
命令のループ回数をカウントする少なくとも１以上のインデックスカウンタを設け、命令に基づいて、前記パターンメモリにアドレスを排他的に与える２つのパターン発生シーケンサを有するアドレス発生部と、
このアドレス発生部のパターン発生シーケンサの内、アドレスを与えているパターン発生シーケンサのインデックスカウンタを選択する選択部と、
この選択部が選択したインデックスカウンタのカウント値を格納するインデックス格納部と
を有することを特徴とするＩＣ試験装置。 - アドレス発生部は、アドレスを与えているパターン発生シーケンサに基づいて、選択部を選択するインデックスコントローラを設けたことを特徴とする請求項１記載のＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253982A JP4310797B2 (ja) | 2001-08-24 | 2001-08-24 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253982A JP4310797B2 (ja) | 2001-08-24 | 2001-08-24 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003066122A JP2003066122A (ja) | 2003-03-05 |
| JP4310797B2 true JP4310797B2 (ja) | 2009-08-12 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253982A Expired - Fee Related JP4310797B2 (ja) | 2001-08-24 | 2001-08-24 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
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2001
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| JP2003066122A (ja) | 2003-03-05 |
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