JPH11316259A

JPH11316259A - 半導体試験装置およびこれを用いた半導体試験方法

Info

Publication number: JPH11316259A
Application number: JP10120821A
Authority: JP
Inventors: Yoshiaki Odashiro; 佳哲小田代
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-04-30
Filing date: 1998-04-30
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】正常に書込まれるまでの書込み回数にばらつ
きがあるフラッシュメモリについて、単純な構成で効率
の良い試験を行う半導体試験装置およびこれを用いた半
導体試験方法を提供する。【解決手段】ＤＵＴ３内のメモリセルのアドレスをパ
ターンメモリ２１Ｎに、テストデータと期待値データと
をパターンメモリ２１Ｍに予め格納し、第１回の試験で
は、ＳＱＰＧ１１からメモリアドレスパターンを生成し
てパターンメモリ２１Ｎ，Ｍに供給してＤＵＴ３への書
込と読出を行う。書込不良のメモリセルがある場合は、
各ピンの論理比較器２３の出力の論理和をとるＯＲ回路
１４から出力されるトータルピンフェイル信号Ｓ_TFをＷ
Ｅ信号としてフェイルメモリ１３ａ，１３ｂに書込不良
が発生した試験のメモリアドレス値をフェイルアドレス
データとして格納する。フェイルメモリ１３ａ，１３ｂ
からフェイルアドレスをパターンメモリ２１Ｎ，Ｍに供
給し、書込不良が発生したメモリセルについてのみ、再
試験を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置お
よびこれを用いた半導体試験方法に係り、特に、フラッ
シュメモリを備えた半導体試験装置およびこれを用いた
半導体試験方法に関する。

【０００２】

【従来の技術】様々な半導体記憶装置のうち、フラッシ
ュメモリは、不揮発性の書込み・読出し可能メモリとし
て注目され、より一層の高集積度化等が今後とも期待さ
れている。しかしながら、このフラッシュメモリは、デ
ータ書込み処理において、正常に書込まれるまでの書込
み回数にばらつきがあるという欠点を有している。この
ため、フラッシュメモリの半導体試験においては、１回
の書込み／読出しの試験で不合格（フェイル：ｆａｉ
ｌ）が発生したメモリセル群に対して再度の書込み／読
出し試験を行う必要がある。

【０００３】フラッシュメモリを備えた半導体装置に関
する従来の技術における試験方法について図面を参照し
ながら説明する。

【０００４】図９、図１０は、いわゆるマッチ機能を使
用した半導体試験方法によるフラッシュメモリの書込み
（ＷＴ：Ｗrite）／読出し（ＲＤ：Ｒead）の動作を示
す模式図であり、それぞれ、図９はメモリセルを１個ず
つ試験した場合、図１０は２個のメモリセルを並列に試
験することにより、スループットの向上を図る場合にお
ける動作を示す。

【０００５】まず、メモリセルを１個ずつ試験した場合
の動作について、図９を参照しながら説明する。

【０００６】同図に示すように、メモリセルのアドレス
（以下、セルアドレスという）、ＷＴ／ＲＤ信号、ＷＴ
／ＲＤデータ、パス（Ｐass：合格）／フェイルの判定
は、いずれもテストサイクル信号に同期している。各セ
ルアドレスに対応するメモリセルについて、ＷＴ動作／
ＲＤ動作を順次繰り返し、書込みが正常に行われたこと
を検出した後、次のメモリアドレスのメモリセルに移行
する。

【０００７】図９に示す例では、メモリアドレス＃０番
地は１回、＃１番地は３回、＃２番地は２回のＷＴ／Ｒ
Ｄ動作で正常に書込みが行われている。

【０００８】このように、メモリセルに対するＷＴ／Ｒ
Ｄ動作の回数は、メモリセル毎に異なっているため、試
験は、書込不良のメモリセルが１個でもあるうちは、予
め定めた規定の回数まで繰り返す。さらに、規定の回数
分のＷＴ／ＲＤ動作を行っても、正常に書込みができな
かったメモリセルを不良セルとして判断する。

【０００９】次に、２個並列に試験を行った場合を図１
０を参照しながら説明する。同図において、ＤＵＴ１、
ＤＵＴ２は、それぞれ異なる被試験体（ＤＵＴ：Ｄevic
e Ｕnder Ｔest）であるフラッシュメモリを備えた半導
体記憶装置である。ＤＵＴ１、ＤＵＴ２は、共通のセル
アドレスを有している。しかしながら、同図に示すよう
に、ＷＴ／ＲＤ信号、ＷＴ／ＲＤデータ、パス／フェイ
ルの判定結果は、ＤＵＴ毎に異なる動作をする。図１０
の例では、ＤＵＴ１がセルアドレス＃０番地で１回、＃
１番地で３回にて正常な書込みが行われているのに対
し、ＤＵＴ２では、＃０番地で３回、＃１番地で２回に
て正常に書込みが行われている。

【００１０】

【発明が解決しようとする課題】一般に、半導体試験装
置では、ＤＵＴ毎に異なるセルアドレスのパターン信号
を発生させることができない。従って、図１０に示す例
では、対になった２つのＤＵＴの一方がパスとなって
も、他方がフェイルである限り次のアドレスに移行する
ことができないので、セルアドレスパターンの発生は、
ＷＴ／ＲＤ回数の多かったＤＵＴに制約されることにな
る。即ち、並列試験を行うことにより、半導体試験のス
ループットを上げようとしても、最も書込回数の多いＤ
ＵＴに制約されるため、顕著な効果を奏することができ
ないという問題点があった。

【００１１】次に、上述したマッチ機能を使用しない場
合の他の半導体試験方法について説明する。

【００１２】まず、全メモリセル（メモリアドレス）に
対して“１”を書込み、次に全メモリセルに対するデー
タ読出しと、期待値“１”とを比較する読出試験を行
う。その結果がフェイルである場合、再度全メモリセル
に“１”を書込み、全メモリセルに対して読出試験を繰
返して行う。最終的に読出試験がパス、即ち、全メモリ
セルについてパスになるまで、または、フェイルのメモ
リセルがあったとしても、全メモリセルについて規定の
回数まで書込／読出動作を繰返すこととなる。

【００１３】この方法では、前述の並列試験における制
約は、大きな問題となり得ないが、全メモリセルに対し
てＷＴ／ＲＤ動作を繰り返すため、総テストサイクル数
が大幅に増える傾向にあった。さらに、１回あるいは少
数回のＷＴ動作で正常に書込めたメモリセルに対しても
繰返し書込動作を行うため、メモリセルに対して余計な
ストレスをかけることになるという問題点があった。こ
のため、この手法は実際のテストにおいて、あまり利用
されていないのが実情である。

【００１４】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、フラッシュメモリのように、正常
に書込まれるまでの書込回数にばらつきがある半導体記
憶装置を備えた半導体装置に対して、単純な構成で効率
の高い試験を行うことができる半導体試験装置およびこ
れを用いた半導体試験方法を提供することにある。

【００１５】

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。即ち、本発明（請求項１）
によれば、半導体装置を試験するためのテストデータと
合否の判定基準となる期待値データとを第１の記憶手段
に格納する第１の記憶過程と、この第１の記憶手段から
上記テストデータを引出して上記半導体装置の各セルご
とに書込み、各セルごとに被書込データを読出して上記
期待値データと比較する第１の書込・比較過程と、この
第１の書込・比較過程により上記被書込データと上記期
待値データとが一致しない場合に、不一致が発生した前
回試験の上記第１の記憶手段のアドレスを第２の記憶手
段に格納する第２の記憶過程と、上記第２の記憶手段に
格納された上記アドレスに基づいて再度の書込と比較と
を行う再度の書込・比較過程と、上記再度の書込・比較
過程を不一致が発生する限り所定回数繰返す反復過程
と、上記所定回数に達した場合に、上記半導体装置を不
良品と判定する判定過程とを備えた半導体試験方法が提
供される。

【００１６】また、本発明（請求項２）によれば、被試
験体である半導体装置の試験対象となる半導体領域のア
ドレスであるセルアドレスデータを予め格納する第１の
記憶装置と、上記各半導体領域に書込むテストデータを
上記セルアドレスデータに対応して予め格納する第２の
記憶装置と、上記セルアドレスデータと上記テストデー
タとを上記半導体装置に出力する出力手段と、試験の合
否の判定基準となる期待値データを上記テストデータに
対応して予め格納する第３の記憶装置と、上記第１ない
し第３の記憶装置に格納されたデータのアドレスである
メモリアドレスを生成するメモリアドレス生成手段と、
上記半導体装置の上記セルアドレスに係る半導体領域か
ら出力される信号である読出信号を受取る入力手段と、
この上記入力手段から供給された上記読出信号と、これ
に対応する上記期待値データとを照合して試験の合否を
判定し、不合格である場合にフェイル信号を出力する合
否判定手段と、このフェイル信号に基づいて試験結果を
格納するフェイルメモリとを備えた半導体試験装置を用
いた半導体試験方法において、上記メモリアドレス生成
手段から生成されたメモリアドレスを用いて上記第１お
よび第２の記憶装置から上記アドレスデータと上記テス
トデータをそれぞれ引出して上記テストデータを上記半
導体装置へ書込む過程と、上記メモリアドレス生成手段
から生成されたメモリアドレスを用いて上記第１の記憶
装置から上記セルメモリアドレスを引出して上記半導体
装置から読出信号を読出す過程と、上記メモリアドレス
生成手段から生成されたメモリアドレスを用いて上記第
３の記憶装置から上記期待値データを引き出して上記読
出信号と照合する合否判定過程と、上記合否判定手段が
不合格と判定した試験における上記メモリアドレスであ
るフェイルアドレスデータを上記フェイルメモリに格納
する過程とを有する第１回試験過程と、上記フェイル信
号が出力される限り、上記フェイルメモリから上記フェ
イルアドレスデータを引き出して上記第１ないし第３の
記憶手段に供給し、上記半導体領域のうち、上記不合格
に係る領域のみを予め定めた規定回数まで再度繰返して
試験する再試験過程と、規定回数に達した場合は、上記
半導体装置を不良品と判定する判定過程とを備えた半導
体試験方法が提供される。

【００１７】また、本発明（請求項３）によれば、半導
体装置を試験するためのテストデータと試験の合否の判
定基準となる期待値データとを格納する第１の記憶手段
と、この第１の記憶手段のアドレスを生成するアドレス
生成手段と、このアドレス生成手段から供給されるアド
レスに基づいて、上記半導体装置の各セルに上記テスト
データを書込み、上記セルの被書込データを読出して上
記期待値データと比較する比較手段と、上記被書込デー
タと上記期待値データとが一致しない場合に、不一致が
発生した前回の試験における上記アドレスをフェイルア
ドレスとして格納する第２の記憶手段と、上記第１およ
び第２の記憶手段と上記比較手段とを制御し、上記フェ
イルアドレスに基づいて、上記セルのうち、不一致が発
生したセルについてのみ再度の書込、読出および比較を
所定回数まで繰返して行う再試験手段と、所定回数に達
した場合に上記半導体装置を不良品と判定する判定手段
とを備えた半導体試験装置が提供される。

【００１８】また、本発明（請求項４）によれば、被試
験体である半導体装置の試験対象となる半導体領域のア
ドレスであるセルアドレスを格納する第１の記憶手段
と、上記半導体領域を試験するためのテストデータと合
否の判定基準となる期待値データとを上記セルアドレス
に対応して格納する第２の記憶手段と、上記第１および
第２の記憶手段におけるアドレスであるメモリアドレス
を生成して、上記第１および第２の記憶手段に供給し、
上記セルアドレスと、上記テストデータおよび上記期待
値データとをそれぞれ出力させる第１のメモリアドレス
生成手段と、上記第１の記憶手段から供給された上記セ
ルアドレスに係る上記半導体領域に対して、上記第２の
記憶手段から供給される上記テストデータを書き込む書
込手段と、上記第１の記憶手段から供給された上記セル
アドレスに基づいて、上記書込手段により書込まれた上
記半導体領域のデータを読出データとして読出す読出手
段と、上記第２の記憶手段から供給された上記期待値デ
ータと、上記読出手段から供給された上記読出データと
を照合して上記半導体領域について試験の合否を判定
し、不合格である場合にフェイル信号を出力する合否判
定手段と、上記第１のメモリアドレス生成手段から供給
された上記不合格に係るメモリアドレスを上記フェイル
信号に基づいてフェイルアドレスデータとして格納する
フェイルメモリと、上記フェイルアドレスデータが格納
されるべき上記フェイルメモリのアドレスをフェイルメ
モリアドレスとして上記フェイル信号に基づいて生成し
て上記フェイルメモリに供給するフェイルメモリアドレ
ス生成手段と、上記半導体装置に対する第１回の試験に
おいては、上記第１のメモリアドレス生成手段と上記第
１および第２の記憶装置とを接続し、上記不合格に係る
半導体領域に対する再度の試験においては、上記フェイ
ルメモリと上記第１および第２の記憶装置とを接続する
接続制御手段とを備え、上記フェイルメモリは、上記再
度の試験においては、上記フェイルメモリアドレス生成
手段が生成するフェイルメモリアドレスに基づいて上記
フェイルアドレスデータを生成して上記第１および第２
の記憶手段に供給する第２のメモリアドレス生成手段と
なる半導体試験装置が提供される。

【００１９】また、上記第１の記憶手段は、上記セルア
ドレスの一部を格納し、上記第２の記憶手段は、上記テ
ストデータと上記期待値データの一部を格納し、上記セ
ルアドレスデータの残部をなすパターンアドレスと、上
記テストデータおよび上記期待値データの残部をなすパ
ターンデータとを生成するパターン生成手段と、上記第
１の記憶手段から出力される上記セルアドレスの一部と
上記パターンアドレスとを合成して上記書込手段と上記
読出手段に供給する第１の合成手段と、上記第２の記憶
手段から出力される上記テストデータの一部と上記パタ
ーンデータを合成して上記書込手段に供給し、上記期待
値データの一部と上記パターンデータとを合成して上記
合否判定手段に供給する第２の合成手段と、上記フェイ
ル信号に基づいて上記パターンアドレスを格納するとと
もに、上記再度の試験において上記フェイルメモリアド
レス生成手段から供給される上記フェイルメモリアドレ
スに基づいて、上記第１の合成手段に上記パターンアド
レスを供給する第３の記憶手段と、上記フェイル信号に
基づいて上記パターンデータを格納するとともに、上記
再度の試験において上記フェイルメモリアドレス生成手
段から供給される上記フェイルメモリアドレスに基づい
て、上記第２の合成手段に上記パターンデータを供給す
る第４の記憶手段とをさらに備え、上記接続制御手段
は、第１回の試験においては、上記パターン生成手段と
上記第１および第２の合成手段とを接続し、上記再度の
試験においては、上記第３の記憶手段および上記第１の
合成手段並びに上記第４の記憶手段および上記第２の合
成手段を接続するものでも良い。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において、同一の部分には、同一の参照番号を付
してその説明は省略する。

【００２１】まず、本発明にかかる半導体試験装置の第
１の実施の形態について図面を参照しながら説明する。

【００２２】図１ないし図４は、本実施形態に係る半導
体試験装置１０の部分回路図であり、それぞれ同一のハ
ードウエアを示しているが、それぞれ半導体試験中にお
ける動作を示している。即ち、図１は初回の書込み時、
図２は初回の読出し時、図３は再書込み時、図４は再読
出し時の動作を示す。いずれの図中にも接続選択手段で
あるＭＵＸ（Ｍultiplexer）が含まれており、その選択
の状態は破線にて示す。破線のないものは非接続、即
ち、出力端子に信号が出力されないものとする。まず、
本実施形態に係る半導体試験装置１０の構成の概略につ
いて図１を参照しながら説明する。

【００２３】図１に示す半導体試験装置１０は、テスト
データのパターンを生成するとともに、不合格のフェイ
ル情報の格納等を行う本体部１と、本体部１から供給さ
れたパターンデータに基づいて、セルアドレスをＤＵＴ
３に入力するセルアドレス入力ピンであるテスタピン２
Ｎと、本体部１から供給されたパターンアドレスに基づ
いて、テストデータである書込データをＤＵＴ３に入力
するとともに、ＤＵＴ３から出力された読出信号を受け
て、書込データに対応した期待値データと比較して試験
の合否を判定し、不合格である場合にフェイル信号を出
力する論理比較ピンであるテスタピン２Ｍとを備えてい
る。なお、以下の図１ないし図８において、論理比較ピ
ンは、テスタピン２Ｍ，６２Ｍのみを記載したが、メモ
リセルを備えた半導体装置の試験においては、ＤＵＴ３
のメモリセルのデータ幅のビット数に対応した数量の論
理比較ピンを用いる必要があるが、説明の簡略化のため
以下の図面においては省略する。

【００２４】本体部１は、後述するパターンメモリ２１
Ｎ，Ｍにおけるテストデータのアドレスであるメモリア
ドレスパターンを生成するシーケンシャルパターン発生
器（Ｓequential Ｐattern Ｇenerator 以下、単にＳＱ
ＰＧという）１１と、テスタピン２Ｍから供給されたピ
ンフェイル信号Ｓ_PFと他の図示しない論理比較ピンの出
力との論理和を演算してトータルフェイル信号Ｓ_TFとし
て出力するＯＲ回路１４と、このトータルフェイル信号
Ｓ_TFをカウントイネーブル信号Ｓ_CEとしてフェイルメモ
リアドレスａ，ｂを発生するフェイルメモリアドレス発
生器（以下、ＦＭアドレス発生器という）１２ａ，ｂ
と、トータルフェイル信号Ｓ_TFをライトイネーブル信号
Ｓ_WEとして、ＦＭアドレス発生器１２ａ，ｂから供給さ
れたフェイルメモリアドレスａ，ｂに該当するメモリ領
域に、ＳＱＰＧ１１から供給されたメモリアドレスデー
タをフェイルの発生に応答してフェイルセルアドレスと
して格納する２つのフェイルメモリ１３ａ，１３ｂとを
備えている。

【００２５】また、テスタピン２Ｎは、ＤＵＴ３の各メ
モリセルのアドレスであるセルアドレスデータを格納し
たパターンメモリ２１Ｎと、このパターンメモリ２１Ｎ
から引出されたデータの信号波形を図示しないタイミン
グ発生器から供給されるタイミングエッジによりＮＲＺ
（Ｎon-Ｒeturn-to-Ｚero）等の所定の波形モードに整
形する波形生成器２２Ｎと、整形されたセルアドレスデ
ータをＤＵＴ３へ出力する出力ドライバ２５Ｎとを備え
ている。

【００２６】また、テスタピン２Ｍは、ＤＵＴ３の各メ
モリセルに書き込むべき書込みデータと、この書き込み
データに対応した期待値データとを異なる記憶領域に格
納したパターンメモリ２１Ｍと、このパターンメモリ２
１Ｍから引出されたデータの信号波形を所定の波形モー
ドに整形する波形生成器２２Ｍと、整形された書込デー
タをＤＵＴ３へ出力する出力ドライバ２５Ｍと、ＤＵＴ
３からの出力信号を受ける入力ドライバ２６Ｍと、これ
らの出力ドライバ２５Ｍおよび入力ドライバ２６ＭとＤ
ＵＴ３との接続を選択的に切替えるＦＥＴスイッチ２７
Ｍと、パターンメモリ２１Ｍから引出された期待値デー
タを合否判定の基準となる期待値として、ＤＵＴ３から
の出力信号との比較を行う論理比較器２３Ｍとを備えて
いる。

【００２７】各素子間の接続関係は、以下の通りであ
る。ＳＱＰＧ１１は、ＭＵＸ３７，３８をそれぞれ介し
てパターンメモリ２１Ｎとパターンメモリ２１Ｍに接続
されるとともに、ＭＵＸ３５を介してフェイルメモリ１
３ａ，ｂに接続される。パターンメモリ２１Ｎは、波形
生成器２２Ｎに接続され、波形生成器２２Ｎは、出力ド
ライバ２５Ｎを介してＤＵＴ３に接続されている。

【００２８】ここで、パターンメモリ２１Ｎに格納され
たセルアドレスデータは、本実施形態においては、３ビ
ットで構成されているので、パターンメモリ２１Ｎと波
形生成器２２Ｎは、３本の配線で接続されている。ま
た、パターンメモリ２１Ｍは、波形生成器２２Ｍと論理
比較器２３Ｍに接続されている。パターンメモリ２１Ｍ
に格納された書込データと期待値データも、本実施形態
において、メモリアドレスデータと同様に、いずれも３
ビットで構成されているので、パターンメモリ２１Ｍと
波形生成器２２Ｍは、３本の配線で接続されている。波
形生成器２２Ｍは、出力ドライバ２５ＭとＦＥＴスイッ
チ２７Ｍとを介してＤＵＴ３に接続され、また、ＤＵＴ
３は、入力ドライバ２６Ｍを介して論理比較器２３Ｍと
接続されている。論理比較器２３Ｍは、他の論理比較器
とともに本体部１のＯＲ回路１４の入力側に接続されて
いる。

【００２９】ＯＲ回路１４の出力側は、ＭＵＸ３４を介
してフェイルメモリ１３ａ，１３ｂに接続されるととも
に、ＭＵＸ３３を介してＦＭアドレス発生器１２ａ，１
２ｂに接続されている。さらに、ＦＭアドレス発生器１
２ａ，１２ｂとＳＱＰＧ１１のクロック入力端子は、図
示しないクロック生成手段に接続されて、システムクロ
ック（ＳＹＳＣＬＫ）であるテストサイクル信号が入力
される。

【００３０】ＭＵＸ３３は、ＯＲ回路１４から出力され
る、後述するトータルフェイル信号Ｓ_TFをＦＭアドレス
発生器１２ａまたは１２ｂに選択的に供給し、ＭＵＸ３
４も上記トータルフェイル信号Ｓ_TFをフェイルメモリ１
３ａまたは１３ｂに選択的に供給する。ＭＵＸ３５，３
６は、フェイルメモリ１３ａ−１３ｂ間、または、ＭＵ
Ｘ３７および３８を選択してフェイルメモリ１３ａ，１
３ｂに格納されたフェイルセルアドレスデータを供給す
る。ＭＵＸ３７，３８は、ＳＱＰＧ１１が生成するセル
アドレスデータと、フェイルメモリ１３ａまたは１３ｂ
から供給されるフェイルセルアドレスデータのいずれか
を選択してパターンメモリ２１Ｎおよび２１Ｍに供給す
る。

【００３１】ＭＵＸ３３〜３８の各データセレクタ端子
は、図示しないテスタコントローラに接続され、これに
より、上述の接続関係が制御される。

【００３２】次に、本実施形態に係る半導体試験装置１
０の動作を本発明に係る半導体試験方法の第１の実施の
形態として説明する。

【００３３】試験の流れとしては、最初に全メモリセル
に対してデータ“１”を書込み、次に、期待値を“１”
として全メモリセルより読出試験を行う。基本的にこの
動作を繰り返して半導体試験が実行される。

【００３４】まず、図１を参照しながら、ＤＵＴ３の全
メモリに対し、データ“１”の最初の書込みを行う方法
について説明する。

【００３５】まず、同図に示すように、ＭＵＸ３７，３
８を図示しないテスタコントローラにより制御してテス
タピン２Ｎ，２Ｍのパターンメモリ２１Ｎ，２１ＭとＳ
ＱＰＧ１１とを接続する。次に、ＳＱＰＧ１１よりメモ
リアドレスパターンを発生させ、このメモリアドレスパ
ターンにより各パターンメモリ２１Ｎ，２１Ｍをアクセ
スする。パターンメモリ２１Ｎからは、ＤＵＴ３に供給
するセルアドレスが引出され、このセルアドレス信号を
波形生成器２２Ｎにより所定の波形モードに整形した
後、出力ドライバ２５Ｎからセルアドレスデータ＜Ａ０
＞をＤＵＴ３に出力する。

【００３６】また、ＳＱＰＧ１１からメモリアドレスパ
ターンの供給を受けたパターンメモリ２１Ｍからは、書
込データが引出され、この書込データ信号が波形生成器
２２Ｍへ供給される。波形生成器２２Ｍにより所定の波
形モードに整形された書込データは、出力ドライバ２５
Ｍから書込データ＜Ｄ０＞としてＦＥＴスイッチ２７Ｍ
を介してＤＵＴ３へ出力され、これにより、ＤＵＴ３の
セルアドレス＜Ａ０＞のフラッシュメモリにデータ
“１”が書込まれる。なお、本実施形態では、説明の簡
略化のため、セルアドレスとして＜Ａ０＞、書込データ
として＜Ｄ０＞のみを記述したが、実際のメモリではそ
れぞれ複数ビットの構成となり、例えば、書込データビ
ットには、ＦＥＴスイッチ２７Ｍを制御する信号が含ま
れており、この制御信号によりＦＥＴスイッチ２７Ｍ
は、ＯＮとなる。また、パターンメモリ２１Ｍには、書
込データとしてデータ“１”が全メモリセルに対して書
込まれるようなテストパターンが予め格納されている。

【００３７】次に、図２を用いて、全メモリセルに対し
て期待値“１”で読出試験を行う方法について説明す
る。

【００３８】まず、図示しないテスタコントローラによ
り、ＭＵＸ３３，３４，３５を制御してＳＱＰＧ１１と
フェイルメモリ１３ａ、ＯＲ回路１４とフェイルメモリ
１３ａ、ＯＲ回路１４とＦＭアドレス発生器１２ａとを
接続する。ＭＵＸ３７，３８の接続関係は図１の書込時
と同一のままとする。

【００３９】次に、ＳＱＰＧ１１からメモリアドレスパ
ターンを発生させ、ＭＵＸ３７，３８をそれぞれ介して
テスタピン２Ｎ，２Ｍの各パターンメモリ２１Ｎ，２１
Ｍをそれぞれアクセスするとともに、このメモリアドレ
スパターンをＭＵＸ３５を介してフェイルメモリ１３ａ
に供給する。

【００４０】これにより、パターンメモリ２１Ｎから
は、上述の書込時と同様に、セルアドレス＜Ａ０＞が出
力される。この一方、パターンメモリ２１Ｍからは、期
待値データ＜Ｈ＞が出力され、合否判定手段である論理
比較器２３Ｍへ供給される。なお、前述した書込時と同
様に、パターンメモリ２１Ｍから出力される期待値デー
タには、ＦＥＴスイッチ２７Ｍの制御信号が含まれてお
り、波形生成器２２Ｍおよび出力ドライバ２５Ｍを介し
てＦＥＴスイッチ２７Ｍに供給され、ＦＥＴスイッチ２
７Ｍは、オフとなる。

【００４１】テスタピン２Ｎのパターンメモリ２１Ｎか
ら出力されたセルアドレス＜Ａ０＞は、波形生成器２２
Ｎにより所定の波形モードに整形され、出力ドライバ２
５ＮからＤＵＴ３に出力される。このセルアドレス信号
を受けてＤＵＴ３のアドレス＜Ａ０＞のフラッシュメモ
リからは、読出データ＜Ｄ０＞が出力され、テスタピン
２Ｍの入力ドライバ２６Ｍを介して論理比較器２３Ｍに
供給される。論理比較器２３Ｍは、このＤＵＴ３の出力
＜Ｄ０＞を予め供給された期待値“Ｈ”で論理比較す
る。この論理比較は、メモリセル毎（セルアドレス毎）
にリアルタイムで行われる。

【００４２】読出信号＜Ｄ０＞と期待値“Ｈ”が一致し
ないことにより、比較結果がフェイルとなる場合には、
論理比較器２３Ｍによりピンフェイル信号Ｓ_PFが出力さ
れる。ピンフェイル信号Ｓ_PFは、ＯＲ回路１４に入力
し、図示しないその他の論理比較ピンのピンフェイル信
号との論理和が取られ、トータルフェイル信号Ｓ_TFとし
てＯＲ回路１４から出力される。このトータルフェイル
信号Ｓ_TFは、フェイルメモリ１３ａ，１３ｂのアドレス
発生用カウンタであるＦＭアドレス発生器１２ａ，１２
ｂのカウントイネーブル信号Ｓ_CEａ，ｂとして、また、
フェイルメモリ１３ａ，１３ｂへの書込制御信号Ｓ
_WEａ，ｂとして使用する。ここで、ＦＭアドレス発生器
１２ａ，１２ｂと、フェイルメモリ１３ａ，１３ｂは、
それぞれ２バンク構成とし、どちらのバンクを選択する
かは、上述したとおり、前段のＭＵＸ３３，３４を用い
て制御する。フェイルメモリ１３ａへの書込データは、
ＳＱＰＧ１１より発生されたメモリアドレスパターンの
アドレス値とし、トータルフェイル信号Ｓ_TFに従って、
メモリアドレスパターンのうち、フェイルが発生した時
点のアドレス値を格納する。この結果、トータルフェイ
ル信号Ｓ_TFを書込制御信号として用いられ、フェイルメ
モリ１３ａには、ＳＱＰＧ１１から供給されたメモリア
ドレスパターンのうち、フェイルが発生した時点のメモ
リアドレス値（以下、フェイルアドレスデータという）
のみが格納されることとなる。

【００４３】次に、図３を用いて、再書込みの方法につ
いて説明する。まず、ＭＵＸ３６〜３８を図示しないテ
スタコントローラにより制御し、図３に示すように、フ
ェイルメモリ１３ａとパターンメモリ２１Ｎ，２１Ｍと
を接続する。

【００４４】次に、テストサイクル信号ＳＹＳＣＬＫを
ＦＭアドレス発生器１２ａに入力してこれをインクリメ
ントし、ＦＭアドレスａをフェイルメモリ１３ａに供給
する。

【００４５】これにより、フェイルメモリ１３ａから、
図２に示す読出時に格納されたフェイルアドレスデータ
が読み出され、ＭＵＸ３６、３７を経由してテスタピン
２Ｎのパターンメモリ２１Ｎをアクセスするとともに、
ＭＵＸ３６、３８を経由してテスタピン２Ｍのパターン
メモリ２１Ｍをアクセスする。パターンメモリ２１Ｎ，
２１Ｍからは、前回の書込み時に書込みがされなかった
アドレスデータと書込データがそれぞれ出力される。こ
れにより、ＤＵＴ３に対してフェイルセルのみへの再書
込みを行うことができる。この一方、図２に示す読出試
験にてパスとなったメモリセルへの書込みは行われな
い。

【００４６】次に、図４を用いて再読出しの方法につい
て説明する。まず、ＭＵＸ３３〜３５を図示しないテス
タコントローラにより制御して、ＯＲ回路１４とＦＭア
ドレス発生器１２ｂおよびフェイルメモリ１３ｂとを接
続し、また、フェイルメモリ１３ａとフェイルメモリ１
３ｂとを接続する。

【００４７】次に、図３に示す再書込みと同様にして、
フェイルメモリ１３ａからフェイルアドレスデータを読
出して、これによりパターンメモリ２１Ｎをアクセス
し、フェイルセルのみのセルアドレスデータを発生させ
てＤＵＴ３に入力し、このメモリセル＜Ａ０＞からの読
出データ＜Ｄ０＞をテスタピン２Ｍで受ける。また、フ
ェイルメモリ１３ａから読出したフェイルアドレスデー
タにより、パターンメモリ２１Ｍをアクセスし、フェイ
ルセルのみの期待値データ“Ｈ”を発生させて論理比較
器２３Ｍに供給する。

【００４８】次に、テスタピン２Ｍの論理比較器２３Ｍ
にて読出しデータ＜Ｄ０＞と期待値データ“Ｈ”との論
理比較を行い、この結果、再度フェイルであればピンフ
ェイル信号Ｓ_PFを出力し、ＯＲ回路１４に入力する。こ
のＯＲ回路１４の出力であるトータルフェイル信号Ｓ_TF
をＭＵＸ３３，３４を経由させた後、ＦＭアドレス発生
器のカウントイネーブル信号Ｓ_CE、フェイルメモリ１３
のライトイネーブル信号Ｓ_WEとして使用する点は、初回
の読出し時と同様であるが、再読出しの場合には、それ
ぞれＦＭアドレス発生器１２ｂおよびフェイルメモリ１
３ｂに対するカウントイネーブル信号Ｓ_CE、ライトイネ
ーブル信号Ｓ_WEとして使用する。

【００４９】ここで、フェイルメモリ１３ｂへの書込み
データとして、フェイルメモリ１３ａのデータを読出し
てＭＵＸ３６，３５を経由して入力する。この結果、フ
ェイルメモリ１３ｂには、再読出した結果のフェイルア
ドレスデータのみを格納することができる。

【００５０】その後は、以上の手順に従い、各ＭＵＸを
制御しながらフェイルの発生したメモリセルについての
み、再書込み・再読出しを繰り返していく。繰り返しの
回数は、全てのメモリセルに対して結果パスが検出され
るか、予め設定された規定回数まで達するかの条件が満
たされるまで繰り返す。規定回数まで達してもなおかつ
フェイルが発生しているＤＵＴ３は、テストフェイルと
して処理する。

【００５１】本実施形態による半導体試験方法では、フ
ェイルが発生したメモリセルに対するメモリアドレスパ
ターンのアドレス値をフェイルアドレスデータとしてフ
ェイルメモリ１３ａ，１３ｂに格納し、このフェイルア
ドレスデータをパターンメモリ２１ａ，２１ｂに供給し
て再度の試験を行うので、フェイルが発生したメモリセ
ルに対してのみ再試験を繰り返し行うことができる。こ
れにより、総テストサイクルを最小限に押さえることが
できる。

【００５２】また、複数個同時に試験を行う場合でも、
ＤＵＴ３ごとにフェイルアドレスデータを格納すること
ができる上、フェイルメモリ１３ａ，１３ｂに格納され
たフェイルアドレスデータへは、テストサイクル信号の
みでアクセスできるため、ＤＵＴ３を一括して制御でき
るので、図１０に示す従来技術のように、同時測定にお
けるオーバーヘッドを生じることがない。また、マッチ
機能を使用しないため、前述したダミーサイクルの発生
やテスト周波数の低減等のオーバーヘッドが解消し、総
試験時間も最小限に抑制することができる。

【００５３】さらに、フェイルが発生したメモリセルに
ついてのみ再試験を行い、初回の試験でパスと判断され
たメモリセルについては再試験を行わないため、ＤＵＴ
３に対して不要なストレスを与えることなく、効率の高
い試験を行うことができる半導体試験方法が提供され
る。

【００５４】また、本実施形態に係る半導体試験装置１
０によれば、フェイルが発生したメモリセルの前回書込
み時のメモリアドレスパターンのアドレス値をフェイル
アドレスデータとして格納し、また、このフェイルアド
レスデータを再試験のためのメモリアドレスパターンと
して使用するフェイルメモリ１３ａ，１３ｂを備えてい
るので、フェイルが発生したメモリセルに対してのみ再
試験を繰り返すことができる。これにより、ＤＵＴ３に
対して不要なストレスを与えることなく、効率の高い試
験を行うことができる半導体試験装置が提供される。

【００５５】次に、本発明に係る半導体試験装置の第２
の実施の形態について図５ないし図８を参照しながら説
明する。

【００５６】本実施形態に係る半導体試験装置３０は、
アルゴリズミックパターン発生器（Ａlgorithmic Ｐatt
ern Ｇenerator：以下、単にＡＬＰＧという）１５を備
えた点に特徴がある。第１の実施形態と同様に、図５な
いし図８は、いずれも同一ハードウエアを示しており、
それぞれ試験中における動作を示している。即ち、図５
は初回書込み時、図６は初回読出し時、図７は再書込み
時、さらに、図８は再読出し時の動作を示す。

【００５７】まず、本実施形態に係る半導体試験装置３
０の構成について図５を参照しながら説明する。

【００５８】図５に示す半導体試験装置３０は、図１な
いし図４に示す半導体試験装置１０の構成に加え、セル
アドレスデータ、書込データおよび期待値データそれぞ
れの一部となるパターン信号を生成するＡＬＰＧ１５
と、ＭＵＸ３９，４０とを本体部６１に備え、また、こ
のＡＬＰＧ１５が生成するパターン信号を格納するピン
フェイルメモリ２４Ｎａ，２４Ｎｂ，２４Ｍａ，２４Ｍ
ｂと、ＭＵＸ５１〜５７と、ＡＬＰＧ１５が生成するパ
ターン信号とパターンメモリ２１Ｎ，２１Ｍから出力さ
れるデータとをそれぞれ合成するＯＲ回路１６Ｎ，１６
Ｍをテスタピン６２Ｎ，６２Ｍにそれぞれ備えている。

【００５９】これらの素子の接続関係は次の通りであ
る。即ち、ＡＬＰＧ１５の入力側は、図示しないシステ
ムクロック制御手段に接続されてテストサイクル信号Ｓ
ＹＳＣＬＫの供給を受ける。ＡＬＰＧ１５の出力側の一
端は、ＭＵＸ５５を介してＯＲ回路１６Ｎの入力の一端
に接続されるとともに、ＭＵＸ５５，５７および５３を
介してピンフェイルメモリ２４Ｎａおよび２４Ｎｂに接
続されている。ＡＬＰＧ１５の出力側の他端は、ＭＵＸ
５６を介してＯＲ回路１６Ｍの入力の一端に接続される
とともに、ＭＵＸ５６、論理比較器２３Ｍ、ＭＵＸ５４
を介してピンフェイルメモリ２４Ｍａおよび２４Ｍｂに
接続される。

【００６０】ＯＲ回路１６Ｎは、入力の他端がパターン
メモリ２１Ｎに接続され、出力が波形生成器２２Ｎに接
続されている。同様に、ＯＲ回路１６Ｍも入力の他端が
パターンメモリ２１Ｍに接続され、出力が波形生成器２
２Ｍに接続されている。

【００６１】ピンフェイルメモリ２４Ｎａ，２４Ｎｂ
は、ＦＭアドレス発生器１２ａ，１２ｂにそれぞれ接続
されるとともにＭＵＸ３９を介してＯＲ回路１４に接続
される。また、ピンフェイルメモリ２４Ｎａ，２４Ｎｂ
は、ＭＵＸ５１，５５，５７，５３を介して相互に接続
されるとともに、それぞれＭＵＸ５１，５５、ＭＵＸ５
３，５７を介してＯＲ回路１６Ｎに接続されている。

【００６２】ピンフェイルメモリ２４Ｍａ，２４Ｍｂ
は、ＦＭアドレス発生器１２ａ，１２ｂにそれぞれ接続
されるとともにＭＵＸ４０を介してＯＲ回路１４に接続
されている。また、ピンフェイルメモリ２４Ｍａ，２４
Ｍｂは、ＭＵＸ５２，５６、論理比較器２３Ｍ、ＭＵＸ
５４を介して相互に接続されるとともに、それぞれＭＵ
Ｘ５２，５６、ＭＵＸ５４，論理比較器２３Ｍを介して
ＯＲ回路１６Ｍに接続されている。

【００６３】ＡＬＰＧ１５は、本実施形態においては、
セルアドレスデータ、書込データおよび期待値データの
いずれについても、最下位の１ビットのデータを生成す
る。この一方、ＳＱＰＧ１１は、複数ビットのデータを
生成するが、その最下位ビットは、本実施形態において
すべて０である。このため、ＯＲ回路１６Ｎ，１６Ｍで
論理和をとると、最下位のビットは、常にＡＬＰＧ１５
が生成したデータとなる。

【００６４】次に、本実施形態に係る半導体試験装置３
０の動作を本発明に係る半導体試験方法の第２の実施の
形態として説明する。

【００６５】試験の流れは、第１の実施形態と同じであ
り、最初に全メモリセルに対してデータ“１”を書込
み、次に、期待値を“１”として全メモリセルより読出
試験を行う。

【００６６】最初に、図５を用いて、全メモリセルに対
してデータ“１”を書込む動作について説明する。

【００６７】まず、図示しないテスタコントローラによ
り、ＭＵＸ３７，３８を制御してＳＱＰＧ１１とパター
ンメモリ２１Ｎ，２１Ｍを接続するとともに、ＭＵＸ５
５，５６を制御して、ＡＬＰＧ１５と波形生成器２２
Ｎ，２２Ｍの前段に備えられたＯＲ回路１６Ｎ，１６Ｍ
とをそれぞれ接続する。

【００６８】次に、図示しないシステムクロック発生器
からテストサイクル信号を生成し、ＳＱＰＧ１１とＡＬ
ＰＧ１５に供給する。これにより、ＳＱＰＧ１１からメ
モリアドレスパターンが生成され、ＭＵＸ３７，３８を
それぞれ介してテスタピン６２Ｎ，６２Ｍのパターンメ
モリ２１Ｎ，２１Ｍにメモリアドレスパターンが供給さ
れる。同時にＡＬＰＧ１５からセルアドレスデータパタ
ーン＜Ａ０’＞、データパターン＜Ｄ０’＞が生成さ
れ、各テスタピンに供給される。

【００６９】テスタピン６２Ｎでは、パターンメモリ２
１Ｎから出力されたセルアドレスデータとＡＬＰＧ１５
から出力されたセルアドレスデータパターン＜Ａ０’＞
がＯＲ回路１６Ｎで合成され、セルアドレスデータ＜Ａ
０＞としてＤＵＴ３に供給される。

【００７０】また、テスタピン６２Ｍでは、パターンメ
モリ２１Ｍから出力された書込データとＡＬＰＧ１５か
ら出力されたデータパターン＜Ｄ０’＞がＯＲ回路１６
Ｍで合成され、書込データ＜Ｄ０＞としてＤＵＴ３に供
給され、ＤＵＴ３の＜Ａ０＞のアドレスのメモリセルに
データ“１”が書き込まれる。

【００７１】次に、図６を用いて最初の読み出し時の動
作について説明する。まず、図示しないテスタコントロ
ーラにより、ＭＵＸ３９，４０，５３，５４，５７を制
御して、図６に示すように、ＡＬＰＧ１５とピンフェイ
ルメモリ２４Ｎａ，２４Ｍａ、ピンフェイルメモリ２４
Ｎａ，２４ＭａとＯＲ回路１４、ＯＲ回路１４とフェイ
ルメモリ１３ａ，ＦＭアドレス発生器１２ａとを接続す
る。ＤＵＴ３へ与えるセルアドレスデータ＜Ａ０＞の発
生方法は、図５に示した書込時と同じである。

【００７２】テスタピン６２Ｍの論理比較器２３Ｍは、
パターンメモリ２１Ｍから供給された期待値データとＡ
ＬＰＧ１５から供給されたデータパターン＜Ｄ０’＞と
を合成して期待値＜Ｈ＞を生成し、この期待値＜Ｈ＞と
ＤＵＴ３から出力された読出データとの比較を行い、結
果フェイルであればピンフェイル信号Ｓ_PFを出力する。
このピンフェイル信号Ｓ_PFは、ＯＲ回路１４により他の
テスタピンの論理回路の出力との論理和が演算されてト
ータルフェイル信号Ｓ_TFとなる。

【００７３】このトータルフェイル信号Ｓ_TFは、ＦＭア
ドレス発生器１２ａ，１２ｂへのカウントイネーブル信
号Ｓ_CE、フェイルメモリ１３ａ，１３ｂへのライトイネ
ーブル信号Ｓ_WEとして用いられるほか、ピンフェイルメ
モリ２４ａ，２４ｂへのライトイネーブル信号Ｓ_WEとし
ても使用される。これにより、フェイルメモリ１３ａに
はフェイルが発生したメモリアドレスパターンが書き込
まれ、ピンフェイルメモリ２４ＮａにはＭＵＸ５７，５
３を介して出力されたデータパターン＜Ａ０’＞が入力
され、また、ピンフェイルメモリ２４Ｍａには、論理比
較器２３Ｍにより折り返し出力されたデータパターン＜
Ｄ０’＞がＭＵＸ５４を介して入力される。これによ
り、フェイルメモリ１３ａにはフェイルアドレスデー
タ、ピンフェイルメモリ２４Ｎａ，２４Ｍａにはフェイ
ル発生時のデータパターン＜Ａ０’＞、＜Ｄ０’＞がそ
れぞれ格納されることとなる。

【００７４】次に、図７を用いて再書き込み時の動作に
ついて説明する。まず、図示しないテスタコントローラ
により、ＭＵＸ３７〜４０，５１，５２，５５，５６を
制御してＦＭアドレス発生器１２ａとパターンメモリ２
１Ｎ，Ｍとを接続し、また、ピンフェイルメモリ２４Ｎ
ａ，２４ＭａとＯＲ回路１６Ｎ，１６Ｍとをそれぞれ接
続する。

【００７５】次に、ＦＭアドレス発生器１２ａに図示し
ないシステムクロック生成器からテストサイクル信号Ｓ
ＹＳＣＬＫを入力してインクリメントし、フェイルメモ
リアドレスａを出力させる。フェイルメモリ１３ａから
は、図６の読み出し時に格納されたフェイルアドレスデ
ータが読み出され、ＭＵＸ３６，３７、ＭＵＸ３６，３
８をそれぞれ経由してテスタピン６２Ｎ，６２Ｍのパタ
ーンメモリ２１Ｎ，Ｍをそれぞれアクセスする。各テス
タピンのパターンメモリ２１Ｎ，２１Ｍからはフェイル
の発生したセルアドレスデータと書込データが読み出さ
れ、波形生成器２２Ｎ，２２Ｍ、へ入力される。これと
同時に、フェイルメモリアドレスａにより各テスタピン
のピンフェイルメモリ２４Ｎａ，２４Ｍａがアクセスさ
れ、フェイル発生時の＜Ａ０’＞、＜Ｄ０’＞が読み出
され波形生成器２２Ｎ、２２Ｍの各前段のＯＲ回路１６
Ｎ，１６Ｍへそれぞれ入力される。このＯＲ回路１６
Ｎ，１６Ｍにより、セルアドレスデータと＜Ａ０’＞、
書込データと＜Ｄ０’＞とをそれぞれ合成し、ＤＵＴ３
へ与えるセルアドレスデータ＜Ａ０＞、書込データ＜Ｄ
０＞を生成する。これにより、フェイルの発生したメモ
リセルのみに再書き込みを行うことが可能になる。この
一方、すでにパスしたメモリセルへの再書き込みは行わ
ない。

【００７６】次に、図８を用いて再読み出し時の動作に
ついて説明する。まず、図示しないテスタコントローラ
を用いてＭＵＸ３３〜３６，３９，４０，５３，５４，
５７を制御してＯＲ回路１４とＦＭアドレス発生器１２
ｂ、フェイルメモリ１３ｂ、ピンフェイルメモリ２４Ｎ
ｂ，２４Ｍｂとを接続し、さらにピンフェイルメモリ２
４Ｎａと２４Ｎｂ間、２４Ｍａと２４Ｍｂ間を接続す
る。次に、図７に示した再読み出し時と同様にして、フ
ェイルセルのみのメモリアドレスデータ、期待値データ
を発生させ、フェイルセルについてデータ読み出しが行
うほか、フェイルメモリ１３ａから出力したフェイルア
ドレスデータをＭＵＸ３６，３５を介してフェイルメモ
リ１３ｂにも供給し、また、ピンフェイルメモリ２４Ｎ
ａ，２４Ｍａから出力したパターンデータ＜Ａ０’＞、
＜Ｄ０’＞を、それぞれＭＵＸ５１，５５，５７，５
３、ＭＵＸ５２，５６，論理比較器２２Ｍ，ＭＵＸ５４
を介してピンフェイルメモリ２４Ｎｂ，２４Ｍｂにそれ
ぞれ供給させる。

【００７７】次に、テスタピン６２Ｍの論理比較器２３
Ｍでフェイルセルについて読み出した読出データと期待
値データとの論理比較を行い、この結果再度フェイルが
発生した場合にはピンフェイル信号Ｓ_PFが出力される。
ピンフェイル信号Ｓ_PFはＯＲ回路１４にて他のテスタピ
ンの出力との論理和がとられ、トータルフェイル信号Ｓ
_TFとなる。この信号Ｓ_TFがカウントイネーブル信号Ｓ_CE
となり、ＦＭアドレス発生器１２ｂがインクリメントさ
れ、フェイルメモリアドレスｂが発生し、フェイルメモ
リ１３ｂに供給される。また、トータルフェイル信号Ｓ
_TFは、フェイルメモリ１３ｂの書き込み制御信号となる
ほか、ピンフェイルメモリ２４Ｎｂ，２４Ｍｂへの書込
み制御信号となる。これにより、フェイルメモリ１３
ｂ、ピンフェイルメモリ２４Ｎｂ，２４Ｍｂには、再読
み出しの結果再びフェイルと判定されたメモリセルに関
するフェイルアドレスデータ、パターンデータ＜Ａ０’
＞、＜Ｄ０’＞がそれぞれ格納される。

【００７８】以後、同様にしてＭＵＸを制御しながら、
前回の試験でフェイルが発生したメモリセルのみへの再
書き込み、再読み出しが繰り返していく。繰り返しの終
了条件は、上述の第１の実施の形態と同じである。

【００７９】本実施形態による半導体試験方法によれ
ば、フェイルが発生したメモリセルに対してのみ再試験
を繰り返すので、前述の第１の実施の形態と同様に、Ｄ
ＵＴ３に対して不要なストレスを与えることなく、総テ
ストサイクルを最小限に押さえることができる。また、
複数個同時に試験を行う場合でも、同時測定におけるオ
ーバーヘッドを生じることがなく、最小限の試験時間で
効率のよい試験を行うことができる。

【００８０】さらに、本実施形態においては、メモリア
ドレスパターン、書込データおよび期待値データの最下
位ビットは、ＡＬＰＧ１５から出力させ、フェイルが発
生したメモリセルについても上記３種類のデータの最下
位ビットをピンフェイルメモリに格納して再度のテスト
を行うので、大容量のフラッシュメモリを試験する場合
であっても、パターンメモリ２１の容量を拡大する必要
なく、効率の高い試験を行うことができる。

【００８１】また、本実施形態に係る半導体試験装置３
０によれば、ＤＵＴ３に対して不要なストレスを与える
ことなく、効率の高い試験を行うことができる上、メモ
リアドレスパターン、書き込みデータおよび期待値デー
タの最下位ビットを生成するＡＬＰＧ１５と、フェイル
が発生した場合にこれらのデータの最下位ビットを格納
するピンフェイルメモリ２４を備えているので、大容量
のフラッシュメモリについても、効率の高い半導体試験
を行うことができる半導体試験装置が提供される。

【００８２】以上、本発明の実施の形態について説明し
たが、本発明は上記実施の形態に限ることなく、その要
旨を逸脱しない範囲で種々変形して適用することができ
る。上述の実施の形態では、論理比較器は、テスタピン
２Ｍ、６２Ｍにのみ備えることとしたが、テスタピン２
Ｎ、６２Ｎが備えていても問題はなく、特に、第２の実
施の形態においては、この論理比較器をＭＵＸ５７に代
用することができる。この場合は汎用的な試験装置につ
いて本発明を適用することができ、単純な構成で高い効
率の半導体試験装置が提供される。

【００８３】

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。

【００８４】即ち、本発明に係る半導体試験方法によれ
ば、フェイルが発生したメモリセルに対するメモリアド
レスパターンのアドレス値をフェイルアドレスデータと
してフェイルメモリに格納し、このフェイルアドレスデ
ータをパターンメモリに供給して再度の試験を行うの
で、フェイルが発生したメモリセルに対してのみ再試験
を繰り返し行うことができる。これにより、総テストサ
イクルを最小限に押さえることができる。

【００８５】また、複数個同時に試験を行う場合でも、
ＤＵＴごとにフェイルアドレスデータを格納することが
できる上、フェイルメモリに格納されたフェイルアドレ
スデータへは、テストサイクル信号のみでアクセスでき
るため、ＤＵＴを一括して制御できる。従って、図１０
に示す従来技術のように、同時測定におけるオーバーヘ
ッドを生じることがない。また、マッチ機能を使用しな
いため、前述したダミーサイクルの発生やテスト周波数
の低減等のオーバーヘッドが解消し、総試験時間も最小
限に抑制することができる。

【００８６】さらに、フェイルが発生したメモリセルに
ついてのみ再試験を行い、初回の試験でパスと判断され
たメモリセルについては再試験を行わないため、ＤＵＴ
に対して不要なストレスを与えることなく、効率の高い
試験を行うことができる半導体試験方法が提供される。

【００８７】また、メモリアドレスパターン、書き込み
データおよび期待値データの最下位ビットをＡＬＰＧに
出力させ、フェイルが発生したメモリセルについても上
記３種類のデータの最下位ビットをピンフェイルメモリ
に格納して再度のテストを行う場合は、大容量のフラッ
シュメモリを試験する場合であっても、パターンメモリ
の容量を拡大する必要なく、効率の高い試験を行うこと
ができる半導体試験方法が提供される。

【００８８】また、本発明に係る半導体試験装置によれ
ば、フェイルが発生したメモリセルの前回書込み時のメ
モリアドレスパターンのアドレス値をフェイルアドレス
データとして格納し、また、このフェイルパターンアド
レスを再試験のためのメモリアドレスパターンとして使
用するフェイルメモリを備えているので、フェイルが発
生したメモリセルに対してのみ再試験を繰り返すことが
できる。これにより、ＤＵＴに対して不要なストレスを
与えることなく、効率の高い試験を行うことができる半
導体試験装置が提供される。

【００８９】また、メモリアドレスパターン、書き込み
データおよび期待値データの最下位ビットを生成するＡ
ＬＰＧと、フェイルが発生した場合にこれらのデータの
最下位ビットを格納するピンフェイルメモリを備える場
合は、大容量のフラッシュメモリについても、効率の高
い半導体試験を行うことができる半導体試験装置が提供
される。

【図面の簡単な説明】

【図１】本発明に係る半導体試験装置の第１の実施の形
態を示す部分回路図である。

【図２】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。

【図３】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。

【図４】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。

【図５】本発明に係る半導体試験装置の第２の実施の形
態を示す部分回路図である。

【図６】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。

【図７】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。

【図８】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。

【図９】従来の技術における半導体試験方法により１個
のフラッシュメモリを測定した場合の書込／読出動作を
示す模式図である。

【図１０】従来の技術における半導体試験方法により２
個のフラッシュメモリを並列に測定した場合の書込／読
出動作を示す模式図である。

【符号の説明】

１，６１本体部２Ｎ，２Ｍ，６２Ｎ，６２Ｍテスタピン３ＤＵＴ１０，３０半導体試験装置１１ＳＱＰＧ１２ａ，１２ｂフェイルメモリアドレス発生器１３ａ，１３ｂフェイルメモリ１４，１６Ｎ，１６ＭＯＲ回路１５ＡＬＰＧ２１Ｎ，２１Ｍパターンメモリ２２Ｎ，２２Ｍ波形生成器２３Ｎ，２３Ｍ論理比較器２４Ｎａ，２４Ｎｂ，２４Ｍａ，２４ｂピンフェイル
メモリ２５Ｎ，２５Ｍ出力ドライバ２６Ｍ入力ドライバ２７ＭＦＥＴスイッチ３３〜４０，５１〜５７ＭＵＸＳ_PF ピンフェイル信号Ｓ_TF トータルフェイル信号

Claims

【特許請求の範囲】

【請求項１】半導体装置を試験するためのテストデータ
と合否の判定基準となる期待値データとを第１の記憶手
段に格納する第１の記憶過程と、前記第１の記憶手段から前記テストデータを引出して前
記半導体装置の各セルごとに書込み、前記各セルごとに
被書込データを読出して前記期待値データと比較する第
１の書込・比較過程と、前記第１の書込・比較過程により前記被書込データと前
記期待値データとが一致しない場合に、不一致が発生し
た前回試験の前記第１の記憶手段のアドレスを第２の記
憶手段に格納する第２の記憶過程と、前記第２の記憶手段に格納された前記アドレスに基づい
て再度の書込と比較とを行う再度の書込・比較過程と、前記再度の書込・比較過程を不一致が発生する限り所定
回数繰返す反復過程と、前記所定回数に達した場合に、前記半導体装置を不良品
と判定する判定過程とを備えた半導体試験方法。
【請求項２】被試験体である半導体装置の試験対象とな
る半導体領域のアドレスであるセルアドレスデータを予
め格納する第１の記憶装置と、前記各半導体領域に書込むテストデータを前記セルアド
レスデータに対応して予め格納する第２の記憶装置と、前記セルアドレスデータと前記テストデータとを前記半
導体装置に出力する出力手段と、試験の合否の判定基準となる期待値データを前記テスト
データに対応して予め格納する第３の記憶装置と、前記第１ないし第３の記憶装置に格納されたデータのア
ドレスであるメモリアドレスを生成するメモリアドレス
生成手段と、前記半導体装置の前記セルアドレスに係る半導体領域か
ら出力される信号である読出信号を受取る入力手段と、前記入力手段から供給された前記読出信号と、これに対
応する前記期待値データとを照合して試験の合否を判定
し、不合格である場合にフェイル信号を出力する合否判
定手段と、前記フェイル信号に基づいて試験結果を格納するフェイ
ルメモリとを備えた半導体試験装置を用いた半導体試験
方法において、前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第１および第２の記憶装置から前記ア
ドレスデータと前記テストデータをそれぞれ引出して前
記テストデータを前記半導体装置へ書込む過程と、前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第１の記憶装置から前記セルメモリア
ドレスを引出して前記半導体装置から読出信号を読出す
過程と、前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第３の記憶装置から前記期待値データ
を引き出して前記読出信号と照合する合否判定過程と、前記合否判定手段が不合格と判定した試験における前記
メモリアドレスであるフェイルアドレスデータを前記フ
ェイルメモリに格納する過程とを有する第１回試験過程
と、前記フェイル信号が出力される限り、前記フェイルメモ
リから前記フェイルアドレスデータを引き出して前記第
１ないし第３の記憶手段に供給し、前記半導体領域のう
ち、前記不合格に係る領域のみを予め定めた規定回数ま
で再度繰返して試験する再試験過程と、前記規定回数に達した場合は、前記半導体装置を不良品
と判定する判定過程とを備えた半導体試験方法。
【請求項３】半導体装置を試験するためのテストデータ
と試験の合否の判定基準となる期待値データとを格納す
る第１の記憶手段と、前記第１の記憶手段のアドレスを生成するアドレス生成
手段と、前記アドレス生成手段から供給されるアドレスに基づい
て、前記半導体装置の各セルに前記テストデータを書込
み、前記セルの被書込データを読出して前記期待値デー
タと比較する比較手段と、前記被書込データと前記期待値データとが一致しない場
合に、不一致が発生した前回の試験における前記アドレ
スをフェイルアドレスとして格納する第２の記憶手段
と、前記第１および第２の記憶手段と前記比較手段とを制御
し、前記フェイルアドレスに基づいて、前記セルのう
ち、不一致が発生したセルについてのみ再度の書込、読
出および比較を所定回数まで繰返して行う再試験手段
と、前記所定回数に達した場合に前記半導体装置を不良品と
判定する判定手段とを備えた半導体試験装置。
【請求項４】被試験体である半導体装置の試験対象とな
る半導体領域のアドレスであるセルアドレスを格納する
第１の記憶手段と、前記半導体領域を試験するためのテストデータと合否の
判定基準となる期待値データとを前記セルアドレスに対
応して格納する第２の記憶手段と、前記第１および第２の記憶手段におけるアドレスである
メモリアドレスを生成して、前記第１および第２の記憶
手段に供給し、前記セルアドレスと、前記テストデータ
および前記期待値データとをそれぞれ出力させる第１の
メモリアドレス生成手段と、前記第１の記憶手段から供給された前記セルアドレスに
係る前記半導体領域に対して、前記第２の記憶手段から
供給される前記テストデータを書き込む書込手段と、前記第１の記憶手段から供給された前記セルアドレスに
基づいて、前記書込手段により書込まれた前記半導体領
域のデータを読出データとして読出す読出手段と、前記第２の記憶手段から供給された前記期待値データ
と、前記読出手段から供給された前記読出データとを照
合して前記半導体領域について試験の合否を判定し、不
合格である場合にフェイル信号を出力する合否判定手段
と、前記第１のメモリアドレス生成手段から供給された前記
不合格に係るメモリアドレスを前記フェイル信号に基づ
いてフェイルアドレスデータとして格納するフェイルメ
モリと、前記フェイルアドレスデータが格納されるべき前記フェ
イルメモリのアドレスをフェイルメモリアドレスとして
前記フェイル信号に基づいて生成して前記フェイルメモ
リに供給するフェイルメモリアドレス生成手段と、前記半導体装置に対する第１回の試験においては、前記
第１のメモリアドレス生成手段と前記第１および第２の
記憶装置とを接続し、前記不合格に係る半導体領域に対
する再度の試験においては、前記フェイルメモリと前記
第１および第２の記憶装置とを接続する接続制御手段と
を備え、前記フェイルメモリは、前記再度の試験においては、前
記フェイルメモリアドレス生成手段が生成するフェイル
メモリアドレスに基づいて前記フェイルアドレスデータ
を生成して前記第１および第２の記憶手段に供給する第
２のメモリアドレス生成手段となる半導体試験装置。
【請求項５】前記第１の記憶手段は、前記セルアドレス
の一部を格納し、前記第２の記憶手段は、前記テストデータと前記期待値
データの一部を格納し、前記セルアドレスデータの残部をなすパターンアドレス
と、前記テストデータおよび前記期待値データの残部を
なすパターンデータとを生成するパターン生成手段と、前記第１の記憶手段から出力される前記セルアドレスの
一部と前記パターンアドレスとを合成して前記書込手段
と前記読出手段に供給する第１の合成手段と、前記第２の記憶手段から出力される前記テストデータの
一部と前記パターンデータを合成して前記書込手段に供
給し、前記期待値データの一部と前記パターンデータと
を合成して前記合否判定手段に供給する第２の合成手段
と、前記フェイル信号に基づいて前記パターンアドレスを格
納するとともに、前記再度の試験において前記フェイル
メモリアドレス生成手段から供給される前記フェイルメ
モリアドレスに基づいて、前記第１の合成手段に前記パ
ターンアドレスを供給する第３の記憶手段と、前記フェイル信号に基づいて前記パターンデータを格納
するとともに、前記再度の試験において前記フェイルメ
モリアドレス生成手段から供給される前記フェイルメモ
リアドレスに基づいて、前記第２の合成手段に前記パタ
ーンデータを供給する第４の記憶手段とをさらに備え、前記接続制御手段は、第１回の試験においては、前記パ
ターン生成手段と前記第１および第２の合成手段とを接
続し、前記再度の試験においては、前記第３の記憶手段
および前記第１の合成手段並びに前記第４の記憶手段お
よび前記第２の合成手段を接続することを特徴とする請
求項４に記載の半導体試験装置。
【請求項６】前記半導体装置の前記半導体領域のデータ
幅に対応した数量の前記合否判定手段と、前記複数の合否判定手段のうち、すくなくとも１の合否
判定手段が前記フェイル信号を出力した場合にトータル
フェイル信号を出力するトータルフェイル信号生成手段
を備え、前記フェイルメモリは、前記トータルフェイル信号に基
づいて前記フェイルアドレスデータを格納し、前記第３の記憶手段は、前記トータルフェイル信号に基
づいて前記パターンアドレスを格納し、前記第４の記憶手段は、前記トータルフェイル信号に基
づいて前記パターンデータを格納し、前記フェイルメモリアドレス生成手段は、前記トータル
フェイル信号に基づいて前記フェイルメモリアドレスを
生成して前記フェイルメモリと前記第３および第４の記
憶手段に供給することを特徴とする請求項４または５の
いずれかに記載の半導体試験装置。