JPH10229331A - 入力回路 - Google Patents
入力回路Info
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- JPH10229331A JPH10229331A JP9029993A JP2999397A JPH10229331A JP H10229331 A JPH10229331 A JP H10229331A JP 9029993 A JP9029993 A JP 9029993A JP 2999397 A JP2999397 A JP 2999397A JP H10229331 A JPH10229331 A JP H10229331A
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Abstract
(57)【要約】
【課題】 短いサイクルでスイッチングさせたりヒステ
リシス電圧を大きくしても、電力消費が増大しないよう
にする。 【解決手段】 ヒステリシス発生用のＭＩＳＴｒＭ３
は、そのゲートが、入力部１２の信号入力端子に接続し
てある。また、入力部１２のＭＩＳＴｒＭ２が導通状態
にあるときに、ＭＩＳＴｒＭ３が接続された第１の電源
ＶDDと入力部１２の出力ノードＮＤ１との間の電気経路
を遮断状態に保持する手段（例えば、スイッチング用の
ＭＩＳＴｒＭ４）を接続させた。これにより、ＭＩＳＴ
ｒＭ２の導通時に、ＭＩＳＴｒＭ３の動作電流ｉ3 が、
貫通電流ＩDCとしてＭＩＳＴｒＭ２側に流れ込むことが
ない。また、貫通電流ＩDCを増大させずにヒステリシス
電圧を上げるには、ヒステリシス発生用のＭＩＳＴｒＭ
５とスイッチング用のＭＩＳＴｒＭ６とを、第２の電源
ＶSS側に更に設けるとよい。
リシス電圧を大きくしても、電力消費が増大しないよう
にする。 【解決手段】 ヒステリシス発生用のＭＩＳＴｒＭ３
は、そのゲートが、入力部１２の信号入力端子に接続し
てある。また、入力部１２のＭＩＳＴｒＭ２が導通状態
にあるときに、ＭＩＳＴｒＭ３が接続された第１の電源
ＶDDと入力部１２の出力ノードＮＤ１との間の電気経路
を遮断状態に保持する手段（例えば、スイッチング用の
ＭＩＳＴｒＭ４）を接続させた。これにより、ＭＩＳＴ
ｒＭ２の導通時に、ＭＩＳＴｒＭ３の動作電流ｉ3 が、
貫通電流ＩDCとしてＭＩＳＴｒＭ２側に流れ込むことが
ない。また、貫通電流ＩDCを増大させずにヒステリシス
電圧を上げるには、ヒステリシス発生用のＭＩＳＴｒＭ
５とスイッチング用のＭＩＳＴｒＭ６とを、第２の電源
ＶSS側に更に設けるとよい。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＣＭＯＳイ
ンバータを用いた入力回路に係わり、特にノイズを除去
しながら波形整形ができるように、出力パルスを立上げ
る場合と立下げる場合とで、その回路しきい値電圧に履
歴特性（ヒステリシス）をもたせたヒステリシス付き入
力回路に関する。
ンバータを用いた入力回路に係わり、特にノイズを除去
しながら波形整形ができるように、出力パルスを立上げ
る場合と立下げる場合とで、その回路しきい値電圧に履
歴特性（ヒステリシス）をもたせたヒステリシス付き入
力回路に関する。
【０００２】
【従来の技術】従来のヒステリシス付きＣＭＯＳ入力回
路として、例えばインバータ入力回路を例示すると、図
３に示す回路構成がとられていた。すなわち、この入力
回路２は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトラン
ジスタＭ２とから構成した通常のインバータ入力部４の
出力ＶOUT に対し、ヒステリシス発生用のＭＯＳトラン
ジスタＭ３を、電源電圧供給線ＶDD又は基準電圧供給線
ＶSSの何れか一方側（ここでは、ｐＭＯＳトランジスタ
Ｍ３を電源供給線ＶDD側）に挿入させるとともに、この
ヒステリシス発生用ＭＯＳトランジスタＭ３をコントロ
ールするコントロール用インバータ６を、インバータ入
力部４の出力ＶOUT に接続させて構成していた。
路として、例えばインバータ入力回路を例示すると、図
３に示す回路構成がとられていた。すなわち、この入力
回路２は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトラン
ジスタＭ２とから構成した通常のインバータ入力部４の
出力ＶOUT に対し、ヒステリシス発生用のＭＯＳトラン
ジスタＭ３を、電源電圧供給線ＶDD又は基準電圧供給線
ＶSSの何れか一方側（ここでは、ｐＭＯＳトランジスタ
Ｍ３を電源供給線ＶDD側）に挿入させるとともに、この
ヒステリシス発生用ＭＯＳトランジスタＭ３をコントロ
ールするコントロール用インバータ６を、インバータ入
力部４の出力ＶOUT に接続させて構成していた。
【０００３】つぎに、この図示の入力回路２の動作を説
明する。まず、インバータ入力部４の入力ＶINがハイレ
ベルからローレベルに移行すると、ｐＭＯＳトランジス
タＭ１が遮断状態から導通状態に、ｎＭＯＳトランジス
タＭ２が導通状態から遮断状態にそれぞれ移行し、イン
バータ入力部４の出力Ｖ OUT が、ローレベルからハイレ
ベルに移行して出力パルスが立ち上がる。同時に、コン
トロール用インバータ６により、ヒステリシス発生用Ｍ
ＯＳトランジスタＭ３のゲートがローレベルとなり、こ
のＭＯＳトランジスタＭ３も導通状態となる。このと
き、ｐＭＯＳトランジスタＭ１，Ｍ３には、図３に示す
ように、それぞれ動作電流ｉ1 ，ｉ3 が流れる。この動
作電流ｉ1 ，ｉ3 は、負荷側のキャパタを充電すること
から、時定数に応じた時間だけ流れる。
明する。まず、インバータ入力部４の入力ＶINがハイレ
ベルからローレベルに移行すると、ｐＭＯＳトランジス
タＭ１が遮断状態から導通状態に、ｎＭＯＳトランジス
タＭ２が導通状態から遮断状態にそれぞれ移行し、イン
バータ入力部４の出力Ｖ OUT が、ローレベルからハイレ
ベルに移行して出力パルスが立ち上がる。同時に、コン
トロール用インバータ６により、ヒステリシス発生用Ｍ
ＯＳトランジスタＭ３のゲートがローレベルとなり、こ
のＭＯＳトランジスタＭ３も導通状態となる。このと
き、ｐＭＯＳトランジスタＭ１，Ｍ３には、図３に示す
ように、それぞれ動作電流ｉ1 ，ｉ3 が流れる。この動
作電流ｉ1 ，ｉ3 は、負荷側のキャパタを充電すること
から、時定数に応じた時間だけ流れる。
【０００４】ここで、ヒステリシス発生用ＭＯＳトラン
ジスタＭ３及びコントロール用インバータ６がない場合
を想定し、このときの出力ＶOUT に現れる出力パルスの
ハイレベルをＶH 、ローレベルをＶL とする。よく知ら
れているように、このインバータの回路しきい値電圧Ｖ
thc は、電源電圧供給線ＶDD側のｐＭＯＳトランジスタ
Ｍ１と基準電圧供給線ＶSS側のｎＭＯＳトランジスタＭ
２とのオン抵抗の比できまり、両者が同じ場合では、理
論的にはＶthc0＝（ＶH −ＶL ）／２＝ＶDD／２の値を
とる。
ジスタＭ３及びコントロール用インバータ６がない場合
を想定し、このときの出力ＶOUT に現れる出力パルスの
ハイレベルをＶH 、ローレベルをＶL とする。よく知ら
れているように、このインバータの回路しきい値電圧Ｖ
thc は、電源電圧供給線ＶDD側のｐＭＯＳトランジスタ
Ｍ１と基準電圧供給線ＶSS側のｎＭＯＳトランジスタＭ
２とのオン抵抗の比できまり、両者が同じ場合では、理
論的にはＶthc0＝（ＶH −ＶL ）／２＝ＶDD／２の値を
とる。
【０００５】これに対し、図３の場合は、上記のように
ｐＭＯＳトランジスタＭ１に連動して導通状態になるヒ
ステリシス発生用ＭＯＳトランジスタＭ３が設けられて
いることで、見かけ上、その分だけｐＭＯＳトランジス
タＭ１側のオン抵抗が、ｎＭＯＳトランジスタＭ２側に
比べ小さくなる。このため、回路しきい値電圧Ｖthc
が、次のパルス立下げに備えて、Ｖthc0に対しΔＶthc
（以下、ヒステリシス電圧という）だけ上がることとな
る（以下、回路しきい値電圧Ｖthc(off)で示す）。
ｐＭＯＳトランジスタＭ１に連動して導通状態になるヒ
ステリシス発生用ＭＯＳトランジスタＭ３が設けられて
いることで、見かけ上、その分だけｐＭＯＳトランジス
タＭ１側のオン抵抗が、ｎＭＯＳトランジスタＭ２側に
比べ小さくなる。このため、回路しきい値電圧Ｖthc
が、次のパルス立下げに備えて、Ｖthc0に対しΔＶthc
（以下、ヒステリシス電圧という）だけ上がることとな
る（以下、回路しきい値電圧Ｖthc(off)で示す）。
【０００６】一方、インバータ入力部４の入力ＶINがロ
ーレベルからハイレベルに移行すると、ｐＭＯＳトラン
ジスタＭ１が導通状態から遮断状態となる一方、ｎＭＯ
ＳトランジスタＭ２が遮断状態から導通状態に遷移する
ので、インバータ入力部４の出力ＶOUT では、出力パル
スが立ち下がる。これに連動して、ヒステリシス発生用
ｐＭＯＳトランジスタＭ３が遮断状態になり、回路しき
い値電圧Ｖthc が、次のパルス立上げに備えて、もとの
Ｖthc0に戻ることとなる（以下、回路しきい値電圧Ｖth
c(on) で示す）。
ーレベルからハイレベルに移行すると、ｐＭＯＳトラン
ジスタＭ１が導通状態から遮断状態となる一方、ｎＭＯ
ＳトランジスタＭ２が遮断状態から導通状態に遷移する
ので、インバータ入力部４の出力ＶOUT では、出力パル
スが立ち下がる。これに連動して、ヒステリシス発生用
ｐＭＯＳトランジスタＭ３が遮断状態になり、回路しき
い値電圧Ｖthc が、次のパルス立上げに備えて、もとの
Ｖthc0に戻ることとなる（以下、回路しきい値電圧Ｖth
c(on) で示す）。
【０００７】このように、このヒステリシス付きインバ
ータ入力回路２の出力電圧は、図４に示すように、入力
ＶINがハイレベルからローレベルに移るときは、通常の
回路しきい値電圧Ｖthc0と等しい回路しきい値電圧Ｖth
c(on) で、出力パルスを立ち上げる。また、入力ＶINが
ローレベルからハイレベルに移るときは、通常の回路し
きい値電圧Ｖthc0よりヒステリシス電圧ΔＶthc だけ大
きな値をとる回路しきい値電圧Ｖthc(off)で、出力パル
スを立ち下げる。
ータ入力回路２の出力電圧は、図４に示すように、入力
ＶINがハイレベルからローレベルに移るときは、通常の
回路しきい値電圧Ｖthc0と等しい回路しきい値電圧Ｖth
c(on) で、出力パルスを立ち上げる。また、入力ＶINが
ローレベルからハイレベルに移るときは、通常の回路し
きい値電圧Ｖthc0よりヒステリシス電圧ΔＶthc だけ大
きな値をとる回路しきい値電圧Ｖthc(off)で、出力パル
スを立ち下げる。
【０００８】図５は、このヒステリシス付きインバータ
入力回路２の作用を、通常のインバータと比較して示す
図である。ここでの説明では、通常のインバータの動作
は、インバータ入力部４で説明する。通常のインバータ
入力部４では、回路しきい値電圧Ｖthc をまたぐノイズ
が入力ＶINにのっている場合、図５（ａ）に示すよう
に、出力パルスの立ち下がり（又は立ち上がり）で、短
い時間にパルスが繰り返す現象（チャタリング）を伴う
ことがある。この出力パルスのチャタリングがあると、
これを入力したＣＰＵ等の内部回路が誤動作を起こして
しまう。
入力回路２の作用を、通常のインバータと比較して示す
図である。ここでの説明では、通常のインバータの動作
は、インバータ入力部４で説明する。通常のインバータ
入力部４では、回路しきい値電圧Ｖthc をまたぐノイズ
が入力ＶINにのっている場合、図５（ａ）に示すよう
に、出力パルスの立ち下がり（又は立ち上がり）で、短
い時間にパルスが繰り返す現象（チャタリング）を伴う
ことがある。この出力パルスのチャタリングがあると、
これを入力したＣＰＵ等の内部回路が誤動作を起こして
しまう。
【０００９】これに対し、ヒステリシス付きインバータ
入力回路２では、図５（ｂ）に示すように、出力パルス
の立ち上がりと立ち下がりとで、回路しきい値電圧Ｖth
c を異にし、これにより出力パルスのチャタリングの発
生を防止している。すなわち、回路しきい値電圧Ｖthc
の差であるヒステリシス電圧ΔＶthc を、ノイズによる
入力の繰り返し変動幅より予め大きく設定しておくこと
で、ノイズの影響を抑えることが可能となる。
入力回路２では、図５（ｂ）に示すように、出力パルス
の立ち上がりと立ち下がりとで、回路しきい値電圧Ｖth
c を異にし、これにより出力パルスのチャタリングの発
生を防止している。すなわち、回路しきい値電圧Ｖthc
の差であるヒステリシス電圧ΔＶthc を、ノイズによる
入力の繰り返し変動幅より予め大きく設定しておくこと
で、ノイズの影響を抑えることが可能となる。
【００１０】
【発明が解決しようとする課題】しかし、この従来のヒ
ステリシス付き入力回路２では、入力ＶINがハイレベル
からローレベルに変化した後の出力パルスが立上がった
状態では、次に入力がハイレベルに移り出力パルスが立
下がるまでは、ヒステリシス発生用ＭＯＳトランジスタ
Ｍ３の導通状態が長く続き、このため電力消費が大くな
るといった課題を有していた。
ステリシス付き入力回路２では、入力ＶINがハイレベル
からローレベルに変化した後の出力パルスが立上がった
状態では、次に入力がハイレベルに移り出力パルスが立
下がるまでは、ヒステリシス発生用ＭＯＳトランジスタ
Ｍ３の導通状態が長く続き、このため電力消費が大くな
るといった課題を有していた。
【００１１】通常のインバータ入力部４においては、図
３に示すように、この出力パルスが立上がった状態での
出力ＶOUT には、そのパルス立上げ初期に、インバータ
入力部４を構成するｐＭＯＳトランジスタＭ１の動作電
流ｉ1 が流れるのみであった。また、出力パルスが立下
がった状態での出力ＶOUT からは、そのパルス立下げ初
期に、インバータ入力部４を構成するｎＭＯＳトランジ
スタＭ２に動作電流ｉ 2 が負荷側から供給される。さら
に、出力パルスの切り替え、即ちスイッチング時の前後
には、両トランジスタＭ１，２を貫いて貫通電流ＩDCが
流れ、これらの総合で消費電力の大きさが決まる。
３に示すように、この出力パルスが立上がった状態での
出力ＶOUT には、そのパルス立上げ初期に、インバータ
入力部４を構成するｐＭＯＳトランジスタＭ１の動作電
流ｉ1 が流れるのみであった。また、出力パルスが立下
がった状態での出力ＶOUT からは、そのパルス立下げ初
期に、インバータ入力部４を構成するｎＭＯＳトランジ
スタＭ２に動作電流ｉ 2 が負荷側から供給される。さら
に、出力パルスの切り替え、即ちスイッチング時の前後
には、両トランジスタＭ１，２を貫いて貫通電流ＩDCが
流れ、これらの総合で消費電力の大きさが決まる。
【００１２】これに対し、従来のヒステリシス付き入力
回路２では、図３に示すように、出力パルスの立上げ時
に出力ＶOUT 側に流れる電流には、動作電流ｉ1 のほか
に、ヒステリシス発生用ＭＯＳトランジスタＭ３の動作
電流ｉ3 が加えられる。また、続けてスイッチングが行
われた場合、この動作電流ｉ3 が収束せずに増大し、そ
の増大分ｉ31が、スイッチング時前後に流れる貫通電流
ＩDCに付加される。さらに、入力側ノイズの影響を抑え
るために、ヒステリシス電圧ΔＶthc を大きくしようと
すると、これに伴ってヒステリシス発生用ＭＯＳトラン
ジスタＭ３のサイズ（例えば、ゲート幅）が大きくな
り、それだけ消費電流が大きくなる。
回路２では、図３に示すように、出力パルスの立上げ時
に出力ＶOUT 側に流れる電流には、動作電流ｉ1 のほか
に、ヒステリシス発生用ＭＯＳトランジスタＭ３の動作
電流ｉ3 が加えられる。また、続けてスイッチングが行
われた場合、この動作電流ｉ3 が収束せずに増大し、そ
の増大分ｉ31が、スイッチング時前後に流れる貫通電流
ＩDCに付加される。さらに、入力側ノイズの影響を抑え
るために、ヒステリシス電圧ΔＶthc を大きくしようと
すると、これに伴ってヒステリシス発生用ＭＯＳトラン
ジスタＭ３のサイズ（例えば、ゲート幅）が大きくな
り、それだけ消費電流が大きくなる。
【００１３】このため、短いサイクルでスイッチングさ
せたりヒステリシス電圧ΔＶthc を大きくしても、消費
電力が増大しないようなヒステリシス付き入力回路が強
く望まれていた。本発明は、このような実情に鑑みてな
され、短いサイクルでスイッチングさせたりヒステリシ
ス電圧を大きくしても、消費電力が増大しないヒステリ
シス付き入力回路を提供することを目的とする。
せたりヒステリシス電圧ΔＶthc を大きくしても、消費
電力が増大しないようなヒステリシス付き入力回路が強
く望まれていた。本発明は、このような実情に鑑みてな
され、短いサイクルでスイッチングさせたりヒステリシ
ス電圧を大きくしても、消費電力が増大しないヒステリ
シス付き入力回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の入力
回路では、ヒステリシス発生用の金属絶縁膜半導体（Ｍ
ＩＳ：Metal Insulator Semiconductor ）トランジスタ
は、その電気経路を、入力部を構成する逆導電型のＭＩ
Ｓトランジスタの導通時に、入力部の出力ノードから切
り離すようにした。
点を解決し、上記目的を達成するために、本発明の入力
回路では、ヒステリシス発生用の金属絶縁膜半導体（Ｍ
ＩＳ：Metal Insulator Semiconductor ）トランジスタ
は、その電気経路を、入力部を構成する逆導電型のＭＩ
Ｓトランジスタの導通時に、入力部の出力ノードから切
り離すようにした。
【００１５】具体的に、本発明の入力回路は、第１の電
源と出力ノードとの間に接続された第１導電型を有する
第１のＭＩＳトランジスタ、及び第２の電源と出力ノー
ドとの間に接続された第２導電型を有する第２のＭＩＳ
トランジスタを有して構成され、両トランジスタの各ゲ
ートが信号入力端子にそれぞれ接続された入力部と、第
１の電源と入力部の出力ノードとの間に接続され、（例
えば、ゲートが信号入力端子に接続されることで）ゲー
トに入力信号と同レベルの信号が入力される第１導電型
を有する第３のＭＩＳトランジスタとを備え、ヒステリ
シス特性を有する信号を得る入力回路であって、入力部
の第２のＭＩＳトランジスタが導通状態にあるときに、
第３のＭＩＳトランジスタが接続された第１の電源と入
力部の出力ノードとの間の電気経路を遮断状態に保持す
る手段（例えば、第１導電型を有する第４のＭＩＳトラ
ンジスタ等のスイッチング素子）を有することを特徴と
する。
源と出力ノードとの間に接続された第１導電型を有する
第１のＭＩＳトランジスタ、及び第２の電源と出力ノー
ドとの間に接続された第２導電型を有する第２のＭＩＳ
トランジスタを有して構成され、両トランジスタの各ゲ
ートが信号入力端子にそれぞれ接続された入力部と、第
１の電源と入力部の出力ノードとの間に接続され、（例
えば、ゲートが信号入力端子に接続されることで）ゲー
トに入力信号と同レベルの信号が入力される第１導電型
を有する第３のＭＩＳトランジスタとを備え、ヒステリ
シス特性を有する信号を得る入力回路であって、入力部
の第２のＭＩＳトランジスタが導通状態にあるときに、
第３のＭＩＳトランジスタが接続された第１の電源と入
力部の出力ノードとの間の電気経路を遮断状態に保持す
る手段（例えば、第１導電型を有する第４のＭＩＳトラ
ンジスタ等のスイッチング素子）を有することを特徴と
する。
【００１６】このような回路構成にすると、スイッチン
グ動作時には、電気経路を遮断状態に保持する手段が切
られるので、入力部のスイッチング時の貫通電流に、第
３のＭＩＳトランジスタ側から電流が流れ込むようなこ
とがない。このため、従来よりも消費電力を低減するこ
とができる。
グ動作時には、電気経路を遮断状態に保持する手段が切
られるので、入力部のスイッチング時の貫通電流に、第
３のＭＩＳトランジスタ側から電流が流れ込むようなこ
とがない。このため、従来よりも消費電力を低減するこ
とができる。
【００１７】また、従来では、ヒステリシス電圧を大き
くするには、第３のＭＩＳトランジスタのサイズ（例え
ば、ゲート幅）を大きくせざるを得なかったが、本発明
の入力回路では、連動動作するＭＩＳトランジスタの入
力が並列接続されていることから、例えば第１のＭＩＳ
トランジスタと第３のＭＩＳトランジスタとの総合的な
サイズで、ヒステリシス電圧の大きさが決まり、このた
め第３のＭＩＳトランジスタをあまり大きくしなくても
よい。
くするには、第３のＭＩＳトランジスタのサイズ（例え
ば、ゲート幅）を大きくせざるを得なかったが、本発明
の入力回路では、連動動作するＭＩＳトランジスタの入
力が並列接続されていることから、例えば第１のＭＩＳ
トランジスタと第３のＭＩＳトランジスタとの総合的な
サイズで、ヒステリシス電圧の大きさが決まり、このた
め第３のＭＩＳトランジスタをあまり大きくしなくても
よい。
【００１８】また、動作電流を増大させずにヒステリシ
ス電圧を上げるには、ヒステリシス発生用トランジスタ
とその遮断手段として、第２導電型を有する第５のＭＩ
Ｓトランジスタと電気経路を遮断状態に保持する第２の
手段（例えば、第２の導電型を有する第６のＭＩＳトラ
ンジスタ）とを、上記とは反対に、出力ノードと第２の
電源側との間に更に設けるとよい。
ス電圧を上げるには、ヒステリシス発生用トランジスタ
とその遮断手段として、第２導電型を有する第５のＭＩ
Ｓトランジスタと電気経路を遮断状態に保持する第２の
手段（例えば、第２の導電型を有する第６のＭＩＳトラ
ンジスタ）とを、上記とは反対に、出力ノードと第２の
電源側との間に更に設けるとよい。
【００１９】このような回路構成にすると、通常のイン
バータ入力回路に比べ、個々のトランジスタサイズを変
えることなく、回路しきい値電圧を正側のみならず負側
にも変化させることができるので、ヒステリシス電圧を
大きくすることが容易であり、この意味で好ましい。
バータ入力回路に比べ、個々のトランジスタサイズを変
えることなく、回路しきい値電圧を正側のみならず負側
にも変化させることができるので、ヒステリシス電圧を
大きくすることが容易であり、この意味で好ましい。
【００２０】
【発明の実施の形態】以下、本発明に係わる入力回路
を、図面にもとづいて詳細に説明する。第１実施形態 本実施形態は、本発明に係わる入力回路として、インバ
ータ入力回路を図１に例示し、説明する。
を、図面にもとづいて詳細に説明する。第１実施形態 本実施形態は、本発明に係わる入力回路として、インバ
ータ入力回路を図１に例示し、説明する。
【００２１】このインバータ入力回路１０は、大まかに
は、第１の電源としての電源電圧供給線ＶDDと第２の電
源としての基準電圧供給線ＶSSとの間に、入力側から順
に、第１の導電型を有する第１のＭＩＳトランジスタと
第２の導電型を有する第２のＭＩＳトランジスタとから
構成されるインバータ入力部１２，ヒステリシス発生部
１４，コントロール用インバータ１６を並列に挿入させ
て構成されている。
は、第１の電源としての電源電圧供給線ＶDDと第２の電
源としての基準電圧供給線ＶSSとの間に、入力側から順
に、第１の導電型を有する第１のＭＩＳトランジスタと
第２の導電型を有する第２のＭＩＳトランジスタとから
構成されるインバータ入力部１２，ヒステリシス発生部
１４，コントロール用インバータ１６を並列に挿入させ
て構成されている。
【００２２】入力部１２は、例えば、第１の導電型を有
するｐＭＯＳトランジスタＭ１と第２の導電型を有する
ｎＭＯＳトランジスタＭ２とが、電源電圧供給線ＶDDと
基準電圧供給線ＶSSとの間に直列に接続され、それぞれ
のゲート同士は、互いに結線されて入力ＶINに接続され
ている。
するｐＭＯＳトランジスタＭ１と第２の導電型を有する
ｎＭＯＳトランジスタＭ２とが、電源電圧供給線ＶDDと
基準電圧供給線ＶSSとの間に直列に接続され、それぞれ
のゲート同士は、互いに結線されて入力ＶINに接続され
ている。
【００２３】ヒステリシス発生部１４も、同様な構成の
２つのヒステリシス発生用ＭＯＳトランジスタ、即ち第
３のＭＩＳトランジスタ（ｐＭＯＳトランジスタＭ３）
と第５のＭＩＳトランジスタ（ｎＭＯＳトランジスタＭ
５）とを有している。これらのゲート同士も、互いに結
線されてＶINに接続されている。また、ｐＭＯＳトラン
ジスタＭ３とｎＭＯＳトランジスタＭ５とのドレイン同
士の結線途中には、そのｐＭＯＳトランジスタＭ３側に
第４のＭＩＳトランジスタ（スイッチング用のｐＭＯＳ
トランジスタＭ４）、ｎＭＯＳトランジスタＭ５側に第
６のＭＩＳトランジスタ（スイッチング用のｎＭＯＳト
ランジスタＭ６）が、それぞれ接続されている。両者の
中間点は、インバータ入力部１２の出力ノードＮＤ１に
接続してある。なお、これらスイッチング用のＭＯＳト
ランジスタＭ４，Ｍ６は、それぞれ電源電圧供給線ＶDD
側又は基準電圧供給線ＶSS側に接続させてもよい。
２つのヒステリシス発生用ＭＯＳトランジスタ、即ち第
３のＭＩＳトランジスタ（ｐＭＯＳトランジスタＭ３）
と第５のＭＩＳトランジスタ（ｎＭＯＳトランジスタＭ
５）とを有している。これらのゲート同士も、互いに結
線されてＶINに接続されている。また、ｐＭＯＳトラン
ジスタＭ３とｎＭＯＳトランジスタＭ５とのドレイン同
士の結線途中には、そのｐＭＯＳトランジスタＭ３側に
第４のＭＩＳトランジスタ（スイッチング用のｐＭＯＳ
トランジスタＭ４）、ｎＭＯＳトランジスタＭ５側に第
６のＭＩＳトランジスタ（スイッチング用のｎＭＯＳト
ランジスタＭ６）が、それぞれ接続されている。両者の
中間点は、インバータ入力部１２の出力ノードＮＤ１に
接続してある。なお、これらスイッチング用のＭＯＳト
ランジスタＭ４，Ｍ６は、それぞれ電源電圧供給線ＶDD
側又は基準電圧供給線ＶSS側に接続させてもよい。
【００２４】コントロール用インバータ１６も、同様な
構成の２つのＭＯＳトランジスタ、即ちｐＭＯＳトラン
ジスタＭ７とｎＭＯＳトランジスタＭ８とを有してい
る。それらのゲートは、前記出力ノードＮＤ１に接続さ
れており、それらのドレイン同士の接続点から出力Ｖ
OUT が取り出されている。また、コントロール用インバ
ータ１６の出力は、それぞれ前記スイッチング用ＭＯＳ
トランジスタＭ４，Ｍ６のゲートに接続されている。
構成の２つのＭＯＳトランジスタ、即ちｐＭＯＳトラン
ジスタＭ７とｎＭＯＳトランジスタＭ８とを有してい
る。それらのゲートは、前記出力ノードＮＤ１に接続さ
れており、それらのドレイン同士の接続点から出力Ｖ
OUT が取り出されている。また、コントロール用インバ
ータ１６の出力は、それぞれ前記スイッチング用ＭＯＳ
トランジスタＭ４，Ｍ６のゲートに接続されている。
【００２５】つぎに、回路動作について説明する。ま
ず、インバータ入力部１２の入力ＶINがハイレベルから
ローレベルに移行すると、ｐＭＯＳトランジスタＭ１が
遮断状態から導通状態に、ｎＭＯＳトランジスタＭ２が
導通状態から遮断状態にそれぞれ遷移する。この動作
は、ヒステリシス発生部１４においても同様で、ｐＭＯ
ＳトランジスタＭ３は導通状態に遷移し、ｎＭＯＳトラ
ンジスタＭ５は遮断状態に遷移する。
ず、インバータ入力部１２の入力ＶINがハイレベルから
ローレベルに移行すると、ｐＭＯＳトランジスタＭ１が
遮断状態から導通状態に、ｎＭＯＳトランジスタＭ２が
導通状態から遮断状態にそれぞれ遷移する。この動作
は、ヒステリシス発生部１４においても同様で、ｐＭＯ
ＳトランジスタＭ３は導通状態に遷移し、ｎＭＯＳトラ
ンジスタＭ５は遮断状態に遷移する。
【００２６】このとき、インバータ入力部１２の出力ノ
ードＮＤ１から取り出した出力ＶOU T では、出力パルス
が立ち上がる。このため、コントロール用インバータ１
６のインバータ動作により、スイッチング用のｐＭＯＳ
トランジスタＭ４が導通状態となるが、他方のスイッチ
ング用のｎＭＯＳトランジスタＭ６は遮断したままであ
る。従って、図示のように、ｐＭＯＳトランジスタＭ
１，Ｍ３から、それぞれの動作電流ｉ1 ，ｉ3 が出力Ｖ
OUT に向かって、負荷側のキャパシタンスを充電するま
で流れる。
ードＮＤ１から取り出した出力ＶOU T では、出力パルス
が立ち上がる。このため、コントロール用インバータ１
６のインバータ動作により、スイッチング用のｐＭＯＳ
トランジスタＭ４が導通状態となるが、他方のスイッチ
ング用のｎＭＯＳトランジスタＭ６は遮断したままであ
る。従って、図示のように、ｐＭＯＳトランジスタＭ
１，Ｍ３から、それぞれの動作電流ｉ1 ，ｉ3 が出力Ｖ
OUT に向かって、負荷側のキャパシタンスを充電するま
で流れる。
【００２７】ここで、ヒステリシス発生部１４及びコン
トロール用インバータ１６がない場合を想定し、このと
きの出力ＶOUT に現れる出力パルスのハイレベルをＶH
、ローレベルをＶL とする。よく知られているよう
に、このインバータの回路しきい値電圧Ｖthc は、電源
電圧供給線ＶDD側のｐＭＯＳトランジスタＭ１と基準電
圧供給線ＶSS側のｎＭＯＳトランジスタＭ２とのオン抵
抗の比できまり、両者が同じ場合では、理論的にはＶth
c0＝（ＶH −ＶL ）／２＝ＶDD／２の値をとる。
トロール用インバータ１６がない場合を想定し、このと
きの出力ＶOUT に現れる出力パルスのハイレベルをＶH
、ローレベルをＶL とする。よく知られているよう
に、このインバータの回路しきい値電圧Ｖthc は、電源
電圧供給線ＶDD側のｐＭＯＳトランジスタＭ１と基準電
圧供給線ＶSS側のｎＭＯＳトランジスタＭ２とのオン抵
抗の比できまり、両者が同じ場合では、理論的にはＶth
c0＝（ＶH −ＶL ）／２＝ＶDD／２の値をとる。
【００２８】これに対し、図１の場合は、上記のように
ｐＭＯＳトランジスタＭ１に連動して導通状態になるヒ
ステリシス発生用のＭＯＳトランジスタＭ３及びＭＯＳ
トランジスタＭ４が設けられていることで、見かけ上、
その分だけｐＭＯＳトランジスタＭ１側のオン抵抗が、
ｎＭＯＳトランジスタＭ２側に比べ小さくなる。このた
め、回路しきい値電圧Ｖthc が、次のパルス立下げに備
えて、Ｖthc0に対しΔＶth（ヒステリシス電圧）だけ上
がり、第１の回路しきい値電圧Ｖthc(on) から第２の回
路しきい値電圧Ｖthc(off)に移行する。
ｐＭＯＳトランジスタＭ１に連動して導通状態になるヒ
ステリシス発生用のＭＯＳトランジスタＭ３及びＭＯＳ
トランジスタＭ４が設けられていることで、見かけ上、
その分だけｐＭＯＳトランジスタＭ１側のオン抵抗が、
ｎＭＯＳトランジスタＭ２側に比べ小さくなる。このた
め、回路しきい値電圧Ｖthc が、次のパルス立下げに備
えて、Ｖthc0に対しΔＶth（ヒステリシス電圧）だけ上
がり、第１の回路しきい値電圧Ｖthc(on) から第２の回
路しきい値電圧Ｖthc(off)に移行する。
【００２９】つぎに、インバータ入力部１２の入力ＶIN
がローレベルからハイレベルに移行するスイッチングの
際、そのときの回路しきい値電圧Ｖthc(off)を入力ＶIN
が横切る前後では、ｐＭＯＳトランジスタＭ１とｎＭＯ
ＳトランジスタＭ２のどちらも、少しチャネルが開いた
過渡的な状態が存在する。このため、電源電圧供給線Ｖ
DDから基準電圧供給線ＶSSに向かって、両ＭＯＳトラン
ジスタＭ１，Ｍ２を貫く貫通電流ＩDCが流れることにな
る。
がローレベルからハイレベルに移行するスイッチングの
際、そのときの回路しきい値電圧Ｖthc(off)を入力ＶIN
が横切る前後では、ｐＭＯＳトランジスタＭ１とｎＭＯ
ＳトランジスタＭ２のどちらも、少しチャネルが開いた
過渡的な状態が存在する。このため、電源電圧供給線Ｖ
DDから基準電圧供給線ＶSSに向かって、両ＭＯＳトラン
ジスタＭ１，Ｍ２を貫く貫通電流ＩDCが流れることにな
る。
【００３０】スイチングが完了すると、ｐＭＯＳトラン
ジスタＭ１，Ｍ３が導通状態から遮断状態に、ｎＭＯＳ
トランジスタＭ２，Ｍ５が遮断状態から導通状態にそれ
ぞれ遷移する。それに伴って、出力ＶOUT に現れていた
出力パルスが、ハイレベルＶH からローレベルＶL に移
行して立ち下がる。このため、コントロール用インバー
タ１６のインバータ動作により、スイッチング用のｐＭ
ＯＳトランジスタＭ４が遮断し、他方のスイッチング用
のｎＭＯＳトランジスタＭ６は導通する。従って、図示
のように、出力ＶOUT 側から、ｎＭＯＳトランジスタＭ
２，Ｍ５の各動作電流ｉ2 ，ｉ5 が供給され、これが負
荷側のキャパシタが放電するまで流れる。また、ｎＭＯ
ＳトランジスタＭ２に連動して遮断状態に遷移するヒス
テリシス発生用のｎＭＯＳトランジスタＭ５が設けられ
ていることで、見かけ上、その分だけｎＭＯＳトランジ
スタＭ２側のオン抵抗が、ｐＭＯＳトランジスタＭ１側
に比べ小さくなる。このため、このパルス立下げ時の第
２の回路しきい値電圧Ｖthc(off)が、Ｖthc0に対しヒス
テリシス電圧ΔＶthc だけ今度は下がり、第１の回路し
きい値電圧Ｖthc(on) に移行する。
ジスタＭ１，Ｍ３が導通状態から遮断状態に、ｎＭＯＳ
トランジスタＭ２，Ｍ５が遮断状態から導通状態にそれ
ぞれ遷移する。それに伴って、出力ＶOUT に現れていた
出力パルスが、ハイレベルＶH からローレベルＶL に移
行して立ち下がる。このため、コントロール用インバー
タ１６のインバータ動作により、スイッチング用のｐＭ
ＯＳトランジスタＭ４が遮断し、他方のスイッチング用
のｎＭＯＳトランジスタＭ６は導通する。従って、図示
のように、出力ＶOUT 側から、ｎＭＯＳトランジスタＭ
２，Ｍ５の各動作電流ｉ2 ，ｉ5 が供給され、これが負
荷側のキャパシタが放電するまで流れる。また、ｎＭＯ
ＳトランジスタＭ２に連動して遮断状態に遷移するヒス
テリシス発生用のｎＭＯＳトランジスタＭ５が設けられ
ていることで、見かけ上、その分だけｎＭＯＳトランジ
スタＭ２側のオン抵抗が、ｐＭＯＳトランジスタＭ１側
に比べ小さくなる。このため、このパルス立下げ時の第
２の回路しきい値電圧Ｖthc(off)が、Ｖthc0に対しヒス
テリシス電圧ΔＶthc だけ今度は下がり、第１の回路し
きい値電圧Ｖthc(on) に移行する。
【００３１】このように、このヒステリシス付きインバ
ータ入力回路１０では、互いに反転動作するスイチング
用のＭＯＳトランジスタＭ４，Ｍ６の存在により、ヒス
テリシス発生用ＭＯＳトランジスタＭ３，Ｍ５の動作電
流ｉ3 ，ｉ5 が、貫通電流ＩDC側に流れ込むことがな
く、その分、消費電流の低減を図ることができる。
ータ入力回路１０では、互いに反転動作するスイチング
用のＭＯＳトランジスタＭ４，Ｍ６の存在により、ヒス
テリシス発生用ＭＯＳトランジスタＭ３，Ｍ５の動作電
流ｉ3 ，ｉ5 が、貫通電流ＩDC側に流れ込むことがな
く、その分、消費電流の低減を図ることができる。
【００３２】また、本入力回路１０では、入力ＶINがハ
イレベルからローレベルに移るときは、通常の回路しき
い値電圧Ｖthc0よりヒステリシス電圧ΔＶthc だけ小さ
な値をとる第１の回路しきい値電圧Ｖthc(on) で、出力
パルスを立ち上げる。これに対し、入力がローレベルか
らハイレベルに移るときは、通常の回路しきい値電圧Ｖ
thc0よりヒステリシス電圧ΔＶthc だけ大きな値をとる
第２の回路しきい値電圧Ｖthc(off)で、出力パルスを立
ち下げる。これら、第１の回路しきい値電圧ΔＶthc(o
n) ，第２の回路しきい値電圧ΔＶthc(off)は、それぞ
れヒステリシス発生用のＭＯＳトランジスタＭ３，Ｍ５
のサイズ（例えば、ゲート幅）を変えることにより調整
される。このように、互いに反転動作するヒステリシス
発生用のＭＯＳトランジスタを２つ有する場合は、これ
が片側のみの場合に比べ、ヒステリシス電圧ΔＶthc の
大きさを、例えば２倍程度に大きくできる。
イレベルからローレベルに移るときは、通常の回路しき
い値電圧Ｖthc0よりヒステリシス電圧ΔＶthc だけ小さ
な値をとる第１の回路しきい値電圧Ｖthc(on) で、出力
パルスを立ち上げる。これに対し、入力がローレベルか
らハイレベルに移るときは、通常の回路しきい値電圧Ｖ
thc0よりヒステリシス電圧ΔＶthc だけ大きな値をとる
第２の回路しきい値電圧Ｖthc(off)で、出力パルスを立
ち下げる。これら、第１の回路しきい値電圧ΔＶthc(o
n) ，第２の回路しきい値電圧ΔＶthc(off)は、それぞ
れヒステリシス発生用のＭＯＳトランジスタＭ３，Ｍ５
のサイズ（例えば、ゲート幅）を変えることにより調整
される。このように、互いに反転動作するヒステリシス
発生用のＭＯＳトランジスタを２つ有する場合は、これ
が片側のみの場合に比べ、ヒステリシス電圧ΔＶthc の
大きさを、例えば２倍程度に大きくできる。
【００３３】さらに、従来では、ヒステリシス電圧ΔＶ
thc を大きくするには、ヒステリシス発生用ＭＯＳトラ
ンジスタＭ３，Ｍ５のサイズを大きくせざるを得なかっ
た。これに対し、本発明の入力回路１０では、連動動作
するＭＯＳトランジスタ（Ｍ１とＭ３，Ｍ２とＭ５）の
入力が並列接続されていることから、例えばｐＭＯＳト
ランジスタＭ１とヒステリシス発生用ＭＯＳトランジス
タＭ３との総合的なサイズで、ヒステリシス電圧ΔＶth
c の大きさが決まる。このため、ヒステリシス発生用Ｍ
ＯＳトランジスタＭ３，Ｍ５のサイズをあまり大きくし
なくてもよい利点がある。
thc を大きくするには、ヒステリシス発生用ＭＯＳトラ
ンジスタＭ３，Ｍ５のサイズを大きくせざるを得なかっ
た。これに対し、本発明の入力回路１０では、連動動作
するＭＯＳトランジスタ（Ｍ１とＭ３，Ｍ２とＭ５）の
入力が並列接続されていることから、例えばｐＭＯＳト
ランジスタＭ１とヒステリシス発生用ＭＯＳトランジス
タＭ３との総合的なサイズで、ヒステリシス電圧ΔＶth
c の大きさが決まる。このため、ヒステリシス発生用Ｍ
ＯＳトランジスタＭ３，Ｍ５のサイズをあまり大きくし
なくてもよい利点がある。
【００３４】本入力回路１０では、消費電流を大きくす
ることなく、出力パルスの立ち上がりと立ち下がりと
で、ヒステリシス電圧ΔＶthc を大きくでき、これによ
り出力パルスのチャタリングの発生を防止できる。すな
わち、ヒステリシス電圧ΔＶthc を、ノイズによる入力
の繰り返し変動半値幅より予め大きく設定しておくこと
で、ノイズの影響を極力抑えることが可能である。この
結果、入力にノイズがのっている場合でも、これによっ
て入力回路１０の出力パルスが短い時間内に繰り返すチ
ャタリングの発生を抑え、これにより次段のＣＰＵ等の
内部回路における誤動作を有効に防止することが可能と
なる。
ることなく、出力パルスの立ち上がりと立ち下がりと
で、ヒステリシス電圧ΔＶthc を大きくでき、これによ
り出力パルスのチャタリングの発生を防止できる。すな
わち、ヒステリシス電圧ΔＶthc を、ノイズによる入力
の繰り返し変動半値幅より予め大きく設定しておくこと
で、ノイズの影響を極力抑えることが可能である。この
結果、入力にノイズがのっている場合でも、これによっ
て入力回路１０の出力パルスが短い時間内に繰り返すチ
ャタリングの発生を抑え、これにより次段のＣＰＵ等の
内部回路における誤動作を有効に防止することが可能と
なる。
【００３５】第２実施形態 本実施形態は、ヒステリシス発生部１４を片側構成とし
た場合である。ここでは、図３の場合でいうとヒステリ
シス発生用インバータの出力側６ａから出力を取り出し
た形態のバッファ入力回路を図２に示し、以下、このバ
ッファ入力回路について説明する。なお、先に説明した
第１実施形態と重複する回路構成及びその動作について
は、図１と同一符号を付し、ここでの説明は省略する。
た場合である。ここでは、図３の場合でいうとヒステリ
シス発生用インバータの出力側６ａから出力を取り出し
た形態のバッファ入力回路を図２に示し、以下、このバ
ッファ入力回路について説明する。なお、先に説明した
第１実施形態と重複する回路構成及びその動作について
は、図１と同一符号を付し、ここでの説明は省略する。
【００３６】このバッファ入力回路２０は、ヒステリシ
ス発生部１４が、ヒステリシス発生用ｐＭＯＳトランジ
スタＭ３と、これとバッファ入力部１２の出力ノードＮ
Ｄ１との間に接続させたスイッチング用のｐＭＯＳトラ
ンジスタＭ４とから構成されている。また、ヒステリシ
ス発生用ｐＭＯＳトランジスタＭ３のゲートは、バッフ
ァ入力部１２を構成するＭＯＳトランジスタＭ１，Ｍ２
とともに、入力ＶINに並列接続されている。なお、本実
施形態の入力回路２０では、その出力ＶOUT は、コント
ロール用インバータ１６の出力から取り出されている。
ス発生部１４が、ヒステリシス発生用ｐＭＯＳトランジ
スタＭ３と、これとバッファ入力部１２の出力ノードＮ
Ｄ１との間に接続させたスイッチング用のｐＭＯＳトラ
ンジスタＭ４とから構成されている。また、ヒステリシ
ス発生用ｐＭＯＳトランジスタＭ３のゲートは、バッフ
ァ入力部１２を構成するＭＯＳトランジスタＭ１，Ｍ２
とともに、入力ＶINに並列接続されている。なお、本実
施形態の入力回路２０では、その出力ＶOUT は、コント
ロール用インバータ１６の出力から取り出されている。
【００３７】入力ＶINがハイレベルからローレベルに移
行すると、ｐＭＯＳトランジスタＭ１，Ｍ３が共に導通
状態に遷移し、出力ノードＮＤ１の電位がハイレベルと
なり、コントロール用インバータ１６のインバータ動作
により、スイッチング用のｐＭＯＳトランジスタＭ４の
入力レベルが下がって、これが導通状態に遷移する。こ
の一連の動作に伴って、出力ＶOUT に出力パルスが立ち
上がる。これにより、ｐＭＯＳトランジスタＭ１，Ｍ３
の動作電流ｉ1 ，ｉ3 が、負荷側のキャパタを充電する
まで流れる。
行すると、ｐＭＯＳトランジスタＭ１，Ｍ３が共に導通
状態に遷移し、出力ノードＮＤ１の電位がハイレベルと
なり、コントロール用インバータ１６のインバータ動作
により、スイッチング用のｐＭＯＳトランジスタＭ４の
入力レベルが下がって、これが導通状態に遷移する。こ
の一連の動作に伴って、出力ＶOUT に出力パルスが立ち
上がる。これにより、ｐＭＯＳトランジスタＭ１，Ｍ３
の動作電流ｉ1 ，ｉ3 が、負荷側のキャパタを充電する
まで流れる。
【００３８】スイッチング前後では、図示の方向に、第
１実施形態の場合と同様な貫通電流ＩDCが流れる。続い
て、入力ＶINがローレベルからハイレベルに移行する
と、ｐＭＯＳトランジスタＭ１，Ｍ３が共に遮断し、ｎ
ＭＯＳトランジスタＭ２が導通する。また、出力ノード
ＮＤ１の電位がローレベルとなり、コントロール用イン
バータ１６のインバート動作により、ｐＭＯＳトランジ
スタＭ４が遮断する。この一連の動作に伴って、出力Ｖ
OUT に現れていた出力パルスが立ち下がる。これによ
り、出力ＶOUT 側から、ｎＭＯＳトランジスタＭ２の動
作電流ｉ2 が供給される。
１実施形態の場合と同様な貫通電流ＩDCが流れる。続い
て、入力ＶINがローレベルからハイレベルに移行する
と、ｐＭＯＳトランジスタＭ１，Ｍ３が共に遮断し、ｎ
ＭＯＳトランジスタＭ２が導通する。また、出力ノード
ＮＤ１の電位がローレベルとなり、コントロール用イン
バータ１６のインバート動作により、ｐＭＯＳトランジ
スタＭ４が遮断する。この一連の動作に伴って、出力Ｖ
OUT に現れていた出力パルスが立ち下がる。これによ
り、出力ＶOUT 側から、ｎＭＯＳトランジスタＭ２の動
作電流ｉ2 が供給される。
【００３９】本実施形態の場合も、ヒステリシス発生用
ｐＭＯＳトランジスタＭ３の遮断と同時に、ｐＭＯＳト
ランジスタＭ４が遮断し、以後、この動作電流ｉ3 が貫
通電流ＩDC側に流れ込むことがない。従って、その分、
従来よりも消費電流を小さくできる。ただ、第１実施形
態と比べると消費電流の低減効果は小さい。
ｐＭＯＳトランジスタＭ３の遮断と同時に、ｐＭＯＳト
ランジスタＭ４が遮断し、以後、この動作電流ｉ3 が貫
通電流ＩDC側に流れ込むことがない。従って、その分、
従来よりも消費電流を小さくできる。ただ、第１実施形
態と比べると消費電流の低減効果は小さい。
【００４０】また、従来の回路に対してｐＭＯＳトラン
ジスタＭ４が付加されており、第１実施形態の場合と同
様に、ヒステリシス発生用ｐＭＯＳトランジスタＭ３の
サイズを小さくできるので、全体としては回路専有面積
の増大を余り招くことがない。
ジスタＭ４が付加されており、第１実施形態の場合と同
様に、ヒステリシス発生用ｐＭＯＳトランジスタＭ３の
サイズを小さくできるので、全体としては回路専有面積
の増大を余り招くことがない。
【００４１】もちろん、第１実施形態と同様、ヒステリ
シス回路部１４を基準電圧供給線ＶSS側に設けてもよ
い。
シス回路部１４を基準電圧供給線ＶSS側に設けてもよ
い。
【００４２】
【発明の効果】以上説明してきたように、本発明に係わ
る入力回路によれば、ヒステリシス発生用の第３，６の
ＭＩＳトランジスタの電気経路が、この電気経路を遮断
する手段（例えば、ＭＩＳトランジスタ等のスイッチン
グ素子）により、ヒステリシス発生用ＭＯＳトランジス
タの導通とともに切られるので、短いサイクルでスイッ
チングを繰り返すような場合であっても、入力部の貫通
電流が増大することがない。
る入力回路によれば、ヒステリシス発生用の第３，６の
ＭＩＳトランジスタの電気経路が、この電気経路を遮断
する手段（例えば、ＭＩＳトランジスタ等のスイッチン
グ素子）により、ヒステリシス発生用ＭＯＳトランジス
タの導通とともに切られるので、短いサイクルでスイッ
チングを繰り返すような場合であっても、入力部の貫通
電流が増大することがない。
【００４３】また、ヒステリシス用のＭＩＳトランジス
タのサイズ（例えば、ゲート幅）を余り大きくしなくて
も、ヒステリシス電圧を大きくできる。これにより、本
発明が、半導体装置等の入力回路として、その低消費電
力化及びノイズ耐性強化に大きく貢献するものと期待さ
れる。
タのサイズ（例えば、ゲート幅）を余り大きくしなくて
も、ヒステリシス電圧を大きくできる。これにより、本
発明が、半導体装置等の入力回路として、その低消費電
力化及びノイズ耐性強化に大きく貢献するものと期待さ
れる。
【図１】本発明の第１実施形態に係わるインバータ入力
回路の回路図である。
回路の回路図である。
【図２】本発明の第２実施形態に係わるバッファ入力回
路の回路図である。
路の回路図である。
【図３】従来のヒステリシス付き入力回路の解決課題を
説明するために用いた回路図である。
説明するために用いた回路図である。
【図４】従来のヒステリシス付き入力回路の入出力電圧
伝達特性図である。
伝達特性図である。
【図５】従来のヒステリシス付き入力回路の作用を、ヒ
ステリシスがない通常の入力回路と比較して示す説明図
である。
ステリシスがない通常の入力回路と比較して示す説明図
である。
２…従来のヒステリシス付き入力回路、４…インバータ
入力部、６…コントロール用インバータ、１０…インバ
ータ入力回路（入力回路）、１２…インバータ入力部，
バッファ入力部（入力部）、１４…ヒステリシス発生
部、１６…コントロール用インバータ、２０…バッファ
入力回路（入力回路）、Ｍ１…ｐＭＯＳトランジスタ
（第１導電型を有する第１のＭＩＳトランジスタ）、Ｍ
２…ｎＭＯＳトランジスタ（第２導電型を有する第２の
ＭＩＳトランジスタ）、Ｍ３…ヒステリシス発生用のｐ
ＭＯＳトランジスタ（第１導電型を有する第３のＭＩＳ
トランジスタ）、Ｍ４…スイッチング用のｐＭＯＳトラ
ンジスタ（第１導電型を有する第３のＭＩＳトランジス
タ）、Ｍ５…ヒステリシス発生用のｎＭＯＳトランジス
タ（第２導電型を有する第５のＭＩＳトランジスタ）、
Ｍ６…スイッチング用のｎＭＯＳトランジスタ（第２導
電型を有する第６のＭＩＳトランジスタ）、Ｍ７…コン
トロール用インバータを構成するｐＭＯＳトランジス
タ、Ｍ８…コントロール用インバータを構成するｎＭＯ
Ｓトランジスタ、ＶIN…入力（信号入力端子）、ＶOUT
…出力、ＮＤ１…入力部の出力ノード、ｉ1 ，ｉ2 ，ｉ
3 ，ｉ5 …動作電流、ＩDC…貫通電流、Ｖtho …従来の
回路しきい値電圧、Ｖthc(on) …パルス立上げ時の回路
しきい値電圧、Ｖthc(off)…パルス立下げ時の回路しき
い値電圧、△Ｖthc …ヒステリシス電圧。
入力部、６…コントロール用インバータ、１０…インバ
ータ入力回路（入力回路）、１２…インバータ入力部，
バッファ入力部（入力部）、１４…ヒステリシス発生
部、１６…コントロール用インバータ、２０…バッファ
入力回路（入力回路）、Ｍ１…ｐＭＯＳトランジスタ
（第１導電型を有する第１のＭＩＳトランジスタ）、Ｍ
２…ｎＭＯＳトランジスタ（第２導電型を有する第２の
ＭＩＳトランジスタ）、Ｍ３…ヒステリシス発生用のｐ
ＭＯＳトランジスタ（第１導電型を有する第３のＭＩＳ
トランジスタ）、Ｍ４…スイッチング用のｐＭＯＳトラ
ンジスタ（第１導電型を有する第３のＭＩＳトランジス
タ）、Ｍ５…ヒステリシス発生用のｎＭＯＳトランジス
タ（第２導電型を有する第５のＭＩＳトランジスタ）、
Ｍ６…スイッチング用のｎＭＯＳトランジスタ（第２導
電型を有する第６のＭＩＳトランジスタ）、Ｍ７…コン
トロール用インバータを構成するｐＭＯＳトランジス
タ、Ｍ８…コントロール用インバータを構成するｎＭＯ
Ｓトランジスタ、ＶIN…入力（信号入力端子）、ＶOUT
…出力、ＮＤ１…入力部の出力ノード、ｉ1 ，ｉ2 ，ｉ
3 ，ｉ5 …動作電流、ＩDC…貫通電流、Ｖtho …従来の
回路しきい値電圧、Ｖthc(on) …パルス立上げ時の回路
しきい値電圧、Ｖthc(off)…パルス立下げ時の回路しき
い値電圧、△Ｖthc …ヒステリシス電圧。
Claims (6)
- 【請求項１】 第１の電源と出力ノードとの間に接続さ
れた第１導電型を有する第１の金属絶縁膜半導体トラン
ジスタ、及び第２の電源と出力ノードとの間に接続され
た第２導電型を有する第２の金属絶縁膜半導体トランジ
スタを有して構成され、両トランジスタの各ゲートが信
号入力端子にそれぞれ接続された入力部と、 上記第１の電源と上記入力部の出力ノードとの間に接続
され、ゲートに入力信号と同レベルの信号が入力される
第１導電型を有する第３の金属絶縁膜半導体トランジス
タとを備え、 ヒステリシス特性を有する信号を得る入力回路であっ
て、 上記入力部の第２の金属絶縁膜半導体トランジスタが導
通状態にあるときに、上記第３の金属絶縁膜半導体トラ
ンジスタが接続された上記第１の電源と上記入力部の出
力ノードとの間の電気経路を遮断状態に保持する手段を
有する入力回路。 - 【請求項２】 上記第３の金属絶縁膜半導体トランジス
タのゲートは、上記信号入力端子に接続され、 上記遮断状態を保持する手段は、上記第３の金属絶縁膜
半導体トランジスタと上記入力部の出力ノードとの間に
接続され、当該出力ノードのレベルに応じて導通状態と
非導通状態とが切り換わるスイッチング素子により構成
されている請求項１に記載の入力回路。 - 【請求項３】 上記スイッチング素子は、ゲートが上記
出力ノードに接続された第１導電型を有する第４の金属
絶縁膜半導体トランジスタにより構成されている請求項
２に記載の入力回路。 - 【請求項４】 上記第２の電源と上記入力部の出力ノー
ドとの間に接続され、ゲートに入力信号と同レベルの信
号が入力される第２導電型を有する第５の金属絶縁膜半
導体トランジスタと、 上記入力部の上記第１の金属絶縁膜半導体トランジスタ
が導通状態にあるときに、上記第５の金属絶縁膜半導体
トランジスタが接続された上記第２の電源と上記入力部
の出力ノードとの間の電気経路を遮断状態に保持する第
２の手段とを有する請求項１，２または３に記載の入力
回路。 - 【請求項５】 上記第５の金属絶縁膜半導体トランジス
タのゲートは、上記信号入力端子に接続され、 上記第２の手段は、上記第５の金属絶縁膜半導体トラン
ジスタと上記入力部の出力ノードとの間に接続され、当
該出力ノードのレベルに応じて導通状態と非導通状態と
が切り換わる第２のスイッチング素子により構成されて
いる請求項４に記載の入力回路。 - 【請求項６】 前記第２のスイッチング素子は、ゲート
が上記出力ノードに接続された第２導電型を有する第６
の金属絶縁膜半導体トランジスタにより構成されている
請求項５に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029993A JPH10229331A (ja) | 1997-02-14 | 1997-02-14 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029993A JPH10229331A (ja) | 1997-02-14 | 1997-02-14 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229331A true JPH10229331A (ja) | 1998-08-25 |
Family
ID=12291474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029993A Withdrawn JPH10229331A (ja) | 1997-02-14 | 1997-02-14 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229331A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
| JP2011103607A (ja) * | 2009-11-11 | 2011-05-26 | Seiko Instruments Inc | 入力回路 |
| JP2014027593A (ja) * | 2012-07-30 | 2014-02-06 | Fujitsu Ltd | 判定回路および半導体装置 |
-
1997
- 1997-02-14 JP JP9029993A patent/JPH10229331A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
| JP2011103607A (ja) * | 2009-11-11 | 2011-05-26 | Seiko Instruments Inc | 入力回路 |
| JP2014027593A (ja) * | 2012-07-30 | 2014-02-06 | Fujitsu Ltd | 判定回路および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |