JPS63164526A - レベルコンバ−タ - Google Patents
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- JPS63164526A JPS63164526A JP61311548A JP31154886A JPS63164526A JP S63164526 A JPS63164526 A JP S63164526A JP 61311548 A JP61311548 A JP 61311548A JP 31154886 A JP31154886 A JP 31154886A JP S63164526 A JPS63164526 A JP S63164526A
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- 239000000758 substrate Substances 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、半導体集積回路内に形成されるレベルコンバ
ータに係り、特にTTL ( トランジスタ・トランジ
スタ・ロジック)回路とcyros (相補性絶縁ダー
ト型)回路との間のインターフェースとして使用される
ものである。
ータに係り、特にTTL ( トランジスタ・トランジ
スタ・ロジック)回路とcyros (相補性絶縁ダー
ト型)回路との間のインターフェースとして使用される
ものである。
(従来の技術)
従来のレベルコンバータは第9図に示すように構成され
ていた。即ち、低電圧電源■ を用いる抵抗負荷型MO
Sインバータ91を初段に有し、次段に高電圧電源vD
Dを用いるCMOSレベルシフト回路92を有し、その
後段にvT)D電源を用いるCMOSインバータ93.
94を有するものである。上記初段インバータ9ノは、
NチャネルトランジスタQ91と抵抗R,とで構成され
ているので、入力にハイレベル”H″の電位が加えられ
て上記トランジスタQ91がオン状態になると、vcc
電源と接地端との間に次式で示される貫通電流Iccが
流れる。
ていた。即ち、低電圧電源■ を用いる抵抗負荷型MO
Sインバータ91を初段に有し、次段に高電圧電源vD
Dを用いるCMOSレベルシフト回路92を有し、その
後段にvT)D電源を用いるCMOSインバータ93.
94を有するものである。上記初段インバータ9ノは、
NチャネルトランジスタQ91と抵抗R,とで構成され
ているので、入力にハイレベル”H″の電位が加えられ
て上記トランジスタQ91がオン状態になると、vcc
電源と接地端との間に次式で示される貫通電流Iccが
流れる。
ここでS RONは初段トランジスタQ91のオン抵抗
である。この電流ICcは、0M08回路にとってはか
なシ大きな値であシ、また静的消費電流として考えられ
るので、この値が大きいことFi 0M08回路として
は致命的な問題である。
である。この電流ICcは、0M08回路にとってはか
なシ大きな値であシ、また静的消費電流として考えられ
るので、この値が大きいことFi 0M08回路として
は致命的な問題である。
然るニ、上記レベルコンバータをTTLレベルの入力で
駆動しようとすると、初段トランジスタQ?1の相互コ
ンダクタンス17mを上げるべく、チャネル幅を非常に
大きくするか、負荷抵抗R,の値を大きくしなければな
らない。しかし、そうすると、前者の場合には初段トラ
ンジスタQ91がオンしたときの貫通電流Iceが増大
すると−う問題があり、後者の場合には伝達時間tpd
が増大するという問題がある。
駆動しようとすると、初段トランジスタQ?1の相互コ
ンダクタンス17mを上げるべく、チャネル幅を非常に
大きくするか、負荷抵抗R,の値を大きくしなければな
らない。しかし、そうすると、前者の場合には初段トラ
ンジスタQ91がオンしたときの貫通電流Iceが増大
すると−う問題があり、後者の場合には伝達時間tpd
が増大するという問題がある。
また、上記レベルコンパレータにおいて、vcc電源ノ
ードと■DD電源ノードとの間に形成されているダイオ
ードD//′i、アノード側がvcct源ノード、カソ
ード側がvDD電源ノードに接続されているので、vc
c≦vDDの場合、つまシ低電圧電源系から高電圧電源
系回路へのインターフェース(たとえばTTL回路から
0M08回路へのインターフェース)としてのみしか使
用できない。
ードと■DD電源ノードとの間に形成されているダイオ
ードD//′i、アノード側がvcct源ノード、カソ
ード側がvDD電源ノードに接続されているので、vc
c≦vDDの場合、つまシ低電圧電源系から高電圧電源
系回路へのインターフェース(たとえばTTL回路から
0M08回路へのインターフェース)としてのみしか使
用できない。
(発明が解決しようとする問題点)
本発明は、上記したようにTTLレベルの入力で駆動し
ようとすると貫通電流の増大とか伝達時間の増大をまね
いてしまうという問題点を解決すべくなされたもので、
TTLレベルの入力で駆動する場合でも貫通電流の増大
とか伝達時間の増大をまねかずにCMOSレベルに変換
することが可能であり、低電圧電源系回路と高電圧電源
系回路との間で任意の一方向へレベル変換が可能な双方
向インターフェース機能を持たせることが容易なレベル
コンバータを提供することを目的とする。
ようとすると貫通電流の増大とか伝達時間の増大をまね
いてしまうという問題点を解決すべくなされたもので、
TTLレベルの入力で駆動する場合でも貫通電流の増大
とか伝達時間の増大をまねかずにCMOSレベルに変換
することが可能であり、低電圧電源系回路と高電圧電源
系回路との間で任意の一方向へレベル変換が可能な双方
向インターフェース機能を持たせることが容易なレベル
コンバータを提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明のレベルコン・9−夕は、第1の電源電圧を有す
る第1電源ノードと接地端との間に直列に接続された負
荷抵抗およびCMOSインバータを有する初段インバー
タと、この初段インバータの後段に第2の電源電圧を動
作電源とするCMOSレベルシフト回路を有し、これら
を同一半導体チップ上に形成してなることを特徴とする
。
る第1電源ノードと接地端との間に直列に接続された負
荷抵抗およびCMOSインバータを有する初段インバー
タと、この初段インバータの後段に第2の電源電圧を動
作電源とするCMOSレベルシフト回路を有し、これら
を同一半導体チップ上に形成してなることを特徴とする
。
(作用)
初段イン−ぐ−タにおいて、負荷抵抗を介して第1の電
源電圧が供給されるCMOSインバータは、−そのPチ
ャネルトランジスタとNチャネルトランジスタとのgm
比を選定することによって回路閾値を十分に下げること
が可能になるので、TTLレベル入力による駆動が可能
になる。また、初段インバータはCMOSインバータを
用いているので、貫通電流を抑えることが可能である。
源電圧が供給されるCMOSインバータは、−そのPチ
ャネルトランジスタとNチャネルトランジスタとのgm
比を選定することによって回路閾値を十分に下げること
が可能になるので、TTLレベル入力による駆動が可能
になる。また、初段インバータはCMOSインバータを
用いているので、貫通電流を抑えることが可能である。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第1図に示すレベルコンバータは半導体集積回路化
されておシ、11は初段インバータであり、第1の電源
電圧vccを有する第1電源ノードと接地端との間に負
荷抵抗RLおよびCMOSインバータ(Pチャネルトラ
ンジスタQ11とNチャネルトランジスタQ12とから
なる)が直列に接続されている。このCMOSインバー
タの出力ノードには、前記電源電圧vccを動作電源と
する第11第2のCMOSインバータ12.13が縦続
接続されている。そして、この二段のインバータ12゜
13の各出力が第2の電源電圧vDDを動作電源と゛す
るCMOSレベルシフト回路14の入力となシ、このレ
ベルシフト回路14の出力側に上記vDD電源を動作電
源とする第3.第4のCMOSインバータ6一 15.16が縦続接続されている。なお、上記各CMO
Sインバータ12.13,15.16は、第2図に示す
ようにPチャネルトランジスタQ21とNチャネルトラ
ンジスタロ2□とが接続されている。
る。第1図に示すレベルコンバータは半導体集積回路化
されておシ、11は初段インバータであり、第1の電源
電圧vccを有する第1電源ノードと接地端との間に負
荷抵抗RLおよびCMOSインバータ(Pチャネルトラ
ンジスタQ11とNチャネルトランジスタQ12とから
なる)が直列に接続されている。このCMOSインバー
タの出力ノードには、前記電源電圧vccを動作電源と
する第11第2のCMOSインバータ12.13が縦続
接続されている。そして、この二段のインバータ12゜
13の各出力が第2の電源電圧vDDを動作電源と゛す
るCMOSレベルシフト回路14の入力となシ、このレ
ベルシフト回路14の出力側に上記vDD電源を動作電
源とする第3.第4のCMOSインバータ6一 15.16が縦続接続されている。なお、上記各CMO
Sインバータ12.13,15.16は、第2図に示す
ようにPチャネルトランジスタQ21とNチャネルトラ
ンジスタロ2□とが接続されている。
上記レベルコンバータにおいて、初段イン/? −タ1
1はCMOSインバータに負荷抵抗札を介してvcc電
源が供給されているので、CMOSインバータのPチャ
ネルトランジスタQ11とNチャネルトランジスタQ1
2とのgm比を選定することによって回路閾値を十分に
下げることが可能になるので、TTLレベルの入力によ
る駆動が可能になる。また、初段インバータ1ノはCM
OSインバータを用いているので、従来例のNチャネル
トランジスタと負荷抵抗とからなるインバータを用いる
場合に比べて貫通電流を抑えることが可能であシ、負荷
抵抗RLを挿入したことに起因して伝達時間t p d
の増大をまねくことは殆んどない。
1はCMOSインバータに負荷抵抗札を介してvcc電
源が供給されているので、CMOSインバータのPチャ
ネルトランジスタQ11とNチャネルトランジスタQ1
2とのgm比を選定することによって回路閾値を十分に
下げることが可能になるので、TTLレベルの入力によ
る駆動が可能になる。また、初段インバータ1ノはCM
OSインバータを用いているので、従来例のNチャネル
トランジスタと負荷抵抗とからなるインバータを用いる
場合に比べて貫通電流を抑えることが可能であシ、負荷
抵抗RLを挿入したことに起因して伝達時間t p d
の増大をまねくことは殆んどない。
第3図は他の実施例に係るレベルコンバータを示してお
シ、第1図に示したレベルコンバータに比べて、vcc
電源ノードをNチャネルトランジスタQ3.を介して前
述したような初段のイン・ぐ−タ11、第1のCMOS
インバータ12および第2のCMOSインバータ13の
各電源ノードに接続し、このトランジスタQ51のダー
トをvDD電源ノードに接続し、その基板バイアスをソ
ースと同電位にしている点が異なシ、その他の部分は同
じであるので第1図中と同一符号を付している。
シ、第1図に示したレベルコンバータに比べて、vcc
電源ノードをNチャネルトランジスタQ3.を介して前
述したような初段のイン・ぐ−タ11、第1のCMOS
インバータ12および第2のCMOSインバータ13の
各電源ノードに接続し、このトランジスタQ51のダー
トをvDD電源ノードに接続し、その基板バイアスをソ
ースと同電位にしている点が異なシ、その他の部分は同
じであるので第1図中と同一符号を付している。
上記レベルコンバータにおいて、Pチャネルトランジス
タのサラストレートはvDD電位に接続されているので
、Vcc<vDDのとき、パックr−)バイアス効果に
よシ閾値電圧(vTHP)が下がる。
タのサラストレートはvDD電位に接続されているので
、Vcc<vDDのとき、パックr−)バイアス効果に
よシ閾値電圧(vTHP)が下がる。
従って、初段のインバータ11の入力電圧のハイレベル
がvcc電源電圧のA程度に低い場合であっても、V□
p<Vaspが保たれるので、Pチャネルトランジスタ
ロ1.はオフ状態で6.!7、Nチャネルトランジスタ
Q12はgmが大きいのでオン状態になる。また、Pチ
ャネルトランジスタQ11のソース電圧が負荷抵抗RL
の電圧降下によシvcc電源電圧よシ低くなるので、”
rHPと先にV。S、も小さくなシ、初段のインバータ
11の入力電圧がロウレベルの場合にV。IIP <
vTHPの関係が保たれてPチャネルトランジスタロ1
.はオン状態になる。即ち、入力電圧(特に、ハイレベ
ル)がvcc電源電圧よシ低くても、小さな消費電流で
初段のインバータ11を駆動することが可能である。
がvcc電源電圧のA程度に低い場合であっても、V□
p<Vaspが保たれるので、Pチャネルトランジスタ
ロ1.はオフ状態で6.!7、Nチャネルトランジスタ
Q12はgmが大きいのでオン状態になる。また、Pチ
ャネルトランジスタQ11のソース電圧が負荷抵抗RL
の電圧降下によシvcc電源電圧よシ低くなるので、”
rHPと先にV。S、も小さくなシ、初段のインバータ
11の入力電圧がロウレベルの場合にV。IIP <
vTHPの関係が保たれてPチャネルトランジスタロ1
.はオン状態になる。即ち、入力電圧(特に、ハイレベ
ル)がvcc電源電圧よシ低くても、小さな消費電流で
初段のインバータ11を駆動することが可能である。
また、前記NチャネルトランジスタQ31のドレインは
■cc電位、r−トはVDD電位、ソースはサブストレ
ー)(N型半導体基板のPウェル)K接続されておシ、
vcc電源、vDD電源間の電流の流れ込みを防止して
いるので、vcc≦VDD、vDD〈vccのどちらの
場合でも使用可能である。即ち、低電圧電源系システム
の回路から高電圧電源系システムの回路へのレベル変換
だけでなく、その逆の方向へのレベル変換も可能になる
。
■cc電位、r−トはVDD電位、ソースはサブストレ
ー)(N型半導体基板のPウェル)K接続されておシ、
vcc電源、vDD電源間の電流の流れ込みを防止して
いるので、vcc≦VDD、vDD〈vccのどちらの
場合でも使用可能である。即ち、低電圧電源系システム
の回路から高電圧電源系システムの回路へのレベル変換
だけでなく、その逆の方向へのレベル変換も可能になる
。
第4図はさらに他の実施例に係るレベルコンバータを示
している。4ノおよび42はそれぞれ初段の第1のクロ
ックドインバータおよび第2のクロックドインバータで
あって、相補的な選択信号M、Mによっていずれか一方
が動作可能状態に選択されるものであシ、第1のクロッ
クドインバータ4ノはTTLレベルの入力で駆動し得る
ように回路閾値が低くなっており、第2のクロックドイ
ンバータ42 FiCMOSレベルの入力で駆動し得る
ような回路閾値を有する。即ち、上記第1のクロックド
インバータ4ノは、PチャネルトランジスタQ41とN
チャネルトランジスタQ42とからなるCMOSインバ
ータを低電圧電源vccノードと接地端との間に接続し
、vccノードと上記PチャネルトランジスタQ41の
ソースとの間に負荷抵抗(MO8抵抗、拡散抵抗1.j
? IJシリコン抵抗等で実現可能)RLを挿入し、こ
のPチャネルトランジスタQ41と前記Nチャネルトラ
ンジスタQ42との間に相補的な選択信号M、Mが各対
応してダートに入力するスイッチ用のPチャネルトラン
ジスタQ43およびNチャネルトランジスタQ44を直
列に挿入し、このスイッチ用トランジスタQ 、Q
のドレイン相互接続点を出力ノードとしたものである
。また、前記第2のクロックドインバータ42は、Pチ
ャネルトランジスタQ45とNチャネルトランジスタQ
46とからなるCMOSインバータを前記vccノード
と接地端との間に接続し、このPチャネルトランジスタ
Q とNチャネルトランジスタQ46との間に相補的な
選択信号M、Mが各対応してダートに入力するスイッチ
用のPチャネルトランジスタQ47およびNチャネルト
ランジスタQ48を直列に挿入し、このスイッチ用トラ
ンジスタQ 、Q のドレイン相互接続点を出力ノ
ードとしたものである。
している。4ノおよび42はそれぞれ初段の第1のクロ
ックドインバータおよび第2のクロックドインバータで
あって、相補的な選択信号M、Mによっていずれか一方
が動作可能状態に選択されるものであシ、第1のクロッ
クドインバータ4ノはTTLレベルの入力で駆動し得る
ように回路閾値が低くなっており、第2のクロックドイ
ンバータ42 FiCMOSレベルの入力で駆動し得る
ような回路閾値を有する。即ち、上記第1のクロックド
インバータ4ノは、PチャネルトランジスタQ41とN
チャネルトランジスタQ42とからなるCMOSインバ
ータを低電圧電源vccノードと接地端との間に接続し
、vccノードと上記PチャネルトランジスタQ41の
ソースとの間に負荷抵抗(MO8抵抗、拡散抵抗1.j
? IJシリコン抵抗等で実現可能)RLを挿入し、こ
のPチャネルトランジスタQ41と前記Nチャネルトラ
ンジスタQ42との間に相補的な選択信号M、Mが各対
応してダートに入力するスイッチ用のPチャネルトラン
ジスタQ43およびNチャネルトランジスタQ44を直
列に挿入し、このスイッチ用トランジスタQ 、Q
のドレイン相互接続点を出力ノードとしたものである
。また、前記第2のクロックドインバータ42は、Pチ
ャネルトランジスタQ45とNチャネルトランジスタQ
46とからなるCMOSインバータを前記vccノード
と接地端との間に接続し、このPチャネルトランジスタ
Q とNチャネルトランジスタQ46との間に相補的な
選択信号M、Mが各対応してダートに入力するスイッチ
用のPチャネルトランジスタQ47およびNチャネルト
ランジスタQ48を直列に挿入し、このスイッチ用トラ
ンジスタQ 、Q のドレイン相互接続点を出力ノ
ードとしたものである。
上記第1.第2のクロックドインバータ41゜42の各
出力ノードは共通に接続され、この出力ノードにvcc
t源を動作電源とする第1.第2のCMOSインバータ
12.13が縦続接続されている。
出力ノードは共通に接続され、この出力ノードにvcc
t源を動作電源とする第1.第2のCMOSインバータ
12.13が縦続接続されている。
そして、この二段のインバータ12.13の各出力がv
DD電源を動作電源とするCMOSレベルシフト回路1
4の入力となシ、このレベルシフト回路14の出力側に
上記VIID電源を動作電源とする第3、第4のCMO
Sインバータ15,16が縦続接続されている。
DD電源を動作電源とするCMOSレベルシフト回路1
4の入力となシ、このレベルシフト回路14の出力側に
上記VIID電源を動作電源とする第3、第4のCMO
Sインバータ15,16が縦続接続されている。
上記レベルコンバータにおいて、選択信号M、Mが@Q
#、@l#のときには第1のクロックドインバータ41
が選択される。この第1のクロックドインバータ41は
、第1図のレベルコンバータニオける初段のインバータ
11と同様な作用を有している。また、上記とは逆に、
選択信号M、Mが“1#。
#、@l#のときには第1のクロックドインバータ41
が選択される。この第1のクロックドインバータ41は
、第1図のレベルコンバータニオける初段のインバータ
11と同様な作用を有している。また、上記とは逆に、
選択信号M、Mが“1#。
@O#のときには第2のクロックドインバータ42カ選
択され、CMOSレベルの入力による駆動が可能である
。
択され、CMOSレベルの入力による駆動が可能である
。
第5図はさらに他の実施例に係るレベルコンバータを示
しておシ、第4図のレベルコンバータに比べて、vcc
電源ノードをNチャネルトランジスタQ51を介して第
1.第2のクロツクドインノ%11−タ41.42およ
び第1.第2のCMOSインバータ12.13の各電源
ノードに接続し、このトランジスタQ51のダートをv
DD電源ノードに接続し、その基板バイアスをソースと
同電位にしている点が異なシ、その他の部分は同じであ
るので第4図中と同一符号を付している。
しておシ、第4図のレベルコンバータに比べて、vcc
電源ノードをNチャネルトランジスタQ51を介して第
1.第2のクロツクドインノ%11−タ41.42およ
び第1.第2のCMOSインバータ12.13の各電源
ノードに接続し、このトランジスタQ51のダートをv
DD電源ノードに接続し、その基板バイアスをソースと
同電位にしている点が異なシ、その他の部分は同じであ
るので第4図中と同一符号を付している。
上記第5図のレベルコンバータによれば、前記各実施例
で述べた長所を全て備えており、TTLレベルの入力に
よる駆動とCMOSレベルの入力による駆動を選択でき
、しかも低電圧電源系システムと? ′ 高電圧電源系システムとの間で任意の一方向ヘレ
ベル変換を行うことができる。
で述べた長所を全て備えており、TTLレベルの入力に
よる駆動とCMOSレベルの入力による駆動を選択でき
、しかも低電圧電源系システムと? ′ 高電圧電源系システムとの間で任意の一方向ヘレ
ベル変換を行うことができる。
なお、上記実施例における初段のクロックドインバータ
41,42は、それぞれ第6図乃至第8図に示すように
変形実施することができる。即ち、第6図においては、
第5図中の負荷抵抗RLをゲートが接地されたPチャネ
ルトランジスタQlによシ形成したものであシ、第7図
においては、第5図中のCMOSインバータとスイッチ
用トランジスタCQ45+Q44)および(Q47.Q
48)との接続位置を入れ替えたものであシ、第8図に
おいては、上記第7図中の負荷抵抗九をダートが接地さ
れたPチャネルトランジスタQ81によ)形成したもの
である。
41,42は、それぞれ第6図乃至第8図に示すように
変形実施することができる。即ち、第6図においては、
第5図中の負荷抵抗RLをゲートが接地されたPチャネ
ルトランジスタQlによシ形成したものであシ、第7図
においては、第5図中のCMOSインバータとスイッチ
用トランジスタCQ45+Q44)および(Q47.Q
48)との接続位置を入れ替えたものであシ、第8図に
おいては、上記第7図中の負荷抵抗九をダートが接地さ
れたPチャネルトランジスタQ81によ)形成したもの
である。
[発明の効果]
上述したように本発明のレベルコンバータによれば、T
TLレベルの入力で駆動する場合でも貫通電流の増大と
か伝達時間の増大をまねかずにCMOSレベルに変換す
ることが可能であ)、さらに低電圧電源系回路と高電圧
電源系回路との間で任意の一方向へレベル変換を行う双
方向インターフニース機能を持たせることが容易である
等の効果が得られる。
TLレベルの入力で駆動する場合でも貫通電流の増大と
か伝達時間の増大をまねかずにCMOSレベルに変換す
ることが可能であ)、さらに低電圧電源系回路と高電圧
電源系回路との間で任意の一方向へレベル変換を行う双
方向インターフニース機能を持たせることが容易である
等の効果が得られる。
第1図は本発明のレベルコンバータの一実施例を示す回
路図、第2図は第1図中のCMOSインバータを取シ出
して示す回路図、第3図乃至第5図はそれぞれ他の実施
例を示す回路図、第6図乃至第8図はそれぞれ第5図中
の初段インバータの変形例を示す回路図、第9図は従来
のレベルコンバータを示す回路図である。 11.41.42・・・初段インバータ、14・・・C
MOSレベルシフト回路、RL・・・負荷抵抗、Ql、
。 Ql21 q4. t Q42 j Q45 # Q
46°−CMOSインノ9−タ用トランジスタ、Q
、Q 、Q 、Q ・・・スイツチ用トランジス
タ、Q 、Q ・・・Nチャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第6図 Vcc 051〜 〜RL 簡 M〜Q47 N 〜Q6 第8図 第7図
路図、第2図は第1図中のCMOSインバータを取シ出
して示す回路図、第3図乃至第5図はそれぞれ他の実施
例を示す回路図、第6図乃至第8図はそれぞれ第5図中
の初段インバータの変形例を示す回路図、第9図は従来
のレベルコンバータを示す回路図である。 11.41.42・・・初段インバータ、14・・・C
MOSレベルシフト回路、RL・・・負荷抵抗、Ql、
。 Ql21 q4. t Q42 j Q45 # Q
46°−CMOSインノ9−タ用トランジスタ、Q
、Q 、Q 、Q ・・・スイツチ用トランジス
タ、Q 、Q ・・・Nチャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第6図 Vcc 051〜 〜RL 簡 M〜Q47 N 〜Q6 第8図 第7図
Claims (3)
- (1)第1の電源電圧を有する第1電源ノードと接地端
との間に直列に接続された負荷抵抗およびCMOSイン
バータを有する初段インバータと、この初段インバータ
の後段に設けられた第2の電源電圧を動作電源とするC
MOSレベルシフト回路とが同一半導体チップ上に形成
されてなることを特徴とするレベルコンバータ。 - (2)前記第1電源ノードと初段インバータの負荷抵抗
の一端との間に、ゲートに前記第2の電源電圧が与えら
れ、基板バイアスがソースと同電位にされたNチャネル
トランジスタを挿入してなることを特徴とする前記特許
請求の範囲第1項記載のレベルコンバータ。 - (3)前記初段インバータは、前記負荷抵抗と接地端と
の間でCMOSインバータに直列にスイッチ用MOSト
ランジスタが接続されてなる第1のクロックドインバー
タと、この第1のクロックドインバータに並列接続され
、CMOSインバータに直列にスイッチ用MOSトラン
ジスタが接続されてなる第2のクロックドインバータと
を有し、上記2個のクロックドインバータの入力ノード
相互、出力ノード相互が共通に接続され、上記2個のク
ロックドインバータはそれぞれのスイッチ用MOSトラ
ンジスタが選択信号により択一的に動作状態となるよう
にスイッチ制御されることを特徴とする前記特許請求の
範囲第1項または第2項に記載のレベルコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61311548A JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61311548A JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63164526A true JPS63164526A (ja) | 1988-07-07 |
Family
ID=18018561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61311548A Pending JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63164526A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
WO2011148446A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | レベルシフタおよびそれを備えた半導体集積回路 |
-
1986
- 1986-12-25 JP JP61311548A patent/JPS63164526A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
EP1134893A3 (en) * | 2000-03-14 | 2006-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
CN100344062C (zh) * | 2000-03-14 | 2007-10-17 | 株式会社半导体能源研究所 | 电平移动器 |
WO2011148446A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | レベルシフタおよびそれを備えた半導体集積回路 |
US8653879B2 (en) | 2010-05-24 | 2014-02-18 | Panasonic Corporation | Level shifter and semiconductor integrated circuit including the shifter |
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