JPS63164526A - レベルコンバ−タ - Google Patents
レベルコンバ−タInfo
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- JPS63164526A JPS63164526A JP61311548A JP31154886A JPS63164526A JP S63164526 A JPS63164526 A JP S63164526A JP 61311548 A JP61311548 A JP 61311548A JP 31154886 A JP31154886 A JP 31154886A JP S63164526 A JPS63164526 A JP S63164526A
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路内に形成されるレベルコンバ
ータに係り、特にＴＴＬ （ トランジスタ・トランジ
スタ・ロジック）回路とｃｙｒｏｓ （相補性絶縁ダー
ト型）回路との間のインターフェースとして使用される
ものである。
ータに係り、特にＴＴＬ （ トランジスタ・トランジ
スタ・ロジック）回路とｃｙｒｏｓ （相補性絶縁ダー
ト型）回路との間のインターフェースとして使用される
ものである。
（従来の技術）
従来のレベルコンバータは第９図に示すように構成され
ていた。即ち、低電圧電源■ を用いる抵抗負荷型ＭＯ
Ｓインバータ９１を初段に有し、次段に高電圧電源ｖＤ
Ｄを用いるＣＭＯＳレベルシフト回路９２を有し、その
後段にｖＴ）Ｄ電源を用いるＣＭＯＳインバータ９３．
９４を有するものである。上記初段インバータ９ノは、
ＮチャネルトランジスタＱ９１と抵抗Ｒ，とで構成され
ているので、入力にハイレベル”Ｈ″の電位が加えられ
て上記トランジスタＱ９１がオン状態になると、ｖｃｃ
電源と接地端との間に次式で示される貫通電流Ｉｃｃが
流れる。
ていた。即ち、低電圧電源■ を用いる抵抗負荷型ＭＯ
Ｓインバータ９１を初段に有し、次段に高電圧電源ｖＤ
Ｄを用いるＣＭＯＳレベルシフト回路９２を有し、その
後段にｖＴ）Ｄ電源を用いるＣＭＯＳインバータ９３．
９４を有するものである。上記初段インバータ９ノは、
ＮチャネルトランジスタＱ９１と抵抗Ｒ，とで構成され
ているので、入力にハイレベル”Ｈ″の電位が加えられ
て上記トランジスタＱ９１がオン状態になると、ｖｃｃ
電源と接地端との間に次式で示される貫通電流Ｉｃｃが
流れる。
ここでＳ ＲＯＮは初段トランジスタＱ９１のオン抵抗
である。この電流ＩＣｃは、０Ｍ０８回路にとってはか
なシ大きな値であシ、また静的消費電流として考えられ
るので、この値が大きいことＦｉ ０Ｍ０８回路として
は致命的な問題である。
である。この電流ＩＣｃは、０Ｍ０８回路にとってはか
なシ大きな値であシ、また静的消費電流として考えられ
るので、この値が大きいことＦｉ ０Ｍ０８回路として
は致命的な問題である。
然るニ、上記レベルコンバータをＴＴＬレベルの入力で
駆動しようとすると、初段トランジスタＱ？１の相互コ
ンダクタンス１７ｍを上げるべく、チャネル幅を非常に
大きくするか、負荷抵抗Ｒ，の値を大きくしなければな
らない。しかし、そうすると、前者の場合には初段トラ
ンジスタＱ９１がオンしたときの貫通電流Ｉｃｅが増大
すると−う問題があり、後者の場合には伝達時間ｔｐｄ
が増大するという問題がある。
駆動しようとすると、初段トランジスタＱ？１の相互コ
ンダクタンス１７ｍを上げるべく、チャネル幅を非常に
大きくするか、負荷抵抗Ｒ，の値を大きくしなければな
らない。しかし、そうすると、前者の場合には初段トラ
ンジスタＱ９１がオンしたときの貫通電流Ｉｃｅが増大
すると−う問題があり、後者の場合には伝達時間ｔｐｄ
が増大するという問題がある。
また、上記レベルコンパレータにおいて、ｖｃｃ電源ノ
ードと■ＤＤ電源ノードとの間に形成されているダイオ
ードＤ／／′ｉ、アノード側がｖｃｃｔ源ノード、カソ
ード側がｖＤＤ電源ノードに接続されているので、ｖｃ
ｃ≦ｖＤＤの場合、つまシ低電圧電源系から高電圧電源
系回路へのインターフェース（たとえばＴＴＬ回路から
０Ｍ０８回路へのインターフェース）としてのみしか使
用できない。
ードと■ＤＤ電源ノードとの間に形成されているダイオ
ードＤ／／′ｉ、アノード側がｖｃｃｔ源ノード、カソ
ード側がｖＤＤ電源ノードに接続されているので、ｖｃ
ｃ≦ｖＤＤの場合、つまシ低電圧電源系から高電圧電源
系回路へのインターフェース（たとえばＴＴＬ回路から
０Ｍ０８回路へのインターフェース）としてのみしか使
用できない。
（発明が解決しようとする問題点）
本発明は、上記したようにＴＴＬレベルの入力で駆動し
ようとすると貫通電流の増大とか伝達時間の増大をまね
いてしまうという問題点を解決すべくなされたもので、
ＴＴＬレベルの入力で駆動する場合でも貫通電流の増大
とか伝達時間の増大をまねかずにＣＭＯＳレベルに変換
することが可能であり、低電圧電源系回路と高電圧電源
系回路との間で任意の一方向へレベル変換が可能な双方
向インターフェース機能を持たせることが容易なレベル
コンバータを提供することを目的とする。
ようとすると貫通電流の増大とか伝達時間の増大をまね
いてしまうという問題点を解決すべくなされたもので、
ＴＴＬレベルの入力で駆動する場合でも貫通電流の増大
とか伝達時間の増大をまねかずにＣＭＯＳレベルに変換
することが可能であり、低電圧電源系回路と高電圧電源
系回路との間で任意の一方向へレベル変換が可能な双方
向インターフェース機能を持たせることが容易なレベル
コンバータを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明のレベルコン・９−夕は、第１の電源電圧を有す
る第１電源ノードと接地端との間に直列に接続された負
荷抵抗およびＣＭＯＳインバータを有する初段インバー
タと、この初段インバータの後段に第２の電源電圧を動
作電源とするＣＭＯＳレベルシフト回路を有し、これら
を同一半導体チップ上に形成してなることを特徴とする
。
る第１電源ノードと接地端との間に直列に接続された負
荷抵抗およびＣＭＯＳインバータを有する初段インバー
タと、この初段インバータの後段に第２の電源電圧を動
作電源とするＣＭＯＳレベルシフト回路を有し、これら
を同一半導体チップ上に形成してなることを特徴とする
。
（作用）
初段イン−ぐ−タにおいて、負荷抵抗を介して第１の電
源電圧が供給されるＣＭＯＳインバータは、−そのＰチ
ャネルトランジスタとＮチャネルトランジスタとのｇｍ
比を選定することによって回路閾値を十分に下げること
が可能になるので、ＴＴＬレベル入力による駆動が可能
になる。また、初段インバータはＣＭＯＳインバータを
用いているので、貫通電流を抑えることが可能である。
源電圧が供給されるＣＭＯＳインバータは、−そのＰチ
ャネルトランジスタとＮチャネルトランジスタとのｇｍ
比を選定することによって回路閾値を十分に下げること
が可能になるので、ＴＴＬレベル入力による駆動が可能
になる。また、初段インバータはＣＭＯＳインバータを
用いているので、貫通電流を抑えることが可能である。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示すレベルコンバータは半導体集積回路化
されておシ、１１は初段インバータであり、第１の電源
電圧ｖｃｃを有する第１電源ノードと接地端との間に負
荷抵抗ＲＬおよびＣＭＯＳインバータ（Ｐチャネルトラ
ンジスタＱ１１とＮチャネルトランジスタＱ１２とから
なる）が直列に接続されている。このＣＭＯＳインバー
タの出力ノードには、前記電源電圧ｖｃｃを動作電源と
する第１１第２のＣＭＯＳインバータ１２．１３が縦続
接続されている。そして、この二段のインバータ１２゜
１３の各出力が第２の電源電圧ｖＤＤを動作電源と゛す
るＣＭＯＳレベルシフト回路１４の入力となシ、このレ
ベルシフト回路１４の出力側に上記ｖＤＤ電源を動作電
源とする第３．第４のＣＭＯＳインバータ６一 １５．１６が縦続接続されている。なお、上記各ＣＭＯ
Ｓインバータ１２．１３，１５．１６は、第２図に示す
ようにＰチャネルトランジスタＱ２１とＮチャネルトラ
ンジスタロ２□とが接続されている。
る。第１図に示すレベルコンバータは半導体集積回路化
されておシ、１１は初段インバータであり、第１の電源
電圧ｖｃｃを有する第１電源ノードと接地端との間に負
荷抵抗ＲＬおよびＣＭＯＳインバータ（Ｐチャネルトラ
ンジスタＱ１１とＮチャネルトランジスタＱ１２とから
なる）が直列に接続されている。このＣＭＯＳインバー
タの出力ノードには、前記電源電圧ｖｃｃを動作電源と
する第１１第２のＣＭＯＳインバータ１２．１３が縦続
接続されている。そして、この二段のインバータ１２゜
１３の各出力が第２の電源電圧ｖＤＤを動作電源と゛す
るＣＭＯＳレベルシフト回路１４の入力となシ、このレ
ベルシフト回路１４の出力側に上記ｖＤＤ電源を動作電
源とする第３．第４のＣＭＯＳインバータ６一 １５．１６が縦続接続されている。なお、上記各ＣＭＯ
Ｓインバータ１２．１３，１５．１６は、第２図に示す
ようにＰチャネルトランジスタＱ２１とＮチャネルトラ
ンジスタロ２□とが接続されている。
上記レベルコンバータにおいて、初段イン／？ −タ１
１はＣＭＯＳインバータに負荷抵抗札を介してｖｃｃ電
源が供給されているので、ＣＭＯＳインバータのＰチャ
ネルトランジスタＱ１１とＮチャネルトランジスタＱ１
２とのｇｍ比を選定することによって回路閾値を十分に
下げることが可能になるので、ＴＴＬレベルの入力によ
る駆動が可能になる。また、初段インバータ１ノはＣＭ
ＯＳインバータを用いているので、従来例のＮチャネル
トランジスタと負荷抵抗とからなるインバータを用いる
場合に比べて貫通電流を抑えることが可能であシ、負荷
抵抗ＲＬを挿入したことに起因して伝達時間ｔ ｐ ｄ
の増大をまねくことは殆んどない。
１はＣＭＯＳインバータに負荷抵抗札を介してｖｃｃ電
源が供給されているので、ＣＭＯＳインバータのＰチャ
ネルトランジスタＱ１１とＮチャネルトランジスタＱ１
２とのｇｍ比を選定することによって回路閾値を十分に
下げることが可能になるので、ＴＴＬレベルの入力によ
る駆動が可能になる。また、初段インバータ１ノはＣＭ
ＯＳインバータを用いているので、従来例のＮチャネル
トランジスタと負荷抵抗とからなるインバータを用いる
場合に比べて貫通電流を抑えることが可能であシ、負荷
抵抗ＲＬを挿入したことに起因して伝達時間ｔ ｐ ｄ
の増大をまねくことは殆んどない。
第３図は他の実施例に係るレベルコンバータを示してお
シ、第１図に示したレベルコンバータに比べて、ｖｃｃ
電源ノードをＮチャネルトランジスタＱ３．を介して前
述したような初段のイン・ぐ−タ１１、第１のＣＭＯＳ
インバータ１２および第２のＣＭＯＳインバータ１３の
各電源ノードに接続し、このトランジスタＱ５１のダー
トをｖＤＤ電源ノードに接続し、その基板バイアスをソ
ースと同電位にしている点が異なシ、その他の部分は同
じであるので第１図中と同一符号を付している。
シ、第１図に示したレベルコンバータに比べて、ｖｃｃ
電源ノードをＮチャネルトランジスタＱ３．を介して前
述したような初段のイン・ぐ−タ１１、第１のＣＭＯＳ
インバータ１２および第２のＣＭＯＳインバータ１３の
各電源ノードに接続し、このトランジスタＱ５１のダー
トをｖＤＤ電源ノードに接続し、その基板バイアスをソ
ースと同電位にしている点が異なシ、その他の部分は同
じであるので第１図中と同一符号を付している。
上記レベルコンバータにおいて、Ｐチャネルトランジス
タのサラストレートはｖＤＤ電位に接続されているので
、Ｖｃｃ＜ｖＤＤのとき、パックｒ−）バイアス効果に
よシ閾値電圧（ｖＴＨＰ）が下がる。
タのサラストレートはｖＤＤ電位に接続されているので
、Ｖｃｃ＜ｖＤＤのとき、パックｒ−）バイアス効果に
よシ閾値電圧（ｖＴＨＰ）が下がる。
従って、初段のインバータ１１の入力電圧のハイレベル
がｖｃｃ電源電圧のＡ程度に低い場合であっても、Ｖ□
ｐ＜Ｖａｓｐが保たれるので、Ｐチャネルトランジスタ
ロ１．はオフ状態で６．！７、Ｎチャネルトランジスタ
Ｑ１２はｇｍが大きいのでオン状態になる。また、Ｐチ
ャネルトランジスタＱ１１のソース電圧が負荷抵抗ＲＬ
の電圧降下によシｖｃｃ電源電圧よシ低くなるので、”
ｒＨＰと先にＶ。Ｓ、も小さくなシ、初段のインバータ
１１の入力電圧がロウレベルの場合にＶ。ＩＩＰ ＜
ｖＴＨＰの関係が保たれてＰチャネルトランジスタロ１
．はオン状態になる。即ち、入力電圧（特に、ハイレベ
ル）がｖｃｃ電源電圧よシ低くても、小さな消費電流で
初段のインバータ１１を駆動することが可能である。
がｖｃｃ電源電圧のＡ程度に低い場合であっても、Ｖ□
ｐ＜Ｖａｓｐが保たれるので、Ｐチャネルトランジスタ
ロ１．はオフ状態で６．！７、Ｎチャネルトランジスタ
Ｑ１２はｇｍが大きいのでオン状態になる。また、Ｐチ
ャネルトランジスタＱ１１のソース電圧が負荷抵抗ＲＬ
の電圧降下によシｖｃｃ電源電圧よシ低くなるので、”
ｒＨＰと先にＶ。Ｓ、も小さくなシ、初段のインバータ
１１の入力電圧がロウレベルの場合にＶ。ＩＩＰ ＜
ｖＴＨＰの関係が保たれてＰチャネルトランジスタロ１
．はオン状態になる。即ち、入力電圧（特に、ハイレベ
ル）がｖｃｃ電源電圧よシ低くても、小さな消費電流で
初段のインバータ１１を駆動することが可能である。
また、前記ＮチャネルトランジスタＱ３１のドレインは
■ｃｃ電位、ｒ−トはＶＤＤ電位、ソースはサブストレ
ー）（Ｎ型半導体基板のＰウェル）Ｋ接続されておシ、
ｖｃｃ電源、ｖＤＤ電源間の電流の流れ込みを防止して
いるので、ｖｃｃ≦ＶＤＤ、ｖＤＤ〈ｖｃｃのどちらの
場合でも使用可能である。即ち、低電圧電源系システム
の回路から高電圧電源系システムの回路へのレベル変換
だけでなく、その逆の方向へのレベル変換も可能になる
。
■ｃｃ電位、ｒ−トはＶＤＤ電位、ソースはサブストレ
ー）（Ｎ型半導体基板のＰウェル）Ｋ接続されておシ、
ｖｃｃ電源、ｖＤＤ電源間の電流の流れ込みを防止して
いるので、ｖｃｃ≦ＶＤＤ、ｖＤＤ〈ｖｃｃのどちらの
場合でも使用可能である。即ち、低電圧電源系システム
の回路から高電圧電源系システムの回路へのレベル変換
だけでなく、その逆の方向へのレベル変換も可能になる
。
第４図はさらに他の実施例に係るレベルコンバータを示
している。４ノおよび４２はそれぞれ初段の第１のクロ
ックドインバータおよび第２のクロックドインバータで
あって、相補的な選択信号Ｍ、Ｍによっていずれか一方
が動作可能状態に選択されるものであシ、第１のクロッ
クドインバータ４ノはＴＴＬレベルの入力で駆動し得る
ように回路閾値が低くなっており、第２のクロックドイ
ンバータ４２ ＦｉＣＭＯＳレベルの入力で駆動し得る
ような回路閾値を有する。即ち、上記第１のクロックド
インバータ４ノは、ＰチャネルトランジスタＱ４１とＮ
チャネルトランジスタＱ４２とからなるＣＭＯＳインバ
ータを低電圧電源ｖｃｃノードと接地端との間に接続し
、ｖｃｃノードと上記ＰチャネルトランジスタＱ４１の
ソースとの間に負荷抵抗（ＭＯ８抵抗、拡散抵抗１．ｊ
？ ＩＪシリコン抵抗等で実現可能）ＲＬを挿入し、こ
のＰチャネルトランジスタＱ４１と前記Ｎチャネルトラ
ンジスタＱ４２との間に相補的な選択信号Ｍ、Ｍが各対
応してダートに入力するスイッチ用のＰチャネルトラン
ジスタＱ４３およびＮチャネルトランジスタＱ４４を直
列に挿入し、このスイッチ用トランジスタＱ 、Ｑ
のドレイン相互接続点を出力ノードとしたものである
。また、前記第２のクロックドインバータ４２は、Ｐチ
ャネルトランジスタＱ４５とＮチャネルトランジスタＱ
４６とからなるＣＭＯＳインバータを前記ｖｃｃノード
と接地端との間に接続し、このＰチャネルトランジスタ
Ｑ とＮチャネルトランジスタＱ４６との間に相補的な
選択信号Ｍ、Ｍが各対応してダートに入力するスイッチ
用のＰチャネルトランジスタＱ４７およびＮチャネルト
ランジスタＱ４８を直列に挿入し、このスイッチ用トラ
ンジスタＱ 、Ｑ のドレイン相互接続点を出力ノ
ードとしたものである。
している。４ノおよび４２はそれぞれ初段の第１のクロ
ックドインバータおよび第２のクロックドインバータで
あって、相補的な選択信号Ｍ、Ｍによっていずれか一方
が動作可能状態に選択されるものであシ、第１のクロッ
クドインバータ４ノはＴＴＬレベルの入力で駆動し得る
ように回路閾値が低くなっており、第２のクロックドイ
ンバータ４２ ＦｉＣＭＯＳレベルの入力で駆動し得る
ような回路閾値を有する。即ち、上記第１のクロックド
インバータ４ノは、ＰチャネルトランジスタＱ４１とＮ
チャネルトランジスタＱ４２とからなるＣＭＯＳインバ
ータを低電圧電源ｖｃｃノードと接地端との間に接続し
、ｖｃｃノードと上記ＰチャネルトランジスタＱ４１の
ソースとの間に負荷抵抗（ＭＯ８抵抗、拡散抵抗１．ｊ
？ ＩＪシリコン抵抗等で実現可能）ＲＬを挿入し、こ
のＰチャネルトランジスタＱ４１と前記Ｎチャネルトラ
ンジスタＱ４２との間に相補的な選択信号Ｍ、Ｍが各対
応してダートに入力するスイッチ用のＰチャネルトラン
ジスタＱ４３およびＮチャネルトランジスタＱ４４を直
列に挿入し、このスイッチ用トランジスタＱ 、Ｑ
のドレイン相互接続点を出力ノードとしたものである
。また、前記第２のクロックドインバータ４２は、Ｐチ
ャネルトランジスタＱ４５とＮチャネルトランジスタＱ
４６とからなるＣＭＯＳインバータを前記ｖｃｃノード
と接地端との間に接続し、このＰチャネルトランジスタ
Ｑ とＮチャネルトランジスタＱ４６との間に相補的な
選択信号Ｍ、Ｍが各対応してダートに入力するスイッチ
用のＰチャネルトランジスタＱ４７およびＮチャネルト
ランジスタＱ４８を直列に挿入し、このスイッチ用トラ
ンジスタＱ 、Ｑ のドレイン相互接続点を出力ノ
ードとしたものである。
上記第１．第２のクロックドインバータ４１゜４２の各
出力ノードは共通に接続され、この出力ノードにｖｃｃ
ｔ源を動作電源とする第１．第２のＣＭＯＳインバータ
１２．１３が縦続接続されている。
出力ノードは共通に接続され、この出力ノードにｖｃｃ
ｔ源を動作電源とする第１．第２のＣＭＯＳインバータ
１２．１３が縦続接続されている。
そして、この二段のインバータ１２．１３の各出力がｖ
ＤＤ電源を動作電源とするＣＭＯＳレベルシフト回路１
４の入力となシ、このレベルシフト回路１４の出力側に
上記ＶＩＩＤ電源を動作電源とする第３、第４のＣＭＯ
Ｓインバータ１５，１６が縦続接続されている。
ＤＤ電源を動作電源とするＣＭＯＳレベルシフト回路１
４の入力となシ、このレベルシフト回路１４の出力側に
上記ＶＩＩＤ電源を動作電源とする第３、第４のＣＭＯ
Ｓインバータ１５，１６が縦続接続されている。
上記レベルコンバータにおいて、選択信号Ｍ、Ｍが＠Ｑ
＃、＠ｌ＃のときには第１のクロックドインバータ４１
が選択される。この第１のクロックドインバータ４１は
、第１図のレベルコンバータニオける初段のインバータ
１１と同様な作用を有している。また、上記とは逆に、
選択信号Ｍ、Ｍが“１＃。
＃、＠ｌ＃のときには第１のクロックドインバータ４１
が選択される。この第１のクロックドインバータ４１は
、第１図のレベルコンバータニオける初段のインバータ
１１と同様な作用を有している。また、上記とは逆に、
選択信号Ｍ、Ｍが“１＃。
＠Ｏ＃のときには第２のクロックドインバータ４２カ選
択され、ＣＭＯＳレベルの入力による駆動が可能である
。
択され、ＣＭＯＳレベルの入力による駆動が可能である
。
第５図はさらに他の実施例に係るレベルコンバータを示
しておシ、第４図のレベルコンバータに比べて、ｖｃｃ
電源ノードをＮチャネルトランジスタＱ５１を介して第
１．第２のクロツクドインノ％１１−タ４１．４２およ
び第１．第２のＣＭＯＳインバータ１２．１３の各電源
ノードに接続し、このトランジスタＱ５１のダートをｖ
ＤＤ電源ノードに接続し、その基板バイアスをソースと
同電位にしている点が異なシ、その他の部分は同じであ
るので第４図中と同一符号を付している。
しておシ、第４図のレベルコンバータに比べて、ｖｃｃ
電源ノードをＮチャネルトランジスタＱ５１を介して第
１．第２のクロツクドインノ％１１−タ４１．４２およ
び第１．第２のＣＭＯＳインバータ１２．１３の各電源
ノードに接続し、このトランジスタＱ５１のダートをｖ
ＤＤ電源ノードに接続し、その基板バイアスをソースと
同電位にしている点が異なシ、その他の部分は同じであ
るので第４図中と同一符号を付している。
上記第５図のレベルコンバータによれば、前記各実施例
で述べた長所を全て備えており、ＴＴＬレベルの入力に
よる駆動とＣＭＯＳレベルの入力による駆動を選択でき
、しかも低電圧電源系システムと？ ′ 高電圧電源系システムとの間で任意の一方向ヘレ
ベル変換を行うことができる。
で述べた長所を全て備えており、ＴＴＬレベルの入力に
よる駆動とＣＭＯＳレベルの入力による駆動を選択でき
、しかも低電圧電源系システムと？ ′ 高電圧電源系システムとの間で任意の一方向ヘレ
ベル変換を行うことができる。
なお、上記実施例における初段のクロックドインバータ
４１，４２は、それぞれ第６図乃至第８図に示すように
変形実施することができる。即ち、第６図においては、
第５図中の負荷抵抗ＲＬをゲートが接地されたＰチャネ
ルトランジスタＱｌによシ形成したものであシ、第７図
においては、第５図中のＣＭＯＳインバータとスイッチ
用トランジスタＣＱ４５＋Ｑ４４）および（Ｑ４７．Ｑ
４８）との接続位置を入れ替えたものであシ、第８図に
おいては、上記第７図中の負荷抵抗九をダートが接地さ
れたＰチャネルトランジスタＱ８１によ）形成したもの
である。
４１，４２は、それぞれ第６図乃至第８図に示すように
変形実施することができる。即ち、第６図においては、
第５図中の負荷抵抗ＲＬをゲートが接地されたＰチャネ
ルトランジスタＱｌによシ形成したものであシ、第７図
においては、第５図中のＣＭＯＳインバータとスイッチ
用トランジスタＣＱ４５＋Ｑ４４）および（Ｑ４７．Ｑ
４８）との接続位置を入れ替えたものであシ、第８図に
おいては、上記第７図中の負荷抵抗九をダートが接地さ
れたＰチャネルトランジスタＱ８１によ）形成したもの
である。
［発明の効果］
上述したように本発明のレベルコンバータによれば、Ｔ
ＴＬレベルの入力で駆動する場合でも貫通電流の増大と
か伝達時間の増大をまねかずにＣＭＯＳレベルに変換す
ることが可能であ）、さらに低電圧電源系回路と高電圧
電源系回路との間で任意の一方向へレベル変換を行う双
方向インターフニース機能を持たせることが容易である
等の効果が得られる。
ＴＬレベルの入力で駆動する場合でも貫通電流の増大と
か伝達時間の増大をまねかずにＣＭＯＳレベルに変換す
ることが可能であ）、さらに低電圧電源系回路と高電圧
電源系回路との間で任意の一方向へレベル変換を行う双
方向インターフニース機能を持たせることが容易である
等の効果が得られる。
第１図は本発明のレベルコンバータの一実施例を示す回
路図、第２図は第１図中のＣＭＯＳインバータを取シ出
して示す回路図、第３図乃至第５図はそれぞれ他の実施
例を示す回路図、第６図乃至第８図はそれぞれ第５図中
の初段インバータの変形例を示す回路図、第９図は従来
のレベルコンバータを示す回路図である。 １１．４１．４２・・・初段インバータ、１４・・・Ｃ
ＭＯＳレベルシフト回路、ＲＬ・・・負荷抵抗、Ｑｌ、
。 Ｑｌ２１ ｑ４． ｔ Ｑ４２ ｊ Ｑ４５ ＃ Ｑ
４６°−ＣＭＯＳインノ９−タ用トランジスタ、Ｑ
、Ｑ 、Ｑ 、Ｑ ・・・スイツチ用トランジス
タ、Ｑ 、Ｑ ・・・Ｎチャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第６図 Ｖｃｃ ０５１〜 〜ＲＬ 簡 Ｍ〜Ｑ４７ Ｎ 〜Ｑ６ 第８図 第７図
路図、第２図は第１図中のＣＭＯＳインバータを取シ出
して示す回路図、第３図乃至第５図はそれぞれ他の実施
例を示す回路図、第６図乃至第８図はそれぞれ第５図中
の初段インバータの変形例を示す回路図、第９図は従来
のレベルコンバータを示す回路図である。 １１．４１．４２・・・初段インバータ、１４・・・Ｃ
ＭＯＳレベルシフト回路、ＲＬ・・・負荷抵抗、Ｑｌ、
。 Ｑｌ２１ ｑ４． ｔ Ｑ４２ ｊ Ｑ４５ ＃ Ｑ
４６°−ＣＭＯＳインノ９−タ用トランジスタ、Ｑ
、Ｑ 、Ｑ 、Ｑ ・・・スイツチ用トランジス
タ、Ｑ 、Ｑ ・・・Ｎチャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第６図 Ｖｃｃ ０５１〜 〜ＲＬ 簡 Ｍ〜Ｑ４７ Ｎ 〜Ｑ６ 第８図 第７図
Claims (3)
- （１）第１の電源電圧を有する第１電源ノードと接地端
との間に直列に接続された負荷抵抗およびＣＭＯＳイン
バータを有する初段インバータと、この初段インバータ
の後段に設けられた第２の電源電圧を動作電源とするＣ
ＭＯＳレベルシフト回路とが同一半導体チップ上に形成
されてなることを特徴とするレベルコンバータ。 - （２）前記第１電源ノードと初段インバータの負荷抵抗
の一端との間に、ゲートに前記第２の電源電圧が与えら
れ、基板バイアスがソースと同電位にされたＮチャネル
トランジスタを挿入してなることを特徴とする前記特許
請求の範囲第１項記載のレベルコンバータ。 - （３）前記初段インバータは、前記負荷抵抗と接地端と
の間でＣＭＯＳインバータに直列にスイッチ用ＭＯＳト
ランジスタが接続されてなる第１のクロックドインバー
タと、この第１のクロックドインバータに並列接続され
、ＣＭＯＳインバータに直列にスイッチ用ＭＯＳトラン
ジスタが接続されてなる第２のクロックドインバータと
を有し、上記２個のクロックドインバータの入力ノード
相互、出力ノード相互が共通に接続され、上記２個のク
ロックドインバータはそれぞれのスイッチ用ＭＯＳトラ
ンジスタが選択信号により択一的に動作状態となるよう
にスイッチ制御されることを特徴とする前記特許請求の
範囲第１項または第２項に記載のレベルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311548A JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311548A JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164526A true JPS63164526A (ja) | 1988-07-07 |
Family
ID=18018561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311548A Pending JPS63164526A (ja) | 1986-12-25 | 1986-12-25 | レベルコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164526A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| WO2011148446A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | レベルシフタおよびそれを備えた半導体集積回路 |
-
1986
- 1986-12-25 JP JP61311548A patent/JPS63164526A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| EP1134893A3 (en) * | 2000-03-14 | 2006-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| CN100344062C (zh) * | 2000-03-14 | 2007-10-17 | 株式会社半导体能源研究所 | 电平移动器 |
| WO2011148446A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | レベルシフタおよびそれを備えた半導体集積回路 |
| US8653879B2 (en) | 2010-05-24 | 2014-02-18 | Panasonic Corporation | Level shifter and semiconductor integrated circuit including the shifter |
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