JPH09218248A

JPH09218248A - デジタル回路検査装置および方法

Info

Publication number: JPH09218248A
Application number: JP8026468A
Authority: JP
Inventors: Shigeyuki Seko; 茂幸瀬古
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-14
Filing date: 1996-02-14
Publication date: 1997-08-19

Abstract

(57)【要約】【課題】デジタル回路の検査を簡単な方法で行う。【解決手段】ＩＣ１１−１とＩＣ１１−２の接続経路
６１−１を検査する場合、調整／検査機５は、ＩＩＣ
（Inter-IC）バス４を利用して、ＩＣ１１−１にテスト
用データを供給し、ＩＣ１１−１の端子２１−１乃至２
１−５に、テスト用データを設定させる。次に、調整／
検査機５は、ＩＣ１１−２の端子２１−１６乃至２１−
２０の値を読み取らせ、読み取った値をＩＩＣバス４を
介して受け取る。そして、調整／検査機５は、受け取っ
た値を、接続経路６１−１が正常な場合における値と比
較する。このような動作を複数回行い、調整／検査機５
は、すべての動作において、それらの値が一致した場
合、この接続経路６１−１は正常であると判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路検査
装置および方法に関し、特に、デジタル回路における所
定の箇所の論理値を設定し、他の所定の箇所の論理値を
読み取り、設定された論理値と、読み取られた論理値と
の対応関係が正常であるか否かを検査するデジタル回路
検査装置および方法に関する。

【０００２】

【従来の技術】近年、様々な分野において、デジタル回
路が導入されている。カメラやテレビジョン受像機な
ど、従来、アナログ回路で構成されていた装置も、デジ
タル回路で構成されるようになってきている。

【０００３】デジタル回路は、アナログ回路と比較し
て、処理が高速で行われ、かつ、取り扱う情報が高密度
である。

【０００４】このようなデジタル回路を装置に組み込む
場合、装置の品質を管理するために回路の検査を行う必
要がある。

【０００５】しかしながら、デジタル回路の処理の高速
度性、情報の高密度性により、アナログ回路と同様の検
査法では、デジタル回路の検査を行うことが困難になり
つつある。

【０００６】そのようなデジタル回路の検査のために、
バウンダリスキャン（ＪＴＡＧ）方式によるデジタルデ
バイス検査法が考案された（IEEE std 1149.1-1990 Sta
ndard Test Access Port and Boundary-Scan Architect
ure）。

【０００７】図４は、ＪＴＡＧ方式の検査法を適用した
電子デバイスの一例を示している。このように、ＪＴＡ
Ｇ方式においては、電子デバイス（本来の処理を行う内
部ロジック１１１を有するＩＣ１０１）に、予め、５個
のテストアクセスポート（ＴＤＩ、ＴＭＳ、ＴＣＫ、Ｔ
ＲＳＴ、およびＴＤＯ）、ＴＡＰコントローラ８５、バ
ウンダリスキャンレジスタ８１、バイパスレジスタ８
２、オプションレジスタ８３、並びに、インストラクシ
ョンレジスタ８４を設ける。

【０００８】図４のＩＣ１０１においては、バウンダリ
スキャンレジスタ８１は、対応する端子９１の論理値を
記憶するシフトレジスタであり、テストアクセスポート
ＴＤＩを介して入力されたテスト用データを、シフト操
作によって、所定の端子に対応するレジスタに配置する
ようになされている。

【０００９】また、バウンダリスキャンレジスタ８１に
おいては、対応する端子の値を保持し、シフト操作によ
って、その値をテストアクセスポートＴＤＯを介して出
力するようになされている。

【００１０】バイパスレジスタ８２は、アクセスポート
ＴＤＩより入力されたデータを、バウンダリスキャンレ
ジスタ８１をバイパスし、少ないシフト操作の回数で、
アクセスポートＴＤＯから出力するのに用いられる。そ
のＩＣ（ＩＣ１０１）が、検査を行う必要のないＩＣで
ある場合、入力されたテスト用データを、単に外部（他
のＩＣ）に転送するだけの機能を実現することができ、
検査の効率を向上させることができる。

【００１１】オプションレジスタ８３は、機能拡張用の
レジスタであり、各デバイスメーカが自由に活用し、独
自の機能拡張を可能にするために備えられている。

【００１２】インストラクションレジスタ８４は、調整
および検査に必要な制御コマンドを保持するようになさ
れている。

【００１３】そして、ＴＡＰコントローラ８５は、アク
セスポートＴＭＳ，ＴＣＫ，ＴＲＳＴの状態に応じて、
上述のレジスタ８１乃至８４を制御するようになされて
いる。上述のレジスタ８１乃至８４は、すべてシフトレ
ジスタであり、個々のレジスタには直接アクセスするこ
とができないので、ＴＡＰコントローラ８５は、それら
のレジスタにシフト操作を行わせることで、レジスタの
所定の箇所に所定の値を保持させる。

【００１４】ＪＴＡＧ方式においては、所定のテストア
クセスポートに所定の制御コマンドを供給し、その制御
コマンドに従った動作を行わせた後、所定のテストアク
セスポートより動作結果を出力させ、その動作結果か
ら、電子デバイスが正常であるか否かを判断する。例え
ば、所定の箇所（レジスタ）に値を設定するＥＸＴＥＳ
Ｔコマンドを供給し、電子デバイスの所定の端子に値を
保持させ、次に、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤコマン
ドを供給し、電子デバイスの所定の端子の値をレジスタ
に読み取らせる。

【００１５】図５は、複数のＩＣで構成される回路にお
ける、ＩＣ間の接続経路のＪＴＡＧ方式による検査の一
例を示している。

【００１６】図５においては、３個のＩＣ１０１−１乃
至１０１−３（これらのＩＣは、図４に示すような検査
のための構成を有している）を有する電子回路における
ＩＣ１０１−１とＩＣ１０１−２の間の接続経路の検査
を行う。

【００１７】調整／検査機１３１は、各ＩＣ１０１−１
乃至１０１−３にテスト用データやテストのための制御
コマンドを供給するようになされている。また、調整／
検査機１３１は、ＩＣをテスト動作させた結果を読み取
り、その結果より、所定の機能が正常であるか否かを判
断するようになされている。

【００１８】例えば、調整／検査機１３１は、ＩＣ１０
１−１に、所定の値（テスト用データ）を供給し、ＩＣ
１０１−２に接続されている端子に、そのテスト用デー
タを設定させ、次に、ＩＣ１０１−２に、ＩＣ１０１−
１に接続されている端子の値を読み取るコマンドを供給
し、それらの端子の値を読み取らせた後、ＩＣ１０１−
１に設定した値と、ＩＣ１０１−２より読み取られた値
を比較することで、ＩＣ１０１−１とＩＣ１０１−２の
間の接続経路が正常であるか否かを判断する。

【００１９】テスト用データをＩＣ１０１−１の所定の
端子に設定するとき、最初に、調整／検査機１３１は、
テスト用の制御コマンド（ＥＸＴＥＳＴ）を、ＩＣ１０
１−１に入力し、テストデータ用のテストアクセスポー
トＴＤＩに、テスト用データを入力する。テスト用デー
タは、データを設定する端子に対応するバウンダリスキ
ャンレジスタ８１ａに到達するまで、バウンダリスキャ
ンレジスタ８１上をシフトされていく。

【００２０】次に、調整／検査機１３１は、ＩＣ１０１
−１の所定の端子に接続されている、ＩＣ１０１−２の
端子の値を読み取るための制御コマンド（ＳＡＭＰＬＥ
／ＰＲＥＬＯＡＤ）をＩＣ１０１−２に入力し、ＩＣ１
０１−２の各端子の値を、その端子に対応するバウンダ
リスキャンレジスタ８１ｂに記憶させる。

【００２１】そして、調整／検査機１３１は、このよう
にサンプリングした値が、ＩＣ１０１−２のアクセスポ
ートＴＤＯ、ＩＣ１０１−３のアクセスポートＴＤＩ、
ＩＣ１０１−３のバイパスレジスタ８２およびテストア
クセスポートＴＤＯを介して、調整／検査機１３１に供
給されるまでシフトされるように、ＩＣ１０１−２とＩ
Ｃ１０１−３に制御コマンドを供給する。

【００２２】このようにして、テスト用データを、ＩＣ
１０１−１のバウンダリスキャンレジスタ８１のうち所
定のバウンダリレジスタ８１ａまでシフトさせていき、
所定の端子に値を設定した後、値を設定したＩＣ１０１
−１の端子に接続されているＩＣ１０１−２の端子の値
を、対応するバウンダリスキャンレジスタ８１ｂに記憶
させ、その値を調整／検査機１３１に到達するまでシフ
トさせることで、テストの結果を取得し、その結果より
電子デバイスの状態を検査する。

【００２３】

【発明が解決しようとする課題】しかしながら、ＪＴＡ
Ｇ方式の検査においては、検査の対象となるＩＣに、多
くのテストアクセスポートを設け、さらに、バイパスレ
ジスタ、オプションレジスタ、インストラクションレジ
スタなどのレジスタ、および、制御コマンドをデコード
するデコーダ（ＴＡＰコントローラ８５）を設けるた
め、多くのＩＣ内のセルを、検査のために消費してしま
い、本来の動作を行う内部ロジック１１１として使用で
きるセルが少なくなってしまうという問題を有してい
る。

【００２４】さらに、テスト用データの設定、およびテ
ストの結果の取得は、各ＩＣのバウンダリスキャンレジ
スタ８１を直列に接続した１本の長いシフトレジスタを
操作することで行われるので、膨大なビット列を取り扱
う必要があり、検査用プログラムが煩雑になるととも
に、ＩＣの追加や削除に伴う回路の変更が生じた場合、
検査用プログラムも変更する必要があるという問題を有
している。

【００２５】本発明は、このような状況に鑑みてなされ
たもので、通常、テレビジョン受像機（ＴＶ）において
マイクロコンピュータが各電子デバイスを制御するため
に使用されるＩＩＣ（Inter-IC）バスを利用して、電子
デバイスに、テスト用データを供給し、所定の箇所に設
定した後、他の所定の箇所の値を読み取り、読み取った
値をＩＩＣバスを介して、所定の検査機に供給すること
で、レジスタにおけるシフト操作を不要とし、さらに、
バス形式で、各ＩＣに直接、データの授受を行うこと
で、ＩＣの追加や削除に伴う回路の変更が生じた場合に
おいても、検査用プログラムの変更が少なくて済むよう
にするものである。

【００２６】

【課題を解決するための手段】請求項１に記載のデジタ
ル回路検査装置は、デジタル回路における所定の箇所の
論理値を設定する設定手段と、デジタル回路における所
定の箇所の論理値を読み取る読取手段と、設定手段に、
それぞれ直接、論理値を供給するとともに、読取手段か
ら、それぞれ直接、読み取った論理値を受け取るデータ
授受手段と、デジタル回路が正常であるときの、設定手
段により設定される論理値と、読取手段が読み取る論理
値との対応関係と、設定手段により設定された論理値
と、読取手段が読み取った論理値との対応関係を比較す
る比較手段とを備えることを特徴とする。

【００２７】例えば、２個のＩＣで構成されるデジタル
回路において、データ授受手段は、所定の論理値を設定
手段に供給し、設定手段は、第１のＩＣの所定の端子
に、その論理値を設定し、読取手段は、第２のＩＣにお
いて、第１のＩＣに接続されている端子の論理値を読み
取り、データ授受手段は、その論理値を、読取手段から
受け取る。比較手段は、設定手段により設定された論理
値と、読取手段により読み取られた論理値を比較し、２
個のＩＣの間の接続経路が正常であるか否かを判断す
る。

【００２８】請求項５に記載のデジタル回路検査方法
は、デジタル回路における所定の箇所の論理値を、それ
ぞれ直接設定し、デジタル回路における所定の箇所の論
理値を、それぞれ直接読み取り、デジタル回路が正常で
あるときの、設定される論理値と、読み取られる論理値
との対応関係と、設定される論理値と、実際に読み取っ
た論理値との対応関係を比較することを特徴とする。

【００２９】例えば、２個のＩＣで構成されるデジタル
回路において、第１のＩＣの所定の端子に、その論理値
を設定した後、第２のＩＣにおいて、第１のＩＣに接続
されている端子の論理値を読み取る。そして、第１のＩ
Ｃに設定した論理値と、第２のＩＣより読み取られた論
理値を比較し、２個のＩＣの間の接続経路が正常である
か否かを判断する。

【００３０】

【発明の実施の形態】図１は、本発明のデジタル回路検
査装置の一実施例の構成を示している。この実施例は、
それぞれ１０個の端子を有するＩＣ１１−１乃至１１−
３を備えるデジタル回路の検査を行うようになされてい
る。

【００３１】ラッチ回路１−１乃至１−１０（設定手
段、読取手段）は、ＩＣ１１−１の各端子２１−ｉ（ｉ
は、１乃至１０）に対応して設けられ、各端子２１−ｉ
の論理値の設定および読み取りを行うようになされてい
る。

【００３２】ＩＣ１１−２の各端子２１−ｉ（ｉは、１
１乃至２０）とラッチ回路１−ｉ（ｉは、１１乃至２
０）、並びにＩＣ１１−３の各端子２１−ｉ（ｉは、２
１乃至３０）とラッチ回路１−ｉ（ｉは、２１乃至３
０）も同様である。

【００３３】ＩＣ１１−１において、デコーダ２−１
（データ授受手段）は、制御回路３−１（制御手段）よ
り制御コマンドと所定の論理値を供給され、制御コマン
ドに従ってラッチ回路１−１乃至１−１０を制御し、各
端子２１−１乃至２１−１０に所定の論理値を設定させ
るとともに、各端子２１−１乃至２１−１０の論理値を
読み取らせるようになされている。

【００３４】同様に、ＩＣ１１−２において、デコーダ
２−２は、ラッチ回路１−１１乃至１−２０を制御し、
各端子２１−１１乃至２１−２０に所定の論理値を設定
させるとともに、各端子２１−１１乃至２１−２０の論
理値を読み取らせ、ＩＣ１１−３において、デコーダ２
−３は、ラッチ回路１−２１乃至１−３０を制御し、各
端子２１−２１乃至２１−３０に所定の論理値を設定さ
せるとともに、各端子２１−２１乃至２１−３０の論理
値を読み取らせるようになされている。

【００３５】ＩＣ１１−１の制御回路３−１は、調整／
検査機５（比較手段）よりＩＩＣ４バスを介して供給さ
れる制御コマンドと所定の論理値を、デコーダ２−１に
供給し、デコーダ２−１から供給される各端子２１−１
乃至２１−１０の論理値を、ＩＩＣバス４を介して調整
／検査機５に出力するようになされている。

【００３６】同様に、ＩＣ１１−２の制御回路３−２
は、調整／検査機５より供給される制御コマンドと所定
の論理値を、デコーダ２−２に供給し、デコーダ２−２
から供給される各端子２１−１１乃至２１−２０の論理
値を、調整／検査機５に出力し、ＩＣ１１−３の制御回
路３−３は、調整／検査機５より供給される制御コマン
ドと所定の論理値を、デコーダ２−３に供給し、デコー
ダ２−３から供給される各端子２１−２１乃至２１−３
０の論理値を、調整／検査機５に出力するようになされ
ている。

【００３７】調整／検査機５においては、演算回路４１
は、入力装置５１における操作に対応する信号を受け取
ると、メモリ４２に記憶されているプログラムに従っ
て、ＩＣの検査のためのテスト用データや制御コマンド
を、バス制御回路４３を介して、ＩＣ１１−１乃至１１
−３のうちの所定のもの（ＩＣ１１−ｉ）に出力するよ
うになされている。

【００３８】また、演算回路４１は、バス制御回路４３
を介して、所定のＩＣ１１−ｉの端子の論理値（測定
値）を受け取ると、検査対象であるデジタル回路が正常
な場合における、その端子の論理値（基準値）をメモリ
４２から読み出し、両者（測定値と基準値）の比較を行
うようになされている。

【００３９】演算回路４１は、このように測定値と基準
値の比較を行うことで、デジタル回路の検査を行い、そ
の結果を所定の出力装置（図示せず）に出力するように
なされている。

【００４０】図２は、図１に示すＩＣ１１−１乃至１１
−３の間の接続経路の一例を示している。この例におい
ては、接続経路６１−１では、ＩＣ１１−１の端子２１
−１乃至２１−５と、ＩＣ１１−２の端子２１−１６乃
至２１−２０がそれぞれ接続され、接続経路６１−２で
は、ＩＣ１１−２の端子２１−１１乃至２１−１５と、
ＩＣ１１−３の端子２１−２６乃至２１−３０がそれぞ
れ接続されている。

【００４１】このような接続経路６１−１の検査（経路
間のブリッジ（短絡）やはんだ付け不良などの発見）を
行う場合、ＩＣ１１−１のラッチ回路１−１乃至１−５
に所定の論理値を設定した後、ＩＣ１１−２のラッチ回
路１−１６乃至１−２０の論理値を読み取り、それぞれ
接続されている端子同士（端子２１−１乃至２１−５と
端子２１−１６乃至２１−２０）の論理値が一致するか
否かを判断し、一致している場合、この接続経路６１−
１に異常がないと判断する。

【００４２】同様に、ＩＣ１１−２のラッチ回路１−１
１乃至１−１５に所定の論理値を設定した後、ＩＣ１１
−３のラッチ回路１−２６乃至１−３０の論理値を読み
取り、両者を各端子ごとに比較することで、接続経路６
１−２の検査を行う。

【００４３】次に、図３のフローチャートを参照して、
図２に示す接続経路の検査における本実施例の動作につ
いて説明する。

【００４４】最初に、ステップＳ１において、ユーザに
よって、所定の操作が、入力装置５１において行われ、
その操作に対応する信号が調整／検査機５の演算回路４
１に供給されると、演算回路４１は、バス制御回路４３
を制御し、制御コマンドと、ラッチ回路１−１乃至１−
５に設定する論理値を、ＩＩＣバス４を介して、ＩＣ１
１−１に出力する。

【００４５】ステップＳ２において、ＩＣ１１−１の制
御回路３−１は、制御コマンドと、ラッチ回路１−１乃
至１−５に設定する論理値を受け取り、それらをデコー
ダ２−１に出力する。

【００４６】ステップＳ３において、デコーダ２−１
は、制御コマンドに従い、供給された論理値をラッチ回
路ごとに出力し、各ラッチ回路１−１乃至１−５に、対
応する端子２１−１乃至２１−５の論理値を設定させ
る。

【００４７】次に、ステップＳ４において、調整／検査
機５は、端子２１−１乃至２１−５に接続経路６１−１
を介して接続されている端子２１−１６乃至２１−２０
の論理値を読み取るための制御コマンドを、ＩＣ１１−
２に出力する。

【００４８】ステップＳ５において、ＩＣ１１−２の制
御回路３−２は、その制御コマンドを受け取り、デコー
ダ２−２に出力する。

【００４９】ステップＳ６において、ＩＣ１１−２のデ
コーダ２−２は、その制御コマンドに従い、所定の端子
２１−１６乃至２１−２０の論理値を、対応するラッチ
回路１−１６乃至１−２０に読み取らせ、保持させる。
デコーダ２−２は、ラッチ回路１−１６乃至１−２０が
保持する論理値を読み取り、それらの論理値を制御回路
３−２に出力する。

【００５０】ステップＳ７において、ＩＣ１１−２の制
御回路３−２は、ＩＩＣバス４を介して、それらの論理
値を調整／検査機５に出力する。

【００５１】ステップＳ８において、調整／検査機５の
バス制御回路４３は、それらの論理値を受け取り、演算
回路４１に出力する。

【００５２】ステップＳ９において、演算回路４１は、
メモリ４２から、接続経路６１−１が正常な場合の論理
値（この例においては、ステップＳ３において設定され
た論理値と等しい）を読み出し、ステップＳ８で受け取
った論理値を比較し、それらが一致する場合、接続経路
６１−１には異常がないと判断し、一致しない場合、一
致しない箇所（不良箇所）を特定し、所定の出力装置
（図示せず）に出力する。

【００５３】例えば、ＩＣ１１−１の端子２１−１乃至
２１−５に、１，０，１，０，１という論理値を設定し
たとき、接続経路６１−１が正常である場合、ＩＣ１１
−２の端子２１−１６乃至２１−２０からは、１，０，
１，０，１という論理値が読み取られる。従って、メモ
リ４２は、設定した論理値（１，０，１，０，１）に対
応させて、正常時に読み取られる論理値（１，０，１，
０，１）を記憶している。

【００５４】そして、演算回路４１は、この正常時に読
み取られる論理値と、実際に読み取られた値を比較し、
両者が一致した場合、接続経路６１−１には異常はない
と判断する。

【００５５】仮に、ＩＣ１１−１の端子２１−２におい
て、例えば、はんだ付け不良があるとすると、ＩＣ１１
−１の端子２１−２とＩＣ１１−２の端子２１−１７の
間は絶縁状態となり、ＩＣ１１−２の端子２１−１７の
値は、端子２１−２の値に関わらず、０または１にな
る。

【００５６】従って、例えば、はんだ付け不良により、
ＩＣ１１−２の端子２１−１７の値が、常に０である場
合、上述した論理値のパターン（１，０，１，０，１）
だけの検査では、接続経路が正常である場合に読み取ら
れる値も０であるので、異常を検出することができな
い。このような異常の検出漏れを抑制するために、別の
論理値のパターン、例えば、（１，１，１，１，１）で
検査を行う。

【００５７】端子２１−２に上述のような異常がある場
合、ＩＣ１１−１の端子２１−１乃至２１−５に、論理
値（１，１，１，１，１）を設定すると、ＩＣ１１−２
で読み取られる論理値のパターンは、（１，０，１，
１，１）となり、端子２１−１７の論理値が正常時のも
のと異なるので、端子２１−２と端子２１−１７の間の
接続経路に異常があることを検出することができる。

【００５８】このように、１つの論理値のパターンでテ
ストしただけでは、異常を検出することができない場合
があるので、複数個の論理値のパターンを用意し、複数
回検査を行うようにする。

【００５９】このようにして接続経路６１−１の検査を
行い、同様に、ＩＣ１１−２の端子２１−１１乃至２１
−１５に所定の論理値を設定し、ＩＣ１１−３の端子２
１−２６乃至２１−３０の論理値を読み取ることで、接
続経路６１−２の検査も行う。

【００６０】以上のようにして、ＩＩＣバス４を介し
て、制御コマンドおよび論理値（設定値または測定値）
を授受し、ＩＣ１１−１乃至１１−３に所定の動作を行
わせることで接続経路６１−１乃至６１−２の検査を行
う。

【００６１】なお、検査の一例として、デジタル回路に
おける接続経路の検査について述べたが、本発明は、接
続経路の検査に限定されるものではなく、論理値の設定
および読み取りを行うラッチ回路を、ＩＣの内部ロジッ
クの所定の箇所に設けることで、内部ロジックの検査を
行うことも可能である。

【００６２】上記実施例においては、ＩＣ１１−１乃至
１１−３は、それぞれ１０個の端子を有しているが、本
発明が適用されるＩＣは、端子の数によって限定される
ものではない。

【００６３】

【発明の効果】以上のように、請求項１に記載のデジタ
ル回路検査装置および請求項５に記載のデジタル回路検
査方法によれば、デジタル回路における所定の箇所の論
理値を、それぞれ直接設定し、デジタル回路において、
所定の箇所の論理値を、それぞれ直接読み取り、デジタ
ル回路が正常であるときの、設定される論理値と、読み
取られる論理値との対応関係と、設定される論理値と、
実際に読み取った論理値との対応関係を比較するように
したので、シフト操作が不要となり、所定の箇所におけ
る論理値の取り扱いが容易になり、検査用のプログラム
を比較的簡潔にすることができ、ＩＣの追加や削除に伴
う回路の変更が生じた場合においても、検査用プログラ
ムの変更が少なくて済むようになる。また、検査のため
に必要とされるセルの数も少なくて済む。

【図面の簡単な説明】

【図１】本発明のデジタル回路検査装置の一実施例の構
成を示すブロック図である。

【図２】図１の実施例による、ＩＣ間の接続経路の検査
の一例を示す図である。

【図３】図１の実施例の動作を説明するフローチャート
である。

【図４】従来のデジタル回路検査装置の一構成例を示す
ブロック図である。

【図５】従来のデジタル回路検査装置による検査の一例
を示す図である。

【符号の説明】

１−１乃至１−３０ラッチ回路，２−１乃至２−３
デコーダ，３−１乃至３−２制御回路，４Ｉ
ＩＣバス，５調整／検査機，１１−１乃至１１−
３ＩＣ，２１−１乃至２１−３０端子，４１
演算回路，４２メモリ，４３バス制御回路，
５１入力装置，６１−１，６１−２接続経路，８
１バウンダリスキャンレジスタ，８２バイパスレ
ジスタ，８３オプションレジスタ，８４インス
トラクションレジスタ，８５ＴＡＰコントローラ，
９１端子，１０１ＩＣ，１１１内部ロジック

Claims

【特許請求の範囲】

【請求項１】デジタル回路における所定の箇所の論理
値を設定する設定手段と、前記デジタル回路における所定の箇所の論理値を読み取
る読取手段と、前記設定手段に、それぞれ直接、前記論理値を供給する
とともに、前記読取手段から、それぞれ直接、読み取っ
た論理値を受け取るデータ授受手段と、前記デジタル回路が正常であるときの、前記設定手段に
より設定される論理値と、前記読取手段が読み取る論理
値との対応関係と、前記設定手段により設定された論理
値と、前記読取手段が読み取った論理値との対応関係を
比較する比較手段とを備えることを特徴とするデジタル
回路検査装置。
【請求項２】前記設定手段と前記読取手段は、前記デ
ジタル回路が内蔵されているチップに備えられているこ
とを特徴とする請求項１に記載のデジタル回路検査装
置。
【請求項３】前記デジタル回路は、ＩＩＣバスに接続
されている複数のＩＣで構成されることを特徴とする請
求項１に記載のデジタル回路検査装置。
【請求項４】前記ＩＩＣバスを介して、前記データ授
受手段に、前記所定の箇所に設定する前記論理値を供給
し、前記データ授受手段より、前記読取手段が読み取っ
た論理値を受け取る制御手段をさらに備えることを特徴
とする請求項３に記載のデジタル回路検査装置。
【請求項５】デジタル回路における所定の箇所の論理
値を、それぞれ直接設定し、前記デジタル回路における所定の箇所の論理値を、それ
ぞれ直接読み取り、前記デジタル回路が正常であるときの、前記設定される
論理値と、前記読み取られる論理値との対応関係と、前
記設定される論理値と、実際に読み取った論理値との対
応関係を比較することを特徴とするデジタル回路検査方
法。