JPH0772203A - バウンダリ・スキャンテスト回路 - Google Patents
バウンダリ・スキャンテスト回路Info
- Publication number
- JPH0772203A JPH0772203A JP5171234A JP17123493A JPH0772203A JP H0772203 A JPH0772203 A JP H0772203A JP 5171234 A JP5171234 A JP 5171234A JP 17123493 A JP17123493 A JP 17123493A JP H0772203 A JPH0772203 A JP H0772203A
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- JP
- Japan
- Prior art keywords
- circuit
- inspection
- signal
- test
- control
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＩＣチップ検査の結果が正常でない場合にお
ける原因解析ができるようにするとともに、検査制御回
路のみが故障した場合でも検査ができＩＣチップにバウ
ンダリ・スキャンテスト回路を組込んだことが無駄とな
らないようにする。 【構成】 検査用信号ＴＭＳ、ＴＣＫ、ＴＲＳＴを入力
とするカウンタ回路７により検査制御回路２内の信号を
生成し、切換信号Ｃとセレクタ２ｆによってカウンタ回
路７からの出力を検査制御回路２の内部に取り込み、強
制的に出力状態を変化させることで命令レジスタ３およ
び検査回路４をシフト動作させ、検査出力１ｆで動作の
確認を行うことができる。
ける原因解析ができるようにするとともに、検査制御回
路のみが故障した場合でも検査ができＩＣチップにバウ
ンダリ・スキャンテスト回路を組込んだことが無駄とな
らないようにする。 【構成】 検査用信号ＴＭＳ、ＴＣＫ、ＴＲＳＴを入力
とするカウンタ回路７により検査制御回路２内の信号を
生成し、切換信号Ｃとセレクタ２ｆによってカウンタ回
路７からの出力を検査制御回路２の内部に取り込み、強
制的に出力状態を変化させることで命令レジスタ３およ
び検査回路４をシフト動作させ、検査出力１ｆで動作の
確認を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明はバウンダリ・スキャンテ
スト回路に関する。
スト回路に関する。
【０００２】
【従来の技術】プリント基板上に実装する前のＩＣチッ
プ単体のテストは、ＩＣチップのピンにテスト用の端子
を接続し電圧を測定することで行うことができる。しか
し、ＩＣチップをプリント基板上に実装した後となる
と、ＩＣチップのピンの周辺にスペースがなくテスト用
の端子を接続するのが困難であるし、また同じプリント
基板上に実装された他のＩＣチップの影響があるため、
ＩＣチップのテストは困難であった。
プ単体のテストは、ＩＣチップのピンにテスト用の端子
を接続し電圧を測定することで行うことができる。しか
し、ＩＣチップをプリント基板上に実装した後となる
と、ＩＣチップのピンの周辺にスペースがなくテスト用
の端子を接続するのが困難であるし、また同じプリント
基板上に実装された他のＩＣチップの影響があるため、
ＩＣチップのテストは困難であった。
【０００３】そこで、ＩＥＥＥ（電気電子技術者協会）
では、プリント基板上にＩＣチップを実装した状態でＩ
Ｃチップ間の接続をテストするためにバウンダリ・スキ
ャンテスト回路を規格化し（ＩＥＥＥ規格１１４９．１
−１９９０「ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ
Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−
Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ５月２１日１９
９０年」）、このバウンダリ・スキャンテスト回路を各
ＩＣチップにあらかじめ組込んでおくことにより、ＩＣ
チップをプリント基板上に実装した後であってもＩＣチ
ップのテストを可能にする方法を提案している。
では、プリント基板上にＩＣチップを実装した状態でＩ
Ｃチップ間の接続をテストするためにバウンダリ・スキ
ャンテスト回路を規格化し（ＩＥＥＥ規格１１４９．１
−１９９０「ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ
Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−
Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ５月２１日１９
９０年」）、このバウンダリ・スキャンテスト回路を各
ＩＣチップにあらかじめ組込んでおくことにより、ＩＣ
チップをプリント基板上に実装した後であってもＩＣチ
ップのテストを可能にする方法を提案している。
【０００４】図４は、ＩＥＥＥにより規格化されている
バウンダリ・スキャンテスト回路のブロック図である。
バウンダリ・スキャンテスト回路のブロック図である。
【０００５】検査制御回路（ＴＡＰ ｃｏｎｔｒｏｌｌ
ｅｒ）２には、検査制御入力ピン１ａから検査制御信号
ＴＭＳと、検査クロック入力ピン１ｂから検査クロック
信号ＴＣＫと、リセット入力ピン１ｃからリセット信号
ＴＲＳＴとが検査信号として入力される。この検査制御
回路２は、入出力端子と内部論理回路との間に配置され
検査時にシフトレジスタを形成する検査回路（Ｔｅｓｔ
ｄａｔａ ｒｅｇｉｓｔｅｒｓ）４、および検査時に
検査回路４に実行させる命令を保持する命令レジスタ
（Ｉｎｓｔｒｕｃｔｉｏｎ ｒｅｇｉｓｔｅｒ）３の動
作を制御する。
ｅｒ）２には、検査制御入力ピン１ａから検査制御信号
ＴＭＳと、検査クロック入力ピン１ｂから検査クロック
信号ＴＣＫと、リセット入力ピン１ｃからリセット信号
ＴＲＳＴとが検査信号として入力される。この検査制御
回路２は、入出力端子と内部論理回路との間に配置され
検査時にシフトレジスタを形成する検査回路（Ｔｅｓｔ
ｄａｔａ ｒｅｇｉｓｔｅｒｓ）４、および検査時に
検査回路４に実行させる命令を保持する命令レジスタ
（Ｉｎｓｔｒｕｃｔｉｏｎ ｒｅｇｉｓｔｅｒ）３の動
作を制御する。
【０００６】検査時には検査入力ピン１ｅから検査デー
タＴＤＩが命令レジスタ３および検査回路４に入力さ
れ、セレクタ５およびバッファ６を介して検査出力ピン
１ｆから検査結果ＴＤＯが出力される。
タＴＤＩが命令レジスタ３および検査回路４に入力さ
れ、セレクタ５およびバッファ６を介して検査出力ピン
１ｆから検査結果ＴＤＯが出力される。
【０００７】図５は、ＩＥＥＥで規格化されているバウ
ンダリ・スキャンテスト回路の検査時の状態遷移図であ
る。
ンダリ・スキャンテスト回路の検査時の状態遷移図であ
る。
【０００８】図４に示した検査制御入力ピン１ａからの
検査制御信号ＴＭＳが０であるか１であるかによって、
図５のように状態を遷移させる。
検査制御信号ＴＭＳが０であるか１であるかによって、
図５のように状態を遷移させる。
【０００９】検査時には、まず検査制御回路２が命令レ
ジスタ３をシフトさせて検査命令を送りこれを保持し、
命令レジスタ３から検査回路４へ検査命令を送り、次に
検査制御回路２が検査回路４をシフトさせて検査を実行
させる。
ジスタ３をシフトさせて検査命令を送りこれを保持し、
命令レジスタ３から検査回路４へ検査命令を送り、次に
検査制御回路２が検査回路４をシフトさせて検査を実行
させる。
【００１０】
【発明が解決しようとする課題】一般に、ＩＣチップを
設計、製造する際には、過去にどの部分に異常がよく生
じたかの情報を実績として蓄積し将来に生かしていくこ
とが重要である。この点から上記従来のバウンダリ・ス
キャンテスト回路をみると、ＩＣチップ検査の結果が正
常でない場合、バウンダリ・スキャンテスト回路が異常
なのかそれとも検査したＩＣチップが異常なのかを判別
することが困難であるという問題があった。
設計、製造する際には、過去にどの部分に異常がよく生
じたかの情報を実績として蓄積し将来に生かしていくこ
とが重要である。この点から上記従来のバウンダリ・ス
キャンテスト回路をみると、ＩＣチップ検査の結果が正
常でない場合、バウンダリ・スキャンテスト回路が異常
なのかそれとも検査したＩＣチップが異常なのかを判別
することが困難であるという問題があった。
【００１１】また、バウンダリ・スキャンテスト回路に
注目すると、検査回路のみが故障した場合には命令レジ
スタを使用することでＩＣチップの検査が可能となる部
分があり、逆に命令レジスタのみが故障した場合には検
査回路を使用することでＩＣチップの検査が可能となる
部分があるが、検査制御回路が故障してしまうと、検査
回路および命令レジスタが正常であったとしてもすべて
の検査ができなくなってしまい、ＩＣチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄になると
いった問題があった。
注目すると、検査回路のみが故障した場合には命令レジ
スタを使用することでＩＣチップの検査が可能となる部
分があり、逆に命令レジスタのみが故障した場合には検
査回路を使用することでＩＣチップの検査が可能となる
部分があるが、検査制御回路が故障してしまうと、検査
回路および命令レジスタが正常であったとしてもすべて
の検査ができなくなってしまい、ＩＣチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄になると
いった問題があった。
【００１２】本発明は上記の点にかんがみてなされたも
ので、ＩＣチップ検査の結果が正常でない場合における
原因解析ができるようにするとともに、検査制御回路の
みが故障した場合でも検査ができＩＣチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄とならな
いようにすることを目的とする。
ので、ＩＣチップ検査の結果が正常でない場合における
原因解析ができるようにするとともに、検査制御回路の
みが故障した場合でも検査ができＩＣチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄とならな
いようにすることを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ＩＣチップ用検査信号を入力する検査制
御回路と、この検査制御回路により制御される命令レジ
スタおよび検査回路とを有するバウンダリ・スキャンテ
スト回路において、検査制御回路へ入力される検査信号
を入力としカウント結果を擬似信号として検査制御回路
へ出力するカウンタ回路と、検査信号に基づき検査制御
回路で生成した信号と、カウンタ回路からの擬似信号と
を切換えて出力する切換手段とを設け、検査制御回路が
切換手段からの出力に基づいて命令レジスタおよび検査
回路を制御する制御信号を出力するようにした。
成するために、ＩＣチップ用検査信号を入力する検査制
御回路と、この検査制御回路により制御される命令レジ
スタおよび検査回路とを有するバウンダリ・スキャンテ
スト回路において、検査制御回路へ入力される検査信号
を入力としカウント結果を擬似信号として検査制御回路
へ出力するカウンタ回路と、検査信号に基づき検査制御
回路で生成した信号と、カウンタ回路からの擬似信号と
を切換えて出力する切換手段とを設け、検査制御回路が
切換手段からの出力に基づいて命令レジスタおよび検査
回路を制御する制御信号を出力するようにした。
【００１４】さらに、本発明は制御信号を入力とし、こ
の制御信号を外部から確認するための制御出力ピンを有
する付加回路をさらに備えた。
の制御信号を外部から確認するための制御出力ピンを有
する付加回路をさらに備えた。
【００１５】
【作用】本発明は以上の構成によって、切換手段がカウ
ンタ回路からの擬似信号を切換えて出力することによ
り、カウンタ回路からの擬似信号に基づいて生成した制
御信号で命令レジスタと検査回路の動作を制御すること
ができる。さらに、付加回路が有する制御出力ピンを観
測することによって制御信号が正常かどうかをチェック
することもできる。
ンタ回路からの擬似信号を切換えて出力することによ
り、カウンタ回路からの擬似信号に基づいて生成した制
御信号で命令レジスタと検査回路の動作を制御すること
ができる。さらに、付加回路が有する制御出力ピンを観
測することによって制御信号が正常かどうかをチェック
することもできる。
【００１６】
【実施例】以下本発明を図面に基づいて説明する。
【００１７】図１は、本発明によるバウンダリ・スキャ
ンテスト回路の一実施例のブロック図である。図４と同
じ構成部分には同じ参照番号を付してある。また、図１
においては、図４に示したセレクタ５およびバッファ６
は簡単のため図示を省略してある。
ンテスト回路の一実施例のブロック図である。図４と同
じ構成部分には同じ参照番号を付してある。また、図１
においては、図４に示したセレクタ５およびバッファ６
は簡単のため図示を省略してある。
【００１８】検査制御回路２は、組合せ回路２ａ、およ
び２ｇないし２ｋと、フリップフロップ回路２ｂないし
２ｅと、セレクタ２ｆとから構成される。ここで、組合
せ回路２ａ、および２ｇないし２ｋとして示した回路は
バウンダリ・スキャンテスト回路の検査制御回路で通常
に用いられるものであるので、ここではそれぞれ組合せ
回路として図示する。
び２ｇないし２ｋと、フリップフロップ回路２ｂないし
２ｅと、セレクタ２ｆとから構成される。ここで、組合
せ回路２ａ、および２ｇないし２ｋとして示した回路は
バウンダリ・スキャンテスト回路の検査制御回路で通常
に用いられるものであるので、ここではそれぞれ組合せ
回路として図示する。
【００１９】カウンタ回路７は、検査制御入力ピン１ａ
からの検査制御信号ＴＭＳと、検査クロック入力ピン１
ｂからの検査クロック信号ＴＣＫと、リセット入力ピン
１ｃからのリセット信号ＴＲＳＴとを検査信号として入
力して擬似信号を生成し、この擬似信号を端子７ａない
し７ｄから出力する。
からの検査制御信号ＴＭＳと、検査クロック入力ピン１
ｂからの検査クロック信号ＴＣＫと、リセット入力ピン
１ｃからのリセット信号ＴＲＳＴとを検査信号として入
力して擬似信号を生成し、この擬似信号を端子７ａない
し７ｄから出力する。
【００２０】カウンタ回路７からの出力は、フリップフ
ロップ回路２ｂないし２ｅからの出力とともにセレクタ
２ｆに入力される。このセレクタ２ｆは切換信号入力ピ
ン１ｄからの切換信号ｃに基づき、カウンタ回路７から
の出力もしくはフリップフロップ回路２ｂないし２ｅか
らの出力のどちらかを選択し切換えて制御信号として出
力する。
ロップ回路２ｂないし２ｅからの出力とともにセレクタ
２ｆに入力される。このセレクタ２ｆは切換信号入力ピ
ン１ｄからの切換信号ｃに基づき、カウンタ回路７から
の出力もしくはフリップフロップ回路２ｂないし２ｅか
らの出力のどちらかを選択し切換えて制御信号として出
力する。
【００２１】検査制御回路２からの出力は、命令レジス
タ３および検査回路４に入力されるとともに付加回路８
に入力される。この付加回路８は、ＯＲ回路８ａおよび
８ｂと、ＡＮＤ回路８ｃないし８ｅと、セレクタ８ｆ
と、フリップフロップ回路８ｇとから構成され、検査制
御回路２からの９本の制御信号を１本の制御出力信号Ｏ
ＵＴに変換して制御出力ピン９ａから出力する。
タ３および検査回路４に入力されるとともに付加回路８
に入力される。この付加回路８は、ＯＲ回路８ａおよび
８ｂと、ＡＮＤ回路８ｃないし８ｅと、セレクタ８ｆ
と、フリップフロップ回路８ｇとから構成され、検査制
御回路２からの９本の制御信号を１本の制御出力信号Ｏ
ＵＴに変換して制御出力ピン９ａから出力する。
【００２２】この制御出力ピン９ａからの制御出力信号
ＯＵＴを外部からテスタ等で観測することにより、検査
制御回路２が図５に示した状態遷移図どおりに正しく状
態遷移しているかどうかを確認することができる。
ＯＵＴを外部からテスタ等で観測することにより、検査
制御回路２が図５に示した状態遷移図どおりに正しく状
態遷移しているかどうかを確認することができる。
【００２３】また、本発明ではカウンタ回路７を設け、
検査制御回路２の状態を、図５の状態遷移図に関係なく
遷移させることができるようにしたので、カウンタ回路
７の端子７ａないし７ｄからの擬似信号によって命令レ
ジスタ３や検査回路４をシフト動作させることができ
る。このとき、検査出力ピン１ｆからの検査結果ＴＤＯ
を観測することによって命令レジスタ３と検査回路４が
正常にシフト動作を行っているか否かを確認することが
できる。
検査制御回路２の状態を、図５の状態遷移図に関係なく
遷移させることができるようにしたので、カウンタ回路
７の端子７ａないし７ｄからの擬似信号によって命令レ
ジスタ３や検査回路４をシフト動作させることができ
る。このとき、検査出力ピン１ｆからの検査結果ＴＤＯ
を観測することによって命令レジスタ３と検査回路４が
正常にシフト動作を行っているか否かを確認することが
できる。
【００２４】図２は、図１に示したカウンタ回路７の内
部ブロック図である。
部ブロック図である。
【００２５】本実施例では、カウンタ回路７として、フ
リップフロップ回路７ｅないし７ｈと、ＡＮＤ回路７ｉ
ないし７ｋとから構成されるアップカウンタを用いた。
リップフロップ回路７ｅないし７ｈと、ＡＮＤ回路７ｉ
ないし７ｋとから構成されるアップカウンタを用いた。
【００２６】たとえば、命令レジスタ３をシフト動作さ
せるためには、図１に示したフリップフロップ回路２ｂ
ないし２ｅの出力Ｑが０１１１の値となるので、これを
カウンタ回路７で生成するには、検査制御信号ＴＭＳを
１にしたうえで検査クロック信号ＴＣＫを７周期カウン
トアップすることで０１１１の値を生成することができ
る。
せるためには、図１に示したフリップフロップ回路２ｂ
ないし２ｅの出力Ｑが０１１１の値となるので、これを
カウンタ回路７で生成するには、検査制御信号ＴＭＳを
１にしたうえで検査クロック信号ＴＣＫを７周期カウン
トアップすることで０１１１の値を生成することができ
る。
【００２７】ところで、従来のバウンダリ・スキャンテ
スト回路では、検査制御回路２が正常動作をしている場
合、図５の状態遷移図のｔｅｓｔ−ｌｏｇｉｃ−ｒｅｓ
ｅｔの状態からすぐに命令レジスタ３もしくは検査回路
４にシフト動作をさせることはできないが、本発明によ
れば、切換信号ｃを用いてカウンタ回路７の端子７ａな
いし７ｄからの擬似信号を組合せ回路２ｇに出力するこ
とにより、すぐに命令レジスタ３もしくは検査回路４に
シフト動作をさせることが可能となる。
スト回路では、検査制御回路２が正常動作をしている場
合、図５の状態遷移図のｔｅｓｔ−ｌｏｇｉｃ−ｒｅｓ
ｅｔの状態からすぐに命令レジスタ３もしくは検査回路
４にシフト動作をさせることはできないが、本発明によ
れば、切換信号ｃを用いてカウンタ回路７の端子７ａな
いし７ｄからの擬似信号を組合せ回路２ｇに出力するこ
とにより、すぐに命令レジスタ３もしくは検査回路４に
シフト動作をさせることが可能となる。
【００２８】つまり、本発明によれば、図５の状態遷移
図の状態遷移とまったく無関係に所望の状態に持ってい
くことができるため、ＩＣチップ検査の結果が正常でな
い場合の原因解析が容易に行え、さらには、検査制御回
路２の故障がＩＣチップ検査の結果が正常でない原因で
あった場合、カウンタ回路７からの擬似信号を用いて検
査制御回路２を部分的に動作させることによって検査を
続行させることも可能である。
図の状態遷移とまったく無関係に所望の状態に持ってい
くことができるため、ＩＣチップ検査の結果が正常でな
い場合の原因解析が容易に行え、さらには、検査制御回
路２の故障がＩＣチップ検査の結果が正常でない原因で
あった場合、カウンタ回路７からの擬似信号を用いて検
査制御回路２を部分的に動作させることによって検査を
続行させることも可能である。
【００２９】図３は、本発明によるバウンダリ・スキャ
ンテスト回路の別の実施例の部分的ブロック図である。
図１と同じ構成部分には同じ参照番号を付してある。
ンテスト回路の別の実施例の部分的ブロック図である。
図１と同じ構成部分には同じ参照番号を付してある。
【００３０】検査制御回路２′は、組合せ回路２ａ′、
および２ｇ′ないし２ｋ′と、フリップフロップ回路２
ｂ′ないし２ｅ′と、ｎＭＯＳトランジスタによるスイ
ッチ２ｍ′とから構成される。ここで、組合せ回路２
ａ′、および２ｇ′ないし２ｋ′として示した回路は、
それぞれ図１に示した組合せ回路２ａ、および２ｇない
し２ｋと同様である。
および２ｇ′ないし２ｋ′と、フリップフロップ回路２
ｂ′ないし２ｅ′と、ｎＭＯＳトランジスタによるスイ
ッチ２ｍ′とから構成される。ここで、組合せ回路２
ａ′、および２ｇ′ないし２ｋ′として示した回路は、
それぞれ図１に示した組合せ回路２ａ、および２ｇない
し２ｋと同様である。
【００３１】カウンタ回路７は、図１と同様に、検査制
御入力ピン１ａからの検査制御信号ＴＭＳと、検査クロ
ック入力ピン１ｂからの検査クロック信号ＴＣＫと、リ
セット入力ピン１ｃからのリセット信号ＴＲＳＴとを検
査信号として入力して擬似信号を生成し、この擬似信号
を端子７ａないし７ｄから出力する。
御入力ピン１ａからの検査制御信号ＴＭＳと、検査クロ
ック入力ピン１ｂからの検査クロック信号ＴＣＫと、リ
セット入力ピン１ｃからのリセット信号ＴＲＳＴとを検
査信号として入力して擬似信号を生成し、この擬似信号
を端子７ａないし７ｄから出力する。
【００３２】切換信号入力ピン１ｄからの切換信号ｃに
基づいてスイッチ２ｍ′が動作し、カウンタ回路７から
の出力もしくはフリップフロップ回路２ｂ′ないし２
ｅ′からの出力のどちらかが組合せ回路２ｇ′に対して
出力される。
基づいてスイッチ２ｍ′が動作し、カウンタ回路７から
の出力もしくはフリップフロップ回路２ｂ′ないし２
ｅ′からの出力のどちらかが組合せ回路２ｇ′に対して
出力される。
【００３３】図３のように構成すると、図１のように構
成した場合と比較して従来のバウンダリ・スキャンテス
ト回路に追加するゲート数が少なくてすみ、より経済的
である。
成した場合と比較して従来のバウンダリ・スキャンテス
ト回路に追加するゲート数が少なくてすみ、より経済的
である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
検査制御回路の出力を取り込む付加回路の出力をテスタ
等で観測することによって、検査制御回路が正常に動作
しているかどうかを検査することができ、また、カウン
タ回路の出力を取り込むことで従来の検査制御回路の状
態遷移に関係なく状態を遷移させることができて命令レ
ジスタおよび検査回路を動作させられるので、ＩＣチッ
プ検査の結果が正常でない場合の原因の解析が容易に行
える。
検査制御回路の出力を取り込む付加回路の出力をテスタ
等で観測することによって、検査制御回路が正常に動作
しているかどうかを検査することができ、また、カウン
タ回路の出力を取り込むことで従来の検査制御回路の状
態遷移に関係なく状態を遷移させることができて命令レ
ジスタおよび検査回路を動作させられるので、ＩＣチッ
プ検査の結果が正常でない場合の原因の解析が容易に行
える。
【００３５】さらには、上述した効果により、バウンダ
リ・スキャンテスト回路全体の信頼性向上という効果も
ある。
リ・スキャンテスト回路全体の信頼性向上という効果も
ある。
【００３６】また、ＩＣチップ検査の結果が正常でない
原因が検査制御回路であった場合には、カウンタ回路の
出力によって検査制御回路を部分的に動作させて検査を
実行させることもできる。
原因が検査制御回路であった場合には、カウンタ回路の
出力によって検査制御回路を部分的に動作させて検査を
実行させることもできる。
【図１】本発明によるバウンダリ・スキャンテスト回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【図２】図１に示したカウンタ回路の内部ブロック図で
ある。
ある。
【図３】本発明によるバウンダリ・スキャンテスト回路
の別の実施例の部分的ブロック図である。
の別の実施例の部分的ブロック図である。
【図４】ＩＥＥＥにより規格化されているバウンダリ・
スキャンテスト回路のブロック図である。
スキャンテスト回路のブロック図である。
【図５】ＩＥＥＥにより規格化されているバウンダリ・
スキャンテスト回路の検査時の状態遷移図である。
スキャンテスト回路の検査時の状態遷移図である。
１ａ 検査制御入力ピン １ｂ 検査クロック入力ピン １ｃ リセット入力ピン １ｄ 切換信号入力ピン １ｅ 検査入力ピン １ｆ 検査出力ピン ２ 検査制御回路 ２ａ、２ｇ〜２ｋ 組合せ回路 ２ｂ〜２ｅ フリップフロップ回路 ２ｆ セレクタ ３ 命令レジスタ ４ 検査回路 ７ カウンタ回路 ７ａ〜７ｄ 端子 ８ 付加回路 ８ａ、８ｂ ＯＲ回路 ８ｃ〜８ｅ ＡＮＤ回路 ８ｆ セレクタ ８ｇ フリップフロップ回路 ９ａ 制御出力ピン
Claims (2)
- 【請求項１】 ＩＣチップ用検査信号を入力する検査制
御回路と、該検査制御回路により制御される命令レジス
タおよび検査回路とを有するバウンダリ・スキャンテス
ト回路において、 前記検査制御回路へ入力される検査信号を入力としカウ
ント結果を擬似信号として前記検査制御回路へ出力する
カウンタ回路と、 前記検査信号に基づき前記検査制御回路で生成した信号
と、前記カウンタ回路からの擬似信号とを切換えて出力
する切換手段とを設け、 前記検査制御回路が前記切換手段からの出力に基づいて
前記命令レジスタおよび前記検査回路を制御する制御信
号を出力することを特徴とするバウンダリ・スキャンテ
スト回路。 - 【請求項２】 前記制御信号を入力とし該制御信号を外
部から確認するための制御出力ピンを有する付加回路を
さらに備えたことを特徴とする請求項１に記載のバウン
ダリ・スキャンテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171234A JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171234A JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0772203A true JPH0772203A (ja) | 1995-03-17 |
| JPH0820494B2 JPH0820494B2 (ja) | 1996-03-04 |
Family
ID=15919537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171234A Expired - Lifetime JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0820494B2 (ja) |
-
1993
- 1993-06-17 JP JP5171234A patent/JPH0820494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0820494B2 (ja) | 1996-03-04 |
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