JPH0772203A - バウンダリ・スキャンテスト回路 - Google Patents
バウンダリ・スキャンテスト回路Info
- Publication number
- JPH0772203A JPH0772203A JP5171234A JP17123493A JPH0772203A JP H0772203 A JPH0772203 A JP H0772203A JP 5171234 A JP5171234 A JP 5171234A JP 17123493 A JP17123493 A JP 17123493A JP H0772203 A JPH0772203 A JP H0772203A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inspection
- signal
- test
- control
- Prior art date
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Abstract
(57)【要約】
【目的】 ICチップ検査の結果が正常でない場合にお
ける原因解析ができるようにするとともに、検査制御回
路のみが故障した場合でも検査ができICチップにバウ
ンダリ・スキャンテスト回路を組込んだことが無駄とな
らないようにする。 【構成】 検査用信号TMS、TCK、TRSTを入力
とするカウンタ回路7により検査制御回路2内の信号を
生成し、切換信号Cとセレクタ2fによってカウンタ回
路7からの出力を検査制御回路2の内部に取り込み、強
制的に出力状態を変化させることで命令レジスタ3およ
び検査回路4をシフト動作させ、検査出力1fで動作の
確認を行うことができる。
ける原因解析ができるようにするとともに、検査制御回
路のみが故障した場合でも検査ができICチップにバウ
ンダリ・スキャンテスト回路を組込んだことが無駄とな
らないようにする。 【構成】 検査用信号TMS、TCK、TRSTを入力
とするカウンタ回路7により検査制御回路2内の信号を
生成し、切換信号Cとセレクタ2fによってカウンタ回
路7からの出力を検査制御回路2の内部に取り込み、強
制的に出力状態を変化させることで命令レジスタ3およ
び検査回路4をシフト動作させ、検査出力1fで動作の
確認を行うことができる。
Description
【0001】
【産業上の利用分野】本発明はバウンダリ・スキャンテ
スト回路に関する。
スト回路に関する。
【0002】
【従来の技術】プリント基板上に実装する前のICチッ
プ単体のテストは、ICチップのピンにテスト用の端子
を接続し電圧を測定することで行うことができる。しか
し、ICチップをプリント基板上に実装した後となる
と、ICチップのピンの周辺にスペースがなくテスト用
の端子を接続するのが困難であるし、また同じプリント
基板上に実装された他のICチップの影響があるため、
ICチップのテストは困難であった。
プ単体のテストは、ICチップのピンにテスト用の端子
を接続し電圧を測定することで行うことができる。しか
し、ICチップをプリント基板上に実装した後となる
と、ICチップのピンの周辺にスペースがなくテスト用
の端子を接続するのが困難であるし、また同じプリント
基板上に実装された他のICチップの影響があるため、
ICチップのテストは困難であった。
【0003】そこで、IEEE(電気電子技術者協会)
では、プリント基板上にICチップを実装した状態でI
Cチップ間の接続をテストするためにバウンダリ・スキ
ャンテスト回路を規格化し(IEEE規格1149.1
−1990「IEEE Standard Test
Access Port and Boundary−
Scan Architecture 5月21日19
90年」)、このバウンダリ・スキャンテスト回路を各
ICチップにあらかじめ組込んでおくことにより、IC
チップをプリント基板上に実装した後であってもICチ
ップのテストを可能にする方法を提案している。
では、プリント基板上にICチップを実装した状態でI
Cチップ間の接続をテストするためにバウンダリ・スキ
ャンテスト回路を規格化し(IEEE規格1149.1
−1990「IEEE Standard Test
Access Port and Boundary−
Scan Architecture 5月21日19
90年」)、このバウンダリ・スキャンテスト回路を各
ICチップにあらかじめ組込んでおくことにより、IC
チップをプリント基板上に実装した後であってもICチ
ップのテストを可能にする方法を提案している。
【0004】図4は、IEEEにより規格化されている
バウンダリ・スキャンテスト回路のブロック図である。
バウンダリ・スキャンテスト回路のブロック図である。
【0005】検査制御回路(TAP controll
er)2には、検査制御入力ピン1aから検査制御信号
TMSと、検査クロック入力ピン1bから検査クロック
信号TCKと、リセット入力ピン1cからリセット信号
TRSTとが検査信号として入力される。この検査制御
回路2は、入出力端子と内部論理回路との間に配置され
検査時にシフトレジスタを形成する検査回路(Test
data registers)4、および検査時に
検査回路4に実行させる命令を保持する命令レジスタ
(Instruction register)3の動
作を制御する。
er)2には、検査制御入力ピン1aから検査制御信号
TMSと、検査クロック入力ピン1bから検査クロック
信号TCKと、リセット入力ピン1cからリセット信号
TRSTとが検査信号として入力される。この検査制御
回路2は、入出力端子と内部論理回路との間に配置され
検査時にシフトレジスタを形成する検査回路(Test
data registers)4、および検査時に
検査回路4に実行させる命令を保持する命令レジスタ
(Instruction register)3の動
作を制御する。
【0006】検査時には検査入力ピン1eから検査デー
タTDIが命令レジスタ3および検査回路4に入力さ
れ、セレクタ5およびバッファ6を介して検査出力ピン
1fから検査結果TDOが出力される。
タTDIが命令レジスタ3および検査回路4に入力さ
れ、セレクタ5およびバッファ6を介して検査出力ピン
1fから検査結果TDOが出力される。
【0007】図5は、IEEEで規格化されているバウ
ンダリ・スキャンテスト回路の検査時の状態遷移図であ
る。
ンダリ・スキャンテスト回路の検査時の状態遷移図であ
る。
【0008】図4に示した検査制御入力ピン1aからの
検査制御信号TMSが0であるか1であるかによって、
図5のように状態を遷移させる。
検査制御信号TMSが0であるか1であるかによって、
図5のように状態を遷移させる。
【0009】検査時には、まず検査制御回路2が命令レ
ジスタ3をシフトさせて検査命令を送りこれを保持し、
命令レジスタ3から検査回路4へ検査命令を送り、次に
検査制御回路2が検査回路4をシフトさせて検査を実行
させる。
ジスタ3をシフトさせて検査命令を送りこれを保持し、
命令レジスタ3から検査回路4へ検査命令を送り、次に
検査制御回路2が検査回路4をシフトさせて検査を実行
させる。
【0010】
【発明が解決しようとする課題】一般に、ICチップを
設計、製造する際には、過去にどの部分に異常がよく生
じたかの情報を実績として蓄積し将来に生かしていくこ
とが重要である。この点から上記従来のバウンダリ・ス
キャンテスト回路をみると、ICチップ検査の結果が正
常でない場合、バウンダリ・スキャンテスト回路が異常
なのかそれとも検査したICチップが異常なのかを判別
することが困難であるという問題があった。
設計、製造する際には、過去にどの部分に異常がよく生
じたかの情報を実績として蓄積し将来に生かしていくこ
とが重要である。この点から上記従来のバウンダリ・ス
キャンテスト回路をみると、ICチップ検査の結果が正
常でない場合、バウンダリ・スキャンテスト回路が異常
なのかそれとも検査したICチップが異常なのかを判別
することが困難であるという問題があった。
【0011】また、バウンダリ・スキャンテスト回路に
注目すると、検査回路のみが故障した場合には命令レジ
スタを使用することでICチップの検査が可能となる部
分があり、逆に命令レジスタのみが故障した場合には検
査回路を使用することでICチップの検査が可能となる
部分があるが、検査制御回路が故障してしまうと、検査
回路および命令レジスタが正常であったとしてもすべて
の検査ができなくなってしまい、ICチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄になると
いった問題があった。
注目すると、検査回路のみが故障した場合には命令レジ
スタを使用することでICチップの検査が可能となる部
分があり、逆に命令レジスタのみが故障した場合には検
査回路を使用することでICチップの検査が可能となる
部分があるが、検査制御回路が故障してしまうと、検査
回路および命令レジスタが正常であったとしてもすべて
の検査ができなくなってしまい、ICチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄になると
いった問題があった。
【0012】本発明は上記の点にかんがみてなされたも
ので、ICチップ検査の結果が正常でない場合における
原因解析ができるようにするとともに、検査制御回路の
みが故障した場合でも検査ができICチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄とならな
いようにすることを目的とする。
ので、ICチップ検査の結果が正常でない場合における
原因解析ができるようにするとともに、検査制御回路の
みが故障した場合でも検査ができICチップにバウンダ
リ・スキャンテスト回路を組込んだことが無駄とならな
いようにすることを目的とする。
【0013】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ICチップ用検査信号を入力する検査制
御回路と、この検査制御回路により制御される命令レジ
スタおよび検査回路とを有するバウンダリ・スキャンテ
スト回路において、検査制御回路へ入力される検査信号
を入力としカウント結果を擬似信号として検査制御回路
へ出力するカウンタ回路と、検査信号に基づき検査制御
回路で生成した信号と、カウンタ回路からの擬似信号と
を切換えて出力する切換手段とを設け、検査制御回路が
切換手段からの出力に基づいて命令レジスタおよび検査
回路を制御する制御信号を出力するようにした。
成するために、ICチップ用検査信号を入力する検査制
御回路と、この検査制御回路により制御される命令レジ
スタおよび検査回路とを有するバウンダリ・スキャンテ
スト回路において、検査制御回路へ入力される検査信号
を入力としカウント結果を擬似信号として検査制御回路
へ出力するカウンタ回路と、検査信号に基づき検査制御
回路で生成した信号と、カウンタ回路からの擬似信号と
を切換えて出力する切換手段とを設け、検査制御回路が
切換手段からの出力に基づいて命令レジスタおよび検査
回路を制御する制御信号を出力するようにした。
【0014】さらに、本発明は制御信号を入力とし、こ
の制御信号を外部から確認するための制御出力ピンを有
する付加回路をさらに備えた。
の制御信号を外部から確認するための制御出力ピンを有
する付加回路をさらに備えた。
【0015】
【作用】本発明は以上の構成によって、切換手段がカウ
ンタ回路からの擬似信号を切換えて出力することによ
り、カウンタ回路からの擬似信号に基づいて生成した制
御信号で命令レジスタと検査回路の動作を制御すること
ができる。さらに、付加回路が有する制御出力ピンを観
測することによって制御信号が正常かどうかをチェック
することもできる。
ンタ回路からの擬似信号を切換えて出力することによ
り、カウンタ回路からの擬似信号に基づいて生成した制
御信号で命令レジスタと検査回路の動作を制御すること
ができる。さらに、付加回路が有する制御出力ピンを観
測することによって制御信号が正常かどうかをチェック
することもできる。
【0016】
【実施例】以下本発明を図面に基づいて説明する。
【0017】図1は、本発明によるバウンダリ・スキャ
ンテスト回路の一実施例のブロック図である。図4と同
じ構成部分には同じ参照番号を付してある。また、図1
においては、図4に示したセレクタ5およびバッファ6
は簡単のため図示を省略してある。
ンテスト回路の一実施例のブロック図である。図4と同
じ構成部分には同じ参照番号を付してある。また、図1
においては、図4に示したセレクタ5およびバッファ6
は簡単のため図示を省略してある。
【0018】検査制御回路2は、組合せ回路2a、およ
び2gないし2kと、フリップフロップ回路2bないし
2eと、セレクタ2fとから構成される。ここで、組合
せ回路2a、および2gないし2kとして示した回路は
バウンダリ・スキャンテスト回路の検査制御回路で通常
に用いられるものであるので、ここではそれぞれ組合せ
回路として図示する。
び2gないし2kと、フリップフロップ回路2bないし
2eと、セレクタ2fとから構成される。ここで、組合
せ回路2a、および2gないし2kとして示した回路は
バウンダリ・スキャンテスト回路の検査制御回路で通常
に用いられるものであるので、ここではそれぞれ組合せ
回路として図示する。
【0019】カウンタ回路7は、検査制御入力ピン1a
からの検査制御信号TMSと、検査クロック入力ピン1
bからの検査クロック信号TCKと、リセット入力ピン
1cからのリセット信号TRSTとを検査信号として入
力して擬似信号を生成し、この擬似信号を端子7aない
し7dから出力する。
からの検査制御信号TMSと、検査クロック入力ピン1
bからの検査クロック信号TCKと、リセット入力ピン
1cからのリセット信号TRSTとを検査信号として入
力して擬似信号を生成し、この擬似信号を端子7aない
し7dから出力する。
【0020】カウンタ回路7からの出力は、フリップフ
ロップ回路2bないし2eからの出力とともにセレクタ
2fに入力される。このセレクタ2fは切換信号入力ピ
ン1dからの切換信号cに基づき、カウンタ回路7から
の出力もしくはフリップフロップ回路2bないし2eか
らの出力のどちらかを選択し切換えて制御信号として出
力する。
ロップ回路2bないし2eからの出力とともにセレクタ
2fに入力される。このセレクタ2fは切換信号入力ピ
ン1dからの切換信号cに基づき、カウンタ回路7から
の出力もしくはフリップフロップ回路2bないし2eか
らの出力のどちらかを選択し切換えて制御信号として出
力する。
【0021】検査制御回路2からの出力は、命令レジス
タ3および検査回路4に入力されるとともに付加回路8
に入力される。この付加回路8は、OR回路8aおよび
8bと、AND回路8cないし8eと、セレクタ8f
と、フリップフロップ回路8gとから構成され、検査制
御回路2からの9本の制御信号を1本の制御出力信号O
UTに変換して制御出力ピン9aから出力する。
タ3および検査回路4に入力されるとともに付加回路8
に入力される。この付加回路8は、OR回路8aおよび
8bと、AND回路8cないし8eと、セレクタ8f
と、フリップフロップ回路8gとから構成され、検査制
御回路2からの9本の制御信号を1本の制御出力信号O
UTに変換して制御出力ピン9aから出力する。
【0022】この制御出力ピン9aからの制御出力信号
OUTを外部からテスタ等で観測することにより、検査
制御回路2が図5に示した状態遷移図どおりに正しく状
態遷移しているかどうかを確認することができる。
OUTを外部からテスタ等で観測することにより、検査
制御回路2が図5に示した状態遷移図どおりに正しく状
態遷移しているかどうかを確認することができる。
【0023】また、本発明ではカウンタ回路7を設け、
検査制御回路2の状態を、図5の状態遷移図に関係なく
遷移させることができるようにしたので、カウンタ回路
7の端子7aないし7dからの擬似信号によって命令レ
ジスタ3や検査回路4をシフト動作させることができ
る。このとき、検査出力ピン1fからの検査結果TDO
を観測することによって命令レジスタ3と検査回路4が
正常にシフト動作を行っているか否かを確認することが
できる。
検査制御回路2の状態を、図5の状態遷移図に関係なく
遷移させることができるようにしたので、カウンタ回路
7の端子7aないし7dからの擬似信号によって命令レ
ジスタ3や検査回路4をシフト動作させることができ
る。このとき、検査出力ピン1fからの検査結果TDO
を観測することによって命令レジスタ3と検査回路4が
正常にシフト動作を行っているか否かを確認することが
できる。
【0024】図2は、図1に示したカウンタ回路7の内
部ブロック図である。
部ブロック図である。
【0025】本実施例では、カウンタ回路7として、フ
リップフロップ回路7eないし7hと、AND回路7i
ないし7kとから構成されるアップカウンタを用いた。
リップフロップ回路7eないし7hと、AND回路7i
ないし7kとから構成されるアップカウンタを用いた。
【0026】たとえば、命令レジスタ3をシフト動作さ
せるためには、図1に示したフリップフロップ回路2b
ないし2eの出力Qが0111の値となるので、これを
カウンタ回路7で生成するには、検査制御信号TMSを
1にしたうえで検査クロック信号TCKを7周期カウン
トアップすることで0111の値を生成することができ
る。
せるためには、図1に示したフリップフロップ回路2b
ないし2eの出力Qが0111の値となるので、これを
カウンタ回路7で生成するには、検査制御信号TMSを
1にしたうえで検査クロック信号TCKを7周期カウン
トアップすることで0111の値を生成することができ
る。
【0027】ところで、従来のバウンダリ・スキャンテ
スト回路では、検査制御回路2が正常動作をしている場
合、図5の状態遷移図のtest−logic−res
etの状態からすぐに命令レジスタ3もしくは検査回路
4にシフト動作をさせることはできないが、本発明によ
れば、切換信号cを用いてカウンタ回路7の端子7aな
いし7dからの擬似信号を組合せ回路2gに出力するこ
とにより、すぐに命令レジスタ3もしくは検査回路4に
シフト動作をさせることが可能となる。
スト回路では、検査制御回路2が正常動作をしている場
合、図5の状態遷移図のtest−logic−res
etの状態からすぐに命令レジスタ3もしくは検査回路
4にシフト動作をさせることはできないが、本発明によ
れば、切換信号cを用いてカウンタ回路7の端子7aな
いし7dからの擬似信号を組合せ回路2gに出力するこ
とにより、すぐに命令レジスタ3もしくは検査回路4に
シフト動作をさせることが可能となる。
【0028】つまり、本発明によれば、図5の状態遷移
図の状態遷移とまったく無関係に所望の状態に持ってい
くことができるため、ICチップ検査の結果が正常でな
い場合の原因解析が容易に行え、さらには、検査制御回
路2の故障がICチップ検査の結果が正常でない原因で
あった場合、カウンタ回路7からの擬似信号を用いて検
査制御回路2を部分的に動作させることによって検査を
続行させることも可能である。
図の状態遷移とまったく無関係に所望の状態に持ってい
くことができるため、ICチップ検査の結果が正常でな
い場合の原因解析が容易に行え、さらには、検査制御回
路2の故障がICチップ検査の結果が正常でない原因で
あった場合、カウンタ回路7からの擬似信号を用いて検
査制御回路2を部分的に動作させることによって検査を
続行させることも可能である。
【0029】図3は、本発明によるバウンダリ・スキャ
ンテスト回路の別の実施例の部分的ブロック図である。
図1と同じ構成部分には同じ参照番号を付してある。
ンテスト回路の別の実施例の部分的ブロック図である。
図1と同じ構成部分には同じ参照番号を付してある。
【0030】検査制御回路2′は、組合せ回路2a′、
および2g′ないし2k′と、フリップフロップ回路2
b′ないし2e′と、nMOSトランジスタによるスイ
ッチ2m′とから構成される。ここで、組合せ回路2
a′、および2g′ないし2k′として示した回路は、
それぞれ図1に示した組合せ回路2a、および2gない
し2kと同様である。
および2g′ないし2k′と、フリップフロップ回路2
b′ないし2e′と、nMOSトランジスタによるスイ
ッチ2m′とから構成される。ここで、組合せ回路2
a′、および2g′ないし2k′として示した回路は、
それぞれ図1に示した組合せ回路2a、および2gない
し2kと同様である。
【0031】カウンタ回路7は、図1と同様に、検査制
御入力ピン1aからの検査制御信号TMSと、検査クロ
ック入力ピン1bからの検査クロック信号TCKと、リ
セット入力ピン1cからのリセット信号TRSTとを検
査信号として入力して擬似信号を生成し、この擬似信号
を端子7aないし7dから出力する。
御入力ピン1aからの検査制御信号TMSと、検査クロ
ック入力ピン1bからの検査クロック信号TCKと、リ
セット入力ピン1cからのリセット信号TRSTとを検
査信号として入力して擬似信号を生成し、この擬似信号
を端子7aないし7dから出力する。
【0032】切換信号入力ピン1dからの切換信号cに
基づいてスイッチ2m′が動作し、カウンタ回路7から
の出力もしくはフリップフロップ回路2b′ないし2
e′からの出力のどちらかが組合せ回路2g′に対して
出力される。
基づいてスイッチ2m′が動作し、カウンタ回路7から
の出力もしくはフリップフロップ回路2b′ないし2
e′からの出力のどちらかが組合せ回路2g′に対して
出力される。
【0033】図3のように構成すると、図1のように構
成した場合と比較して従来のバウンダリ・スキャンテス
ト回路に追加するゲート数が少なくてすみ、より経済的
である。
成した場合と比較して従来のバウンダリ・スキャンテス
ト回路に追加するゲート数が少なくてすみ、より経済的
である。
【0034】
【発明の効果】以上説明したように、本発明によれば、
検査制御回路の出力を取り込む付加回路の出力をテスタ
等で観測することによって、検査制御回路が正常に動作
しているかどうかを検査することができ、また、カウン
タ回路の出力を取り込むことで従来の検査制御回路の状
態遷移に関係なく状態を遷移させることができて命令レ
ジスタおよび検査回路を動作させられるので、ICチッ
プ検査の結果が正常でない場合の原因の解析が容易に行
える。
検査制御回路の出力を取り込む付加回路の出力をテスタ
等で観測することによって、検査制御回路が正常に動作
しているかどうかを検査することができ、また、カウン
タ回路の出力を取り込むことで従来の検査制御回路の状
態遷移に関係なく状態を遷移させることができて命令レ
ジスタおよび検査回路を動作させられるので、ICチッ
プ検査の結果が正常でない場合の原因の解析が容易に行
える。
【0035】さらには、上述した効果により、バウンダ
リ・スキャンテスト回路全体の信頼性向上という効果も
ある。
リ・スキャンテスト回路全体の信頼性向上という効果も
ある。
【0036】また、ICチップ検査の結果が正常でない
原因が検査制御回路であった場合には、カウンタ回路の
出力によって検査制御回路を部分的に動作させて検査を
実行させることもできる。
原因が検査制御回路であった場合には、カウンタ回路の
出力によって検査制御回路を部分的に動作させて検査を
実行させることもできる。
【図1】本発明によるバウンダリ・スキャンテスト回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【図2】図1に示したカウンタ回路の内部ブロック図で
ある。
ある。
【図3】本発明によるバウンダリ・スキャンテスト回路
の別の実施例の部分的ブロック図である。
の別の実施例の部分的ブロック図である。
【図4】IEEEにより規格化されているバウンダリ・
スキャンテスト回路のブロック図である。
スキャンテスト回路のブロック図である。
【図5】IEEEにより規格化されているバウンダリ・
スキャンテスト回路の検査時の状態遷移図である。
スキャンテスト回路の検査時の状態遷移図である。
1a 検査制御入力ピン 1b 検査クロック入力ピン 1c リセット入力ピン 1d 切換信号入力ピン 1e 検査入力ピン 1f 検査出力ピン 2 検査制御回路 2a、2g〜2k 組合せ回路 2b〜2e フリップフロップ回路 2f セレクタ 3 命令レジスタ 4 検査回路 7 カウンタ回路 7a〜7d 端子 8 付加回路 8a、8b OR回路 8c〜8e AND回路 8f セレクタ 8g フリップフロップ回路 9a 制御出力ピン
Claims (2)
- 【請求項1】 ICチップ用検査信号を入力する検査制
御回路と、該検査制御回路により制御される命令レジス
タおよび検査回路とを有するバウンダリ・スキャンテス
ト回路において、 前記検査制御回路へ入力される検査信号を入力としカウ
ント結果を擬似信号として前記検査制御回路へ出力する
カウンタ回路と、 前記検査信号に基づき前記検査制御回路で生成した信号
と、前記カウンタ回路からの擬似信号とを切換えて出力
する切換手段とを設け、 前記検査制御回路が前記切換手段からの出力に基づいて
前記命令レジスタおよび前記検査回路を制御する制御信
号を出力することを特徴とするバウンダリ・スキャンテ
スト回路。 - 【請求項2】 前記制御信号を入力とし該制御信号を外
部から確認するための制御出力ピンを有する付加回路を
さらに備えたことを特徴とする請求項1に記載のバウン
ダリ・スキャンテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5171234A JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5171234A JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0772203A true JPH0772203A (ja) | 1995-03-17 |
JPH0820494B2 JPH0820494B2 (ja) | 1996-03-04 |
Family
ID=15919537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5171234A Expired - Lifetime JPH0820494B2 (ja) | 1993-06-17 | 1993-06-17 | バウンダリ・スキャンテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0820494B2 (ja) |
-
1993
- 1993-06-17 JP JP5171234A patent/JPH0820494B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0820494B2 (ja) | 1996-03-04 |
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