JPH07120537A - Ic試験装置の不良検出回路 - Google Patents
Ic試験装置の不良検出回路Info
- Publication number
- JPH07120537A JPH07120537A JP5270456A JP27045693A JPH07120537A JP H07120537 A JPH07120537 A JP H07120537A JP 5270456 A JP5270456 A JP 5270456A JP 27045693 A JP27045693 A JP 27045693A JP H07120537 A JPH07120537 A JP H07120537A
- Authority
- JP
- Japan
- Prior art keywords
- output
- comparator
- timing
- level
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 IC出力の遷移状態を少ないタイミングセッ
トで厳密に調べることを可能とする。 【構成】 IC11の出力を比較器12,13としきい
値VH ,VL (VH >V L )とそれぞれ比較し、その各
出力をコンパレータ14,15でストローブPS1でサン
プルホールドし、その出力を期待値HEX,LEXとゲート
17,18で論理比較する。比較器12,13の出力を
コンパレータ31,32でストローブPS2でサンプルホ
ールドし、その出力を期待値HEX,LEXとゲート34,
35で論理比較する。ゲート17,34の何れか、ゲー
ト18,35の何れかをそれぞれセレクト信号SH ,S
L (*SH ,*SL はそれぞれSH ,SL の反転)で選
択する。
トで厳密に調べることを可能とする。 【構成】 IC11の出力を比較器12,13としきい
値VH ,VL (VH >V L )とそれぞれ比較し、その各
出力をコンパレータ14,15でストローブPS1でサン
プルホールドし、その出力を期待値HEX,LEXとゲート
17,18で論理比較する。比較器12,13の出力を
コンパレータ31,32でストローブPS2でサンプルホ
ールドし、その出力を期待値HEX,LEXとゲート34,
35で論理比較する。ゲート17,34の何れか、ゲー
ト18,35の何れかをそれぞれセレクト信号SH ,S
L (*SH ,*SL はそれぞれSH ,SL の反転)で選
択する。
Description
【0001】
【産業上の利用分野】この発明はIC試験装置における
被試験IC素子の出力が所定の論理レベルでないものを
検出する不良検出回路に関する。
被試験IC素子の出力が所定の論理レベルでないものを
検出する不良検出回路に関する。
【0002】
【従来の技術】図3に従来のこの種の不良検出回路を示
す。被試験IC素子11に図に示していない信号発生器
から試験信号が入力され、その結果にもとづくIC素子
11からの出力が高レベル比較器12と低レベル比較器
13とへ供給され、それぞれ基準高レベルVH 、基準低
レベルVL と比較される。IC素子11の出力のレベル
がVH より低い場合は高レベル比較器12の出力が高レ
ベル“1”となり、その他の場合は高レベル比較器12
の出力は低レベル“0”となり、IC素子11の出力の
レベルがVL より高い場合は低レベル比較器13の出力
が高レベル“1”となり、その他の場合は低レベル比較
器13の出力は低レベル“0”のままである。
す。被試験IC素子11に図に示していない信号発生器
から試験信号が入力され、その結果にもとづくIC素子
11からの出力が高レベル比較器12と低レベル比較器
13とへ供給され、それぞれ基準高レベルVH 、基準低
レベルVL と比較される。IC素子11の出力のレベル
がVH より低い場合は高レベル比較器12の出力が高レ
ベル“1”となり、その他の場合は高レベル比較器12
の出力は低レベル“0”となり、IC素子11の出力の
レベルがVL より高い場合は低レベル比較器13の出力
が高レベル“1”となり、その他の場合は低レベル比較
器13の出力は低レベル“0”のままである。
【0003】高レベル比較器12、低レベル比較器13
の各出力はそれぞれ、タイミングコンパレータ14,1
5へ供給され、タイミングコンパレータ14,15に端
子16からのストローブPS が与えられるごとに、それ
ぞれタイミングコンパレータ14,15の入力がサンプ
リングホールドされる。タイミングコンパレータ14,
15の各正極性出力はそれぞれゲート17,18へ供給
されると共にそれぞれゲート19,21へ供給される。
タイミングコンパレータ14,15の各負極性出力はオ
ア回路22へ供給され、オア回路22の出力はゲート2
3へ供給され、タイミングコンパレータ15の負極性出
力はゲート24へ供給される。
の各出力はそれぞれ、タイミングコンパレータ14,1
5へ供給され、タイミングコンパレータ14,15に端
子16からのストローブPS が与えられるごとに、それ
ぞれタイミングコンパレータ14,15の入力がサンプ
リングホールドされる。タイミングコンパレータ14,
15の各正極性出力はそれぞれゲート17,18へ供給
されると共にそれぞれゲート19,21へ供給される。
タイミングコンパレータ14,15の各負極性出力はオ
ア回路22へ供給され、オア回路22の出力はゲート2
3へ供給され、タイミングコンパレータ15の負極性出
力はゲート24へ供給される。
【0004】ゲート17,21に高レベル期待値HEXが
端子25から供給され、ゲート18,19に端子26か
ら低レベル期待値LEXが供給され、ゲート23,24に
端子27から高インピーダンス期待値ZEXが供給され
る。例えばIC素子11の出力Vが図4Aに示すような
場合で、その高レベルで基準高レベルVH より高く、低
レベルで基準低レベルVL より低い場合は高レベル比較
器12から図4Bに示すように、出力Vが反転された出
力が生じ、低レベル比較器13からは出力Vと同一の出
力が生じる。ストローブPS は試験サイクル(周期)T
ごとにその基準に対して設定した時間Δtだけ遅れて図
4Cに示すように発生する。この時間Δtは試験信号の
各サイクルのパターン印加から出力Vのレベルが十分確
定した後にストローブPS が生じるように設定される。
各試験サイクルごとにその出力Vが本来とるべき値が高
レベルの場合は高レベル期待値HEXが“1”とされ、本
来とるべき値が低レベルの場合は低レベル期待値LEXが
“1”とされる。このような期待値が試験サイクルごと
に図4Dに示すように出力される。
端子25から供給され、ゲート18,19に端子26か
ら低レベル期待値LEXが供給され、ゲート23,24に
端子27から高インピーダンス期待値ZEXが供給され
る。例えばIC素子11の出力Vが図4Aに示すような
場合で、その高レベルで基準高レベルVH より高く、低
レベルで基準低レベルVL より低い場合は高レベル比較
器12から図4Bに示すように、出力Vが反転された出
力が生じ、低レベル比較器13からは出力Vと同一の出
力が生じる。ストローブPS は試験サイクル(周期)T
ごとにその基準に対して設定した時間Δtだけ遅れて図
4Cに示すように発生する。この時間Δtは試験信号の
各サイクルのパターン印加から出力Vのレベルが十分確
定した後にストローブPS が生じるように設定される。
各試験サイクルごとにその出力Vが本来とるべき値が高
レベルの場合は高レベル期待値HEXが“1”とされ、本
来とるべき値が低レベルの場合は低レベル期待値LEXが
“1”とされる。このような期待値が試験サイクルごと
に図4Dに示すように出力される。
【0005】このようにしてIC素子11の出力Vが、
本来とるべき値が高レベルであるのに、基準高レベルV
H に達していないと、ゲート17の出力が“1”とな
り、不良であることが出力される。同様にIC素子11
の出力Vが低レベルであるべき所、基準低レベルVL よ
り高いと、ゲート18の出力が“1”となり、不良であ
ることが出力される。また出力Vが高インピーダンス出
力であるべき所、そうでない場合はゲート23の出力が
“1”となり、不良であることが出力される。ゲート1
9,21,24の出力は不良がどのような原因によるの
かを解析するために用いられる。図3に示した不良検出
回路はIC素子11の各出力ピンごとに設けられる。
本来とるべき値が高レベルであるのに、基準高レベルV
H に達していないと、ゲート17の出力が“1”とな
り、不良であることが出力される。同様にIC素子11
の出力Vが低レベルであるべき所、基準低レベルVL よ
り高いと、ゲート18の出力が“1”となり、不良であ
ることが出力される。また出力Vが高インピーダンス出
力であるべき所、そうでない場合はゲート23の出力が
“1”となり、不良であることが出力される。ゲート1
9,21,24の出力は不良がどのような原因によるの
かを解析するために用いられる。図3に示した不良検出
回路はIC素子11の各出力ピンごとに設けられる。
【0006】
【発明が解決しようとする課題】IC素子11の出力V
は高レベルと、低レベルと、高インピーダンス出力(以
下Zレベルと記す)との三つの何れかをとるべきであっ
て、試験信号パターンに応じて出力Vが変化し、高レベ
ルから低レベルへの変化に要する遷移時間と、低レベル
から高レベルに変化する遷移時間と、高レベルからZレ
ベルに変化する遷移時間と、その逆の変化の遷移時間
と、更に低レベルからZレベルに変化する遷移時間と、
その逆に変化する遷移時間とが異なっている。従ってこ
れら各状態遷移ごとにこの遷移時間を厳密に試験するた
めには、その各遷移状態ごとにストローブのタイミング
セットを設け、これらのストローブのタイミングを変化
させる必要がある。
は高レベルと、低レベルと、高インピーダンス出力(以
下Zレベルと記す)との三つの何れかをとるべきであっ
て、試験信号パターンに応じて出力Vが変化し、高レベ
ルから低レベルへの変化に要する遷移時間と、低レベル
から高レベルに変化する遷移時間と、高レベルからZレ
ベルに変化する遷移時間と、その逆の変化の遷移時間
と、更に低レベルからZレベルに変化する遷移時間と、
その逆に変化する遷移時間とが異なっている。従ってこ
れら各状態遷移ごとにこの遷移時間を厳密に試験するた
めには、その各遷移状態ごとにストローブのタイミング
セットを設け、これらのストローブのタイミングを変化
させる必要がある。
【0007】また遷移時間は各出力ピンによっても異な
る。従って各出力ピンごとに6種類のタイミングセット
を必要とし、しかも、出力ピンごとに異ならせる必要が
ある。しかし設定できるストローブの数に制限があり、
従来においては、4又は8あるいは16程度に過ぎず、
多くのタイミングを必要とする正確な遷移時間を試験す
ることはできなかった。
る。従って各出力ピンごとに6種類のタイミングセット
を必要とし、しかも、出力ピンごとに異ならせる必要が
ある。しかし設定できるストローブの数に制限があり、
従来においては、4又は8あるいは16程度に過ぎず、
多くのタイミングを必要とする正確な遷移時間を試験す
ることはできなかった。
【0008】
【課題を解決するための手段】この発明によれば従来の
不良検出回路に、更に一組のタイミングコンパレータを
追加し、そのタイミングコンパレータのストローブはそ
れまでとは別のものを用いる。そして従来におけるタイ
ミングコンパレータの出力に対する期待値が供給される
ゲートの組と、追加されたタイミングコンパレータの出
力に対する期待値が供給されるゲートの組とが各期待値
ごとに、その一方をセレクタ信号で選択される。
不良検出回路に、更に一組のタイミングコンパレータを
追加し、そのタイミングコンパレータのストローブはそ
れまでとは別のものを用いる。そして従来におけるタイ
ミングコンパレータの出力に対する期待値が供給される
ゲートの組と、追加されたタイミングコンパレータの出
力に対する期待値が供給されるゲートの組とが各期待値
ごとに、その一方をセレクタ信号で選択される。
【0009】
【実施例】図1にこの発明の実施例を示し、図3と対応
する部分に同一符号を付けてある。この発明においては
高レベル比較器12及び低レベル比較器13の各出力は
それぞれ分岐されてタイミングコンパレータ31及び3
2にも供給され、タイミングコンパレータ31,32に
は端子33からストローブPS2が与えられるごとに、そ
の入力がサンプルホールドされる。またタイミングコン
パレータ31及び32の各正極性出力はそれぞれゲート
34及び35へ供給されると共にゲート36及び37へ
もそれぞれ供給される。タイミングコンパレータ31及
び32の各負極性出力はオア回路38へ供給され、オア
回路38の出力はゲート39へ供給される。タイミング
コンパレータ32の負極性出力はゲート41へ供給され
る。
する部分に同一符号を付けてある。この発明においては
高レベル比較器12及び低レベル比較器13の各出力は
それぞれ分岐されてタイミングコンパレータ31及び3
2にも供給され、タイミングコンパレータ31,32に
は端子33からストローブPS2が与えられるごとに、そ
の入力がサンプルホールドされる。またタイミングコン
パレータ31及び32の各正極性出力はそれぞれゲート
34及び35へ供給されると共にゲート36及び37へ
もそれぞれ供給される。タイミングコンパレータ31及
び32の各負極性出力はオア回路38へ供給され、オア
回路38の出力はゲート39へ供給される。タイミング
コンパレータ32の負極性出力はゲート41へ供給され
る。
【0010】ゲート34,37に端子25の高レベル期
待値HEXが供給され、ゲート35,36に端子26の低
レベル期待値LEXが供給され、ゲート39,41に端子
27のZレベル期待値が供給される。更に端子42から
のセレクト信号SH がゲート17,21に供給され、端
子43からのセレクト信号SL がゲート18,19に供
給され、端子44からのセレクト信号SZ がゲート2
3,24へ供給される。端子45からのセレクト信号S
H の反転信号*SH がゲート34,37へ供給され、端
子46からのセレクト信号SL の反転信号*SL がゲー
ト35,36へ供給され、端子47からのセレクト信号
SZ の反転信号*SZ がゲート39,41へ供給され
る。ゲート17,34の出力がオア回路48へ供給さ
れ、ゲート18,35の出力がオア回路49へ供給さ
れ、ゲート23,39の出力がオア回路51へ供給さ
れ、ゲート21,37の出力がオア回路52へ供給さ
れ、ゲート19,36の出力がオア回路53へ供給さ
れ、ゲート24,41の出力がオア回路54へ供給され
る。
待値HEXが供給され、ゲート35,36に端子26の低
レベル期待値LEXが供給され、ゲート39,41に端子
27のZレベル期待値が供給される。更に端子42から
のセレクト信号SH がゲート17,21に供給され、端
子43からのセレクト信号SL がゲート18,19に供
給され、端子44からのセレクト信号SZ がゲート2
3,24へ供給される。端子45からのセレクト信号S
H の反転信号*SH がゲート34,37へ供給され、端
子46からのセレクト信号SL の反転信号*SL がゲー
ト35,36へ供給され、端子47からのセレクト信号
SZ の反転信号*SZ がゲート39,41へ供給され
る。ゲート17,34の出力がオア回路48へ供給さ
れ、ゲート18,35の出力がオア回路49へ供給さ
れ、ゲート23,39の出力がオア回路51へ供給さ
れ、ゲート21,37の出力がオア回路52へ供給さ
れ、ゲート19,36の出力がオア回路53へ供給さ
れ、ゲート24,41の出力がオア回路54へ供給され
る。
【0011】この構成において、セレクト信号SH ,S
L ,SZ のそれぞれを“1”にするとゲート17〜1
9,21,23,24が有効となり、ゲート34〜3
7,39,41は無効となり、従って図3に示した従来
の場合と同一となる。いまセレクト信号SH ,SL を
“1”とし、セレクト信号SZ を“1”とすると、ゲー
ト17〜19,21,39,41が有効となり、その他
のゲートは無効となる。従ってこれはストローブPS1の
タイミングでのIC素子出力と期待値HEX,LEXとの比
較と、ストローブPS2のタイミングでのIC素子出力と
期待値ZEXとの比較とが行われる。同様に例えばセレク
ト信号SH を“1”、セレクト信号SL ,SZを“0”
とすると、ゲート17,21,35,36,39,41
が有効となり、その他のゲートは無効となる。よってス
トローブPS1のタイミングでのIC素子出力と期待値H
EXとの比較と、ストローブPS2のタイミングでのIC素
子出力と期待値LEX,ZEXとの比較とが行われることに
なる。これらの関係を図2に示す。
L ,SZ のそれぞれを“1”にするとゲート17〜1
9,21,23,24が有効となり、ゲート34〜3
7,39,41は無効となり、従って図3に示した従来
の場合と同一となる。いまセレクト信号SH ,SL を
“1”とし、セレクト信号SZ を“1”とすると、ゲー
ト17〜19,21,39,41が有効となり、その他
のゲートは無効となる。従ってこれはストローブPS1の
タイミングでのIC素子出力と期待値HEX,LEXとの比
較と、ストローブPS2のタイミングでのIC素子出力と
期待値ZEXとの比較とが行われる。同様に例えばセレク
ト信号SH を“1”、セレクト信号SL ,SZを“0”
とすると、ゲート17,21,35,36,39,41
が有効となり、その他のゲートは無効となる。よってス
トローブPS1のタイミングでのIC素子出力と期待値H
EXとの比較と、ストローブPS2のタイミングでのIC素
子出力と期待値LEX,ZEXとの比較とが行われることに
なる。これらの関係を図2に示す。
【0012】つまりこの発明によればタイミングセット
を変更しないで、つまりパターンプログラムを変更しな
いで、同一試験サイクルでストローブのタイミング(位
相)を変化させることができる。なおセレクト信号
SH ,SL ,SZ については各種条件を規定したメイン
プログラムに、出力ピンごとにセレクト信号SH ,
SL ,SZ をどのようにするかの記述を設ければよい。
上述ではタイミングコンパレータを一組追加し、これに
ともなってそのタイミングコンパレータの出力と期待値
とを比較するゲートの組を追加し、セレクト信号でタイ
ミングコンパレータの出力と期待値とを比較するゲート
を選択したが、更に多くのタイミングコンパレータとそ
の出力と期待値とを比較するゲートの組とを設け、全体
の中から、高レベル期待値との比較、低レベル期待値と
の比較、Zレベル期待値との比較などのそれぞれ応じて
対応する1つのゲートをセレクト信号により選択するよ
うにしてもよい。また上述において、Zレベル期待値を
省略してもよく、同様にゲート19,21,24とこれ
と対応するゲートを省略してもよい。
を変更しないで、つまりパターンプログラムを変更しな
いで、同一試験サイクルでストローブのタイミング(位
相)を変化させることができる。なおセレクト信号
SH ,SL ,SZ については各種条件を規定したメイン
プログラムに、出力ピンごとにセレクト信号SH ,
SL ,SZ をどのようにするかの記述を設ければよい。
上述ではタイミングコンパレータを一組追加し、これに
ともなってそのタイミングコンパレータの出力と期待値
とを比較するゲートの組を追加し、セレクト信号でタイ
ミングコンパレータの出力と期待値とを比較するゲート
を選択したが、更に多くのタイミングコンパレータとそ
の出力と期待値とを比較するゲートの組とを設け、全体
の中から、高レベル期待値との比較、低レベル期待値と
の比較、Zレベル期待値との比較などのそれぞれ応じて
対応する1つのゲートをセレクト信号により選択するよ
うにしてもよい。また上述において、Zレベル期待値を
省略してもよく、同様にゲート19,21,24とこれ
と対応するゲートを省略してもよい。
【0013】
【発明の効果】以上述べたようにこの発明によればタイ
ミングコンパレータの組と、その出力と期待値とを比較
するゲートの組とを設け、同一期待値について何れのタ
イミングコンパレータの出力との比較結果を出力させる
かの選択をセレクト信号により行わせることにより、タ
イミングセットを変更することなく、期待値ごとにスト
ローブのタイミング(位相)を異ならせることができ、
全体として少ないタイミングセットでIC素子出力の遷
移状態を厳密に調査することができる。またタイミング
コンパレータを二組用いているため、ストローブの設定
可能範囲内でストローブPS1とPS2とをいくらでも接近
させることができる。
ミングコンパレータの組と、その出力と期待値とを比較
するゲートの組とを設け、同一期待値について何れのタ
イミングコンパレータの出力との比較結果を出力させる
かの選択をセレクト信号により行わせることにより、タ
イミングセットを変更することなく、期待値ごとにスト
ローブのタイミング(位相)を異ならせることができ、
全体として少ないタイミングセットでIC素子出力の遷
移状態を厳密に調査することができる。またタイミング
コンパレータを二組用いているため、ストローブの設定
可能範囲内でストローブPS1とPS2とをいくらでも接近
させることができる。
【図1】この発明の実施例を示す論理回路図。
【図2】セレクト信号の状態により、期待値ごとにスト
ローブPS1とPS2との一方を選択的に有効にすることが
できる様子を示す図。
ローブPS1とPS2との一方を選択的に有効にすることが
できる様子を示す図。
【図3】従来の不良検出回路を示す論理回路図。
【図4】図3の動作を説明するためのタイムチャート。
Claims (1)
- 【請求項1】 被試験IC素子の出力を、高レベル比較
器及び低レベル比較器でそれぞれ基準高レベル及び基準
低レベルと比較し、 これら高レベル比較器及び低レベル比較器の各出力をそ
れぞれ第1及び第2タイミングコンパレータで第1スト
ローブによりサンプルホールドし、 上記高レベル比較器及び上記低レベル比較器の各出力を
それぞれ第3及び第4タイミングコンパレータで第2ス
トローブによりサンプルホールドし、 上記第1タイミングコンパレータの出力と、高レベル期
待値と、第1セレクト信号とを第1ゲートへ供給し、 上記第2タイミングコンパレータの出力と、低レベル期
待値と、第2セレクト信号とを第2ゲートへ供給し、 上記第3タイミングコンパレータの出力と、上記高レベ
ル期待値と、上記第1セレクト信号の反転信号とを第3
ゲートへ供給し、 上記第4タイミングコンパレータの出力と、上記低レベ
ル期待値と、上記第2セレクト信号の反転信号とを第4
ゲートへ供給し、 上記第1ゲートの出力と上記第3ゲートの出力とを第1
オア回路へ供給して、その出力を高レベル不良信号と
し、 上記第2ゲートの出力と上記第4ゲートの出力とを第2
オア回路へ供給して、その出力を低レベル不良信号とす
るIC試験装置の不良検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5270456A JPH07120537A (ja) | 1993-10-28 | 1993-10-28 | Ic試験装置の不良検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5270456A JPH07120537A (ja) | 1993-10-28 | 1993-10-28 | Ic試験装置の不良検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07120537A true JPH07120537A (ja) | 1995-05-12 |
Family
ID=17486550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5270456A Pending JPH07120537A (ja) | 1993-10-28 | 1993-10-28 | Ic試験装置の不良検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07120537A (ja) |
-
1993
- 1993-10-28 JP JP5270456A patent/JPH07120537A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04212524A (ja) | 半導体集積回路 | |
JPH10106292A (ja) | メモリ試験装置 | |
US20010049803A1 (en) | Microprocessor internally provided with test circuit | |
JPH095402A (ja) | 半導体メモリ試験装置 | |
JPH07120537A (ja) | Ic試験装置の不良検出回路 | |
JP3339479B2 (ja) | クロック制御回路および方法 | |
US6182255B1 (en) | IC tester | |
JPH09264929A (ja) | 論理回路のテスト方法およびそのテスト回路 | |
US6892333B2 (en) | IC measuring device | |
JP3519329B2 (ja) | 半導体試験装置 | |
JPH102937A (ja) | Ic試験装置 | |
US5191281A (en) | IC tester capable of changing strobe position in accordance with a predetermined reference signal | |
JP3340459B2 (ja) | 信号判定装置及び信号判定方法 | |
JP3465257B2 (ja) | Icテスタ | |
JP3698269B2 (ja) | Lsiのディレイ測定方法 | |
JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
JPH11101852A (ja) | 可変遅延素子試験回路 | |
JPH03210480A (ja) | Icの出力パルス幅検査回路 | |
JP3472972B2 (ja) | Ic試験装置 | |
JP3240913B2 (ja) | Ic試験装置 | |
JPH09218248A (ja) | デジタル回路検査装置および方法 | |
JPS63233384A (ja) | プリント板ユニツトの論理チエツク方法 | |
JPH04325999A (ja) | シフトレジスタのテスト回路 | |
JPH0436349B2 (ja) | ||
JPH0498698A (ja) | 半導体メモリ用オンチップテスト方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |