JPH07120537A - Ｉｃ試験装置の不良検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣ出力の遷移状態を少ないタイミングセッ
トで厳密に調べることを可能とする。 【構成】 ＩＣ１１の出力を比較器１２，１３としきい
値Ｖ_H ，Ｖ_L （Ｖ_H ＞Ｖ _L ）とそれぞれ比較し、その各
出力をコンパレータ１４，１５でストローブＰ_S1でサン
プルホールドし、その出力を期待値Ｈ_EX，Ｌ_EXとゲート
１７，１８で論理比較する。比較器１２，１３の出力を
コンパレータ３１，３２でストローブＰ_S2でサンプルホ
ールドし、その出力を期待値Ｈ_EX，Ｌ_EXとゲート３４，
３５で論理比較する。ゲート１７，３４の何れか、ゲー
ト１８，３５の何れかをそれぞれセレクト信号Ｓ_H ，Ｓ
_L （＊Ｓ_H ，＊Ｓ_L はそれぞれＳ_H ，Ｓ_L の反転）で選
択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＩＣ試験装置における
被試験ＩＣ素子の出力が所定の論理レベルでないものを
検出する不良検出回路に関する。

【０００２】

【従来の技術】図３に従来のこの種の不良検出回路を示
す。被試験ＩＣ素子１１に図に示していない信号発生器
から試験信号が入力され、その結果にもとづくＩＣ素子
１１からの出力が高レベル比較器１２と低レベル比較器
１３とへ供給され、それぞれ基準高レベルＶ_H 、基準低
レベルＶ_L と比較される。ＩＣ素子１１の出力のレベル
がＶ_H より低い場合は高レベル比較器１２の出力が高レ
ベル“１”となり、その他の場合は高レベル比較器１２
の出力は低レベル“０”となり、ＩＣ素子１１の出力の
レベルがＶ_L より高い場合は低レベル比較器１３の出力
が高レベル“１”となり、その他の場合は低レベル比較
器１３の出力は低レベル“０”のままである。

【０００３】高レベル比較器１２、低レベル比較器１３
の各出力はそれぞれ、タイミングコンパレータ１４，１
５へ供給され、タイミングコンパレータ１４，１５に端
子１６からのストローブＰ_S が与えられるごとに、それ
ぞれタイミングコンパレータ１４，１５の入力がサンプ
リングホールドされる。タイミングコンパレータ１４，
１５の各正極性出力はそれぞれゲート１７，１８へ供給
されると共にそれぞれゲート１９，２１へ供給される。
タイミングコンパレータ１４，１５の各負極性出力はオ
ア回路２２へ供給され、オア回路２２の出力はゲート２
３へ供給され、タイミングコンパレータ１５の負極性出
力はゲート２４へ供給される。

【０００４】ゲート１７，２１に高レベル期待値Ｈ_EXが
端子２５から供給され、ゲート１８，１９に端子２６か
ら低レベル期待値Ｌ_EXが供給され、ゲート２３，２４に
端子２７から高インピーダンス期待値Ｚ_EXが供給され
る。例えばＩＣ素子１１の出力Ｖが図４Ａに示すような
場合で、その高レベルで基準高レベルＶ_H より高く、低
レベルで基準低レベルＶ_L より低い場合は高レベル比較
器１２から図４Ｂに示すように、出力Ｖが反転された出
力が生じ、低レベル比較器１３からは出力Ｖと同一の出
力が生じる。ストローブＰ_S は試験サイクル（周期）Ｔ
ごとにその基準に対して設定した時間Δｔだけ遅れて図
４Ｃに示すように発生する。この時間Δｔは試験信号の
各サイクルのパターン印加から出力Ｖのレベルが十分確
定した後にストローブＰ_S が生じるように設定される。
各試験サイクルごとにその出力Ｖが本来とるべき値が高
レベルの場合は高レベル期待値Ｈ_EXが“１”とされ、本
来とるべき値が低レベルの場合は低レベル期待値Ｌ_EXが
“１”とされる。このような期待値が試験サイクルごと
に図４Ｄに示すように出力される。

【０００５】このようにしてＩＣ素子１１の出力Ｖが、
本来とるべき値が高レベルであるのに、基準高レベルＶ
_H に達していないと、ゲート１７の出力が“１”とな
り、不良であることが出力される。同様にＩＣ素子１１
の出力Ｖが低レベルであるべき所、基準低レベルＶ_L よ
り高いと、ゲート１８の出力が“１”となり、不良であ
ることが出力される。また出力Ｖが高インピーダンス出
力であるべき所、そうでない場合はゲート２３の出力が
“１”となり、不良であることが出力される。ゲート１
９，２１，２４の出力は不良がどのような原因によるの
かを解析するために用いられる。図３に示した不良検出
回路はＩＣ素子１１の各出力ピンごとに設けられる。

【０００６】

【発明が解決しようとする課題】ＩＣ素子１１の出力Ｖ
は高レベルと、低レベルと、高インピーダンス出力（以
下Ｚレベルと記す）との三つの何れかをとるべきであっ
て、試験信号パターンに応じて出力Ｖが変化し、高レベ
ルから低レベルへの変化に要する遷移時間と、低レベル
から高レベルに変化する遷移時間と、高レベルからＺレ
ベルに変化する遷移時間と、その逆の変化の遷移時間
と、更に低レベルからＺレベルに変化する遷移時間と、
その逆に変化する遷移時間とが異なっている。従ってこ
れら各状態遷移ごとにこの遷移時間を厳密に試験するた
めには、その各遷移状態ごとにストローブのタイミング
セットを設け、これらのストローブのタイミングを変化
させる必要がある。

【０００７】また遷移時間は各出力ピンによっても異な
る。従って各出力ピンごとに６種類のタイミングセット
を必要とし、しかも、出力ピンごとに異ならせる必要が
ある。しかし設定できるストローブの数に制限があり、
従来においては、４又は８あるいは１６程度に過ぎず、
多くのタイミングを必要とする正確な遷移時間を試験す
ることはできなかった。

【０００８】

【課題を解決するための手段】この発明によれば従来の
不良検出回路に、更に一組のタイミングコンパレータを
追加し、そのタイミングコンパレータのストローブはそ
れまでとは別のものを用いる。そして従来におけるタイ
ミングコンパレータの出力に対する期待値が供給される
ゲートの組と、追加されたタイミングコンパレータの出
力に対する期待値が供給されるゲートの組とが各期待値
ごとに、その一方をセレクタ信号で選択される。

【０００９】

【実施例】図１にこの発明の実施例を示し、図３と対応
する部分に同一符号を付けてある。この発明においては
高レベル比較器１２及び低レベル比較器１３の各出力は
それぞれ分岐されてタイミングコンパレータ３１及び３
２にも供給され、タイミングコンパレータ３１，３２に
は端子３３からストローブＰ_S2が与えられるごとに、そ
の入力がサンプルホールドされる。またタイミングコン
パレータ３１及び３２の各正極性出力はそれぞれゲート
３４及び３５へ供給されると共にゲート３６及び３７へ
もそれぞれ供給される。タイミングコンパレータ３１及
び３２の各負極性出力はオア回路３８へ供給され、オア
回路３８の出力はゲート３９へ供給される。タイミング
コンパレータ３２の負極性出力はゲート４１へ供給され
る。

【００１０】ゲート３４，３７に端子２５の高レベル期
待値Ｈ_EXが供給され、ゲート３５，３６に端子２６の低
レベル期待値Ｌ_EXが供給され、ゲート３９，４１に端子
２７のＺレベル期待値が供給される。更に端子４２から
のセレクト信号Ｓ_H がゲート１７，２１に供給され、端
子４３からのセレクト信号Ｓ_L がゲート１８，１９に供
給され、端子４４からのセレクト信号Ｓ_Z がゲート２
３，２４へ供給される。端子４５からのセレクト信号Ｓ
_H の反転信号＊Ｓ_H がゲート３４，３７へ供給され、端
子４６からのセレクト信号Ｓ_L の反転信号＊Ｓ_L がゲー
ト３５，３６へ供給され、端子４７からのセレクト信号
Ｓ_Z の反転信号＊Ｓ_Z がゲート３９，４１へ供給され
る。ゲート１７，３４の出力がオア回路４８へ供給さ
れ、ゲート１８，３５の出力がオア回路４９へ供給さ
れ、ゲート２３，３９の出力がオア回路５１へ供給さ
れ、ゲート２１，３７の出力がオア回路５２へ供給さ
れ、ゲート１９，３６の出力がオア回路５３へ供給さ
れ、ゲート２４，４１の出力がオア回路５４へ供給され
る。

【００１１】この構成において、セレクト信号Ｓ_H ，Ｓ
_L ，Ｓ_Z のそれぞれを“１”にするとゲート１７〜１
９，２１，２３，２４が有効となり、ゲート３４〜３
７，３９，４１は無効となり、従って図３に示した従来
の場合と同一となる。いまセレクト信号Ｓ_H ，Ｓ_L を
“１”とし、セレクト信号Ｓ_Z を“１”とすると、ゲー
ト１７〜１９，２１，３９，４１が有効となり、その他
のゲートは無効となる。従ってこれはストローブＰ_S1の
タイミングでのＩＣ素子出力と期待値Ｈ_EX，Ｌ_EXとの比
較と、ストローブＰ_S2のタイミングでのＩＣ素子出力と
期待値Ｚ_EXとの比較とが行われる。同様に例えばセレク
ト信号Ｓ_H を“１”、セレクト信号Ｓ_L ，Ｓ_Zを“０”
とすると、ゲート１７，２１，３５，３６，３９，４１
が有効となり、その他のゲートは無効となる。よってス
トローブＰ_S1のタイミングでのＩＣ素子出力と期待値Ｈ
_EXとの比較と、ストローブＰ_S2のタイミングでのＩＣ素
子出力と期待値Ｌ_EX，Ｚ_EXとの比較とが行われることに
なる。これらの関係を図２に示す。

【００１２】つまりこの発明によればタイミングセット
を変更しないで、つまりパターンプログラムを変更しな
いで、同一試験サイクルでストローブのタイミング（位
相）を変化させることができる。なおセレクト信号
Ｓ_H ，Ｓ_L ，Ｓ_Z については各種条件を規定したメイン
プログラムに、出力ピンごとにセレクト信号Ｓ_H ，
Ｓ_L ，Ｓ_Z をどのようにするかの記述を設ければよい。
上述ではタイミングコンパレータを一組追加し、これに
ともなってそのタイミングコンパレータの出力と期待値
とを比較するゲートの組を追加し、セレクト信号でタイ
ミングコンパレータの出力と期待値とを比較するゲート
を選択したが、更に多くのタイミングコンパレータとそ
の出力と期待値とを比較するゲートの組とを設け、全体
の中から、高レベル期待値との比較、低レベル期待値と
の比較、Ｚレベル期待値との比較などのそれぞれ応じて
対応する１つのゲートをセレクト信号により選択するよ
うにしてもよい。また上述において、Ｚレベル期待値を
省略してもよく、同様にゲート１９，２１，２４とこれ
と対応するゲートを省略してもよい。

【００１３】

【発明の効果】以上述べたようにこの発明によればタイ
ミングコンパレータの組と、その出力と期待値とを比較
するゲートの組とを設け、同一期待値について何れのタ
イミングコンパレータの出力との比較結果を出力させる
かの選択をセレクト信号により行わせることにより、タ
イミングセットを変更することなく、期待値ごとにスト
ローブのタイミング（位相）を異ならせることができ、
全体として少ないタイミングセットでＩＣ素子出力の遷
移状態を厳密に調査することができる。またタイミング
コンパレータを二組用いているため、ストローブの設定
可能範囲内でストローブＰ_S1とＰ_S2とをいくらでも接近
させることができる。

【図面の簡単な説明】

【図１】この発明の実施例を示す論理回路図。

【図２】セレクト信号の状態により、期待値ごとにスト
ローブＰ_S1とＰ_S2との一方を選択的に有効にすることが
できる様子を示す図。

【図３】従来の不良検出回路を示す論理回路図。

【図４】図３の動作を説明するためのタイムチャート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 被試験ＩＣ素子の出力を、高レベル比較
   器及び低レベル比較器でそれぞれ基準高レベル及び基準
   低レベルと比較し、 これら高レベル比較器及び低レベル比較器の各出力をそ
   れぞれ第１及び第２タイミングコンパレータで第１スト
   ローブによりサンプルホールドし、 上記高レベル比較器及び上記低レベル比較器の各出力を
   それぞれ第３及び第４タイミングコンパレータで第２ス
   トローブによりサンプルホールドし、 上記第１タイミングコンパレータの出力と、高レベル期
   待値と、第１セレクト信号とを第１ゲートへ供給し、 上記第２タイミングコンパレータの出力と、低レベル期
   待値と、第２セレクト信号とを第２ゲートへ供給し、 上記第３タイミングコンパレータの出力と、上記高レベ
   ル期待値と、上記第１セレクト信号の反転信号とを第３
   ゲートへ供給し、 上記第４タイミングコンパレータの出力と、上記低レベ
   ル期待値と、上記第２セレクト信号の反転信号とを第４
   ゲートへ供給し、 上記第１ゲートの出力と上記第３ゲートの出力とを第１
   オア回路へ供給して、その出力を高レベル不良信号と
   し、 上記第２ゲートの出力と上記第４ゲートの出力とを第２
   オア回路へ供給して、その出力を低レベル不良信号とす
   るＩＣ試験装置の不良検出回路。