JP2007504447A - Ｊｔａｇポート、タップ・リンク・モジュール及びオフ・チップｔａｐインタフェース・ポートを備えた集積回路 - Google Patents

Ｊｔａｇポート、タップ・リンク・モジュール及びオフ・チップｔａｐインタフェース・ポートを備えた集積回路 Download PDF

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Abstract

ＩＣは、ＩＥＥＥ１１４９．１規格のテスト・アクセス・ポート（ＴＡＰ）インタフェースと、付加的なオフ・チップＴＡＰインタフェースとを含む。オフ・チップＴＡＰインタフェースは、別のＩＣのＴＡＰに接続される。オフ・チップＴＡＰインタフェースは、ＩＣ上のＴＡＰリンク・モジュールによって選択できる。

Description

（関連特許／出願）
本出願は、すべて、ここに参照によって取り込む米国特許第６，０７３，２５４号、第６，３２４，６６２号、及び米国特許出願第２００２／０，０４９，９２８号に関連する。
（発明の技術分野）
本発明は、一般に、オン・チップ・テスト、デバッグ、エミュレーション及びイン・システム・プログラミング作業に対するアクセスを提供するＩＥＥＥ１１４９．１規格のテスト・アクセス・ポート（ＴＡＰ）インタフェースを含む集積回路に関する。特に、本発明は、付加的なオフ・チップＴＡＰインタフェースを含むことに関する。付加的なオフ・チップＴＡＰインタフェースは、外部に接続されない別のＩＣのＪＴＡＧポートにアクセスするために使用される。
（発明の背景）
図１Ａは、従来型の１１４９．１ ＴＡＰ回路ドメインのアーキテクチャを示す。ＴＡＰドメインは、ＴＡＰコントローラ、命令レジスタ、（１）内部スキャン・レジスタ、（２）イン・サーキット・エミュレーション（ＩＣＥ）レジスタ、（３）イン・システム・プログラミング（ＩＳＰ）レジスタ、（４）バウンダリ・スキャン・レジスタ及び（５）バイパス・レジスタを含むデータ・レジスタ群を含む。データ・レジスタのうちで、バウンダリ・スキャン・レジスタ及びバイパス・レジスタは、ＩＥＥＥ１１４９．１規格で定義される。ここに挙げた他のレジスタは、１１４９．１には、定義されないが、ＴＡＰドメイン内にデータ・レジスタとして存在しうる。ＴＡＰコントローラは、テスト・クロック（ＴＣＫ）及びテスト・モード選択（ＴＭＳ）信号入力に応答して、命令レジスタを通してテスト・データ・イン（ＴＤＩ）信号からテスト・データ・アウト（ＴＤＯ）信号へ、あるいは、データ・レジスタの選ばれた１つを通してＴＤＩからＴＤＯへのシリアル通信を調整する。テスト・リセット（ＴＲＳＴ）信号入力は、ＴＡＰドメインを既知の状態に初期化するために使用される。ＴＡＰドメインの動作は、よく知られている。
図１Ｂは、ＴＡＰドメインと、それのためのＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ及びＴＲＳＴインタフェースを採用したＩＣまたは知的財産コア回路を示す。コアは、ＤＳＰやＣＰＵコアのようにＩＣの基板内に埋め込まれた１つの完全な回路機能である。
図１Ｃ−１Ｆは、図１Ａのデータ・レジスタの各々と、それらが接続されてアクセスする機能的標的回路との間の関係を示す。
図２は、図１ＡのＴＡＰコントローラの状態図を示す。ＴＡＰコントローラは、ＴＣＫ回路からクロックを与えられＴＭＳ入力に応答して図２の状態を遷移する。図２から分かるように、ＴＡＰコントローラの状態図は、４つのキーとなる状態動作、すなわち、（１）ＴＡＰコントローラがリセット状態、ラン・テスト状態、あるいは、アイドル状態のいずれかに入るリセット／ラン・テスト・アイドル状態動作、（２）ＴＡＰコントローラがデータ・レジスタ（ＤＲ）または命令レジスタ（ＩＲ）のスキャン動作を選択するか、あるいは、リセット状態に戻るために遷移するデータまたは命令スキャン選択状態動作、（３）ＴＡＰコントローラが選ばれたデータ・レジスタと交信するときに入るデータ・レジスタ・スキャン・プロトコル状態動作及び（４）ＴＡＰコントローラが命令レジスタと交信するときに入る命令レジスタ・スキャン・プロトコル状態動作を含む。ＴＡＰコントローラの動作は、よく知られている。
図３は、ＩＣ内部で複数のＴＡＰドメインを接続するための配置例を示す。図３の各ＴＡＰドメインは、図１Ａに関連して示し説明したものと同様のものである。ＩＣ内には、１つのＩＣ ＴＡＰドメインしか存在していないが、ＩＣ内には、任意の個数のコアＴＡＰドメイン（１−Ｎ）が存在しうる。図３から分かるように、ＩＣ ＴＡＰドメイン及びコア１−Ｎ ＴＡＰドメインは、ＩＣのＴＤＩとＴＤＯのピン間にデイジー・チェーン接続されている。すべてのＴＡＰドメインは、ＩＣのＴＭＳ、ＴＣＫ及びＴＲＳＴ信号に接続されて、図２の状態図に従って動作する。命令スキャン動作中に、命令は、各ＴＡＰドメインの命令レジスタにシフトされる。図３のＴＡＰドメイン配置の唯一の欠点は、それがＩＥＥＥ１１４９．１規格に準拠しないことであり、それは、この規格の規則に従えば、ＩＣが最初に電源投入されるとき、ＴＤＩとＴＤＯとの間には、ＩＣのＴＡＰドメインだけが存在するべきだからである。図３のＴＡＰドメイン配置の２番目の欠点は、個々のＴＡＰドメインそれぞれに関するテスト、イン・サーキット・エミュレーション及び／またはイン・サーキット・プログラミング機能のために不必要に複雑なアクセスにつながる可能性があることである。
例えば、コア１のＴＡＰドメインに付随する回路に対してスキャン・テストが要求されるとき、コア１回路をテストするために開発されたテスト・パターン・セットの各スキャン・フレームは、それらの元の形態から修正されなければならない。この修正には、各スキャン・フレームに対してリーディング及びトレーリング・ビット・フィールドを付加し、リーディング及びトレーリングＴＡＰドメインの命令及びデータ・レジスタがコア１のテスト・パターン・セットの一体部分となるようにすることが含まれる。コア１のＴＡＰドメインに付随するイン・サーキット・エミュレーション及び／またはイン・サーキット・プログラミングのために開発されたシリアル・パターンも同様に修正しなければならない。図３のＴＡＰ配置のこれら及びその他の欠点を克服するために、図４のＴＡＰ配置が開発された。
図４は、米国特許出願第２００２／０，０４９，９２８号に従ってＩＣ中の複数のＴＡＰドメインを接続するための好適な構造を示す。この構造は、任意の１または複数のＴＡＰドメインをＩＣのＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ及びＴＲＳＴピンまたはボンド・パッドに接続するための入力及び出力リンク回路と、その入力及び出力リンク回路を動作させるための制御を与えるためのＴＡＰリンク・モジュール（ＴＬＭ）回路とを含む。入力及び出力リンク回路とＴＬＭとの組合せをこれ以降、ＴＬＭアーキテクチャ（ＴＬＭＡ）と呼ぶ。入力及び出力リンク回路の概念と、ＴＬＭ回路を使って入力及び出力リンク回路を制御することについては、ここに参照された米国特許第６，０７３，２５４号で最初に開示された。
入力リンク回路は、入力として、（１）ＩＣのピンまたはボンド・パッド上のＴＤＩ、ＴＭＳ、ＴＣＫ及びＴＲＳＴ信号、（２）ＩＣ ＴＡＰ（ＩＣＴ）ドメイン（ＴＤＯＩＣＴ）、コア１ ＴＡＰ（Ｃ１Ｔ）ドメイン（ＴＤＯＣ１Ｔ）及びコアＮ ＴＡＰ（ＣＮＴ）ドメイン（ＴＤＯＣＮＴ）からのＴＤＯ出力及び（３）ＴＬＭからのＴＡＰリンク制御入力を受信する。ＴＣＫ及びＴＲＳＴ入力は、無競争で入力リンク回路を通過して各ＴＡＰドメインに入力される。入力リンク回路へのＴＭＳ入力は、入力リンク回路内部でゲート制御されて、各ＴＡＰドメインが一意的にゲート制御されたＴＭＳ出力信号を受信するようにされる。図４から分かるように、ＩＣ ＴＡＰドメインは、ゲート制御されたＴＭＳＩＣＴ信号を受信し、コア１ ＴＡＰドメインは、ゲート制御されたＴＭＳＣ１Ｔ信号を受信し、コアＮ ＴＡＰドメインは、ゲート制御されたＴＭＳＣＮＴ信号を受信する。ゲート制御されたＴＭＳＩＣＴ、ＴＭＳＣ１Ｔ及びＴＭＳＣＮＴ信号を提供する回路例が図５に示されている。図５で、それぞれＴＭＳＩＣＴ、ＴＭＳＣ１Ｔ及びＴＭＳＣＮＴ信号をゲート制御するために使用されるＥＮＡＩＣＴ、ＥＮＡＣ１Ｔ及びＥＮＡＣＮＴ信号は、ＴＡＰリンク制御バスを介してＴＬＭから送られて来る。
図５から分かるように、ＴＭＳＣＮＴは、ＴＭＳに接続されてコアＮ ＴＡＰドメインをイネーブルするか、あるいは、低レベルにゲート制御されてコアＮ ＴＡＰドメインをディス・エーブルすることができ、ＴＭＳＣ１Ｔは、ＴＭＳに接続されてコア１ ＴＡＰドメインをイネーブルするか、あるいは、低レベルにゲート制御されてコア１ ＴＡＰドメインをディス・エーブルすることができ、更に、ＴＭＳＩＣＴは、ＴＭＳに接続されてＩＣ ＴＡＰドメインをイネーブルするか、あるいは、低レベルにゲート制御されてＩＣ ＴＡＰドメインをディス・エーブルすることができる。ＴＡＰドメインＴＭＳ入力（ＴＭＳＣＮＴ、ＴＭＳＣ１Ｔ、ＴＭＳＩＣＴ）が低レベルにゲート制御されるときは、ＴＡＰドメインは、それを強制的に図２のラン・テスト／アイドル状態にすることによってディス・エーブルされる。ディス・エーブルされたＴＡＰドメインは、それがＩＣのＴＭＳピン入力に上で述べたように接続されることによって再びイネーブルされるまでラン・テスト／アイドル状態に留まる。ＴＡＰドメインをラン・テスト／アイドル状態からイネーブルしたり、ＴＡＰドメインをラン・テスト／アイドル状態にディス・エーブルしたりするこれらの方法は、ここに参照された米国特許第６，０７３，２５４号で最初に開示された。
入力リンク回路へのＴＤＩ、ＴＤＯＣＮＴ、ＴＤＯＣ１Ｔ及びＴＤＯＩＣＴ入力は、入力リンク回路内部の回路によって多重化されて、各ＴＡＰドメインが一意的に選ばれたＴＤＩ入力信号を受信するようにされる。図４から分かるように、ＩＣ ＴＡＰドメインは、ＴＤＩＩＣＴ入力信号を受信し、コア１ ＴＡＰドメインは、ＴＤＩＣ１Ｔ入力信号を受信し、及びコアＮ ＴＡＰドメインは、ＴＤＩＣＮＴ入力信号を受信する。ＴＤＩＩＣＴ、ＴＤＩＣ１Ｔ及びＴＤＩＣＮＴ入力信号を供給する回路例が図６に示されている。
図６で、それぞれＴＤＩＩＣＴ、ＴＤＩＣ１Ｔ及びＴＤＩＣＮＴ入力信号のソースを選択するために使用されるＳＥＬＴＤＩＩＣＴ、ＳＥＬＴＤＩＣ１Ｔ及びＳＥＬＴＤＩＣＮＴ制御信号は、ＴＡＰリンク制御バスを介してＴＬＭから送られて来る。図６から明らかなように、ＴＤＩＣＮＴは、ＴＤＩ、ＴＤＯＣ１ＴまたはＴＤＯＩＣＴに選択的に接続することができ、ＴＤＩＣ１Ｔは、ＴＤＩ、ＴＤＯＣＮＴまたはＴＤＯＩＣＴに選択的に接続することができ、更に、ＴＤＩＩＣＴは、ＴＤＩ、ＴＤＯＣＮＴまたはＴＤＯＣ１Ｔに選択的に接続することができる。
出力リンク回路は、入力として、（１）コアＮ ＴＡＰドメインからのＴＤＯＣＮＴ出力、コア１ ＴＡＰドメインからのＴＤＯＣ１Ｔ出力、ＩＣ ＴＡＰドメインからのＴＤＯＩＣＴ出力及びＴＬＭからのＴＡＰリンク制御入力を受信する。図４から分かるように、出力リンク回路は、ＴＤＯＣＮＴ、ＴＤＯＣ１Ｔ及びＴＤＯＩＣＴ入力信号の選ばれた１つを出力リンク回路ＴＤＯ出力を介してＴＬＭに出力する。ＴＤＯＩＣＴ、ＴＤＯＣ１Ｔ及びＴＤＯＣＮＴ信号を多重化してＴＤＯ出力を供給するための回路例が図７に示されている。
図７で、ＴＤＯに対してＴＤＯＩＣＴ、ＴＤＯＣ１ＴまたはＴＤＯＣＮＴを切り替えるために使用されるＳＥＬＴＤＯ制御入力は、ＴＡＰリンク制御バスを介してＴＬＭから送られて来る。図７から明らかなように、ＴＤＯＣＮＴ、ＴＤＯＣ１Ｔ及びＴＤＯＩＣＴ信号の任意の１つを選んで、ＴＬＭへの入力ソースとすることができる。
ＴＬＭ回路は、入力として、出力リンク回路からのＴＤＯ出力と、ＴＭＳ、ＴＣＫ及びＴＲＳＴ ＩＣ入力ピン信号を受信する。ＴＬＭ回路は、ＩＣのＴＤＯ出力ピンに出力する。調べれば分かるように、ＴＬＭは、入力及び出力リンク回路によって選ばれた１または複数のＴＡＰドメインと直列になる。
上で述べたように、ＴＬＭのＴＡＰリンク制御バスは、１または複数のＴＡＰドメインへの所望の接続を形成するように入力及び出力接続回路を制御するために使用され、それによって、１または複数のＴＡＰドメインがＩＣのＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ及びＴＲＳＴピンを介してアクセスされるようにする。ＴＡＰリンク制御バスの信号は、図２のＩＥＥＥ ＴＡＰコントローラ状態図のアップデート−ＩＲ状態の間にＴＬＭから出力される。
図８Ａは、ＴＬＭの構造を詳細に示す。ＴＬＭは、ＴＡＰコントローラ、命令レジスタ、マルチプレクサ及び３状態のＴＤＯ出力バッファを含む。ＴＡＰコントローラは、ＴＭＳ、ＴＣＫ及びＴＲＳＴ信号に接続される。ＴＤＩ入力は、命令レジスタのシリアル入力（Ｉ）及びマルチプレクサの第１の入力に接続される。命令レジスタのシリアル出力（Ｏ）は、マルチプレクサの第２の入力に接続される。命令レジスタのパラレル出力は、図４のＴＡＰリンク制御バスに接続される。マルチプレクサの出力は、３状態バッファの入力に接続される。３状態バッファの出力は、ＩＣ ＴＤＯ出力ピンに接続される。ＴＡＰコントローラは、命令レジスタ、マルチプレクサ及び３状態ＴＤＯ出力バッファに制御（Ｃ）を出力する。ＴＡＰコントローラは、先に図１Ａ及び２に関して説明したように、ＴＭＳ及びＴＣＫ入力に応答する。命令スキャン動作の間に、ＴＡＰコントローラは、３状態ＴＤＯバッファをイネーブルして、データをＴＤＩからＴＤＯまで命令レジスタ中をシフトさせる。データ・スキャン動作の間には、ＴＡＰコントローラは、３状態ＴＤＯバッファを許可し、ＴＤＩとＴＤＯとの間にマルチプレクサを介した接続を形成する。
図８Ｂは、命令レジスタを更に詳細に示す。命令レジスタは、シフト・レジスタ、ＴＡＰリンク・デコード論理及びアップデート・レジスタを含む。シフト・レジスタは、シリアル入力（Ｉ）、シリアル出力（Ｏ）、制御（Ｃ）入力、パラレル出力及びパラレル入力を有する。パラレル入力は、ＩＥＥＥ１１４９．１規格の要求事項であるが、命令スキャン動作中にＴＤＯ上にシフト・アウトされる最初の２つのビット位置に、固定された論理０及び１のデータ・ビットをキャプチャするために使用される。命令レジスタからのパラレル出力は、ＴＡＰリンク・デコード論理に入力される。ＴＡＰリンク・デコード論理からのパラレル出力は、アップデート・レジスタに入力される。アップデート・レジスタのパラレル出力は、入力及び出力リンク回路へのＴＡＰリンク制御バス入力である。図２のキャプチャ−ＩＲ状態の間に、シフト・レジスタは、パラレル入力上のデータ（０及び１）をキャプチャする。図２のシフト−ＩＲ状態の間に、シフト・レジスタは、ＴＤＩ（Ｉ）からＴＤＯ（Ｏ）へデータをシフトする。図２のアップデート−ＩＲ状態の間に、アップデート・レジスタは、ＴＡＰリンク・デコード論理からのパラレル入力をロードし、ロードされたデータをＴＡＰリンク制御バスに出力する。
図９は、ＴＬＭＡを使用した１１４９．１命令スキャン動作の間に可能なＴＡＰドメイン接続の各種リンク配置Ｌｉｎｋ０−Ｌｉｎｋ６を示す。命令スキャン動作の間には、ＴＬＭの命令・レジスタは、物理的に存在して、接続されたＴＡＰドメイン（単数または複数）命令レジスタ（単数または複数）と直列になるため、各リンク配置に関する命令スキャン・フレームは、ＴＬＭの命令レジスタ・ビットを含むように増やされる。ＴＬＭの命令レジスタでＴＡＰドメイン命令レジスタの長さを増やすという構想は、ここに参照した係属中の特許出願ＴＩ−２７５９６で最初に開示された。この例では、図８ＢのＴＬＭの命令シフト・レジスタは、３ビット長であり、３ビット命令（０００−１１０）は、図８ＢのＴＡＰリンク・デコード論理によって復号されて、ＩＣのＴＤＩとＴＤＯのピン間において異なるＴＡＰドメイン接続リンク配置を一意的に選択する。続く３ビットＴＬＭ命令をシフトして、それらをＴＬＭから更新して入力及び出力リンク回路に入力させることによって、次のようなＴＡＰドメイン・リンク接続が形成される。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ０「０００」命令は、ＩＣ ＴＡＰドメインを許可し、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ１「００１」命令は、ＩＣ ＴＡＰドメイン及びコア１ ＴＡＰドメインを許可し、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ２「０１０」命令は、ＩＣ ＴＡＰドメイン及びコアＮ ＴＡＰドメインを許可し、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ３「０１１」命令は、ＩＣ ＴＡＰドメイン、コア１ ＴＡＰドメイン及びコアＮ ＴＡＰドメインを許可し、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ４「１００」命令は、コア１ ＴＡＰドメインを許可し、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ５「１０１」命令は、コア１ ＴＡＰドメイン及びコアＮ ＴＡＰドメインをイネーブルし、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＴＬＭ命令レジスタからシフト及び更新されたＬｉｎｋ６「１１０」命令は、コアＮ ＴＡＰドメインをイネーブルし、ＴＤＩとＴＤＯのＩＣピン間にＴＬＭと直列に接続されるようにする。
ＩＣの電源投入時に、ＴＬＭの３ビット命令は、「０００」に初期化されて、ＩＣ ＴＡＰドメインのＬｉｎｋ０配置がイネーブルされ、ＴＤＩとＴＤＯとの間に接続されることになる。これは、ＩＥＥＥ１１４９．１規格に定められたＩＣ電源投入時の要求事項に合致する。複数ＴＡＰドメインを有するＩＣに電源投入して、ＩＣ ＴＡＰドメインのみをイネーブルしＩＣのＴＤＩとＴＤＯのピン間に選択されるようにするプロセスは、ここに参照した特許出願ＴＩ−２３７２７で最初に開示された。電源投入に続いて、命令スキャン動作を実行してＩＣ ＴＡＰドメイン及び直列接続されたＴＬＭ中で命令データをシフトさせ、新しいＩＣ ＴＡＰドメイン命令をロードし、新しい３ビットのリンク命令をＴＬＭにロードすることができる。電源投入時のＩＣ ＴＡＰドメインのＬｉｎｋ０配置をＴＤＩとＴＤＯとの間で有効にしたままにしておくときは、上述の命令スキャン動作の間に、図９の３ビット「０００」ＴＬＭ命令をＴＬＭ命令レジスタに再ロードさせる。しかし、ＴＤＩとＴＤＯとの間に新しいＴＡＰドメイン・リンク配置を望むときは、上述の命令レジスタ・スキャン動作の間に、異なる３ビットＴＬＭリンク命令をＴＬＭ命令レジスタにロードする。
図１０は、１１４９．１データ・スキャン動作の間に、図８Ａに関して説明したように、選ばれたＴＡＰドメイン・リンク配置Ｌｉｎｋ０−Ｌｉｎｋ６の出力とＩＣのＴＤＯピントの間に１つの接続パスを形成するようにＴＬＭが構成されることを示すために提供される。すなわち、ＴＬＭは、それが１１４９．１命令スキャン動作に対してそうしたように、１１４９．１データ・スキャン動作に対してビットを加えることはしない。
（発明の概要）
本発明に従えば、ＴＬＭアーキテクチャは、１つのリンク配置において選択できる、外部ＩＣへのオフ・チップＴＡＰインタフェースを提供する。このオフ・チップＴＡＰインタフェースは、別の分離したＩＣを１つのリンク配置の中に含めるためのＩＥＥＥ１１４９．１ ＴＡＰインタフェースを選ぶために使用できる。このような改善によって、ＩＣ中に存在するＴＡＰドメインを選択するだけでなく、他のＩＣ上に存在するＴＡＰドメインを選択するためにも使用できるＩＣのＴＬＭアーキテクチャが提供されることになる。たとえば、外部ＩＣ／ダイのＴＡＰドメインが選択される。
オフ・チップＴＡＰインタフェースからのリンク配置に含まれるその他の分離したＩＣは、それ自身のＴＬＭアーキテクチャを含んでもよい。オフ・チップＴＡＰインタフェースからのリンク配置に含まれるその他の分離したＩＣは、更に、別のＩＣのＩＥＥＥ１１４９．１ ＴＡＰインタフェースへのそれ自身のオフ・チップＴＡＰインタフェースを含むことができる。このことによって、ＴＡＰインタフェースの階層配置が提供される。
１つのＩＣ上には、任意の複数のオフ・チップＴＡＰインタフェースを設けることができる。
（発明の詳細な説明）
図１１Ａは、図４のＴＬＭアーキテクチャに対する改善点を示す。改善された点は、オフ・チップＴＡＰ（ＯＣＴ）インタフェース１１０６を追加したことである。ＯＣＴインタフェースは、ＴＬＭのＴＡＰリンク制御バスを介してＩＣのＴＤＩとＴＤＯのピン間で選ぶことができる。正確には、ＩＣ及びコアＴＡＰドメインが選ばれるとして記されている。一旦選ばれれば、ＯＣＴインタフェースは、別のＩＣ上のスレーブＴＡＰインタフェース（すなわち、従来型の１１４９．１ ＴＡＰインタフェース）に対するマスターＴＡＰインタフェースとして機能する。すなわち、図１１Ａに示されたＴＬＭアーキテクチャの改善を施したＩＣは、従来型の１１４９．１ ＴＡＰインタフェース１１０２に加えて、別のＩＣ（単数または複数）１１０８のＴＡＰインタフェースに対してマスターとなる選択可能なＯＣＴインタフェース１１０６を有することになる。図１１Ａには、１つのＯＣＴインタフェースが示されているが、任意の個数のＯＣＴインタフェースを提供できる。
図１１Ｂは、別のＩＣ １１０８のＴＡＰインタフェースに接続された（１１１０）ＯＣＴインタフェース１１０６を示す。図１１Ｂで分かるように、ＯＣＴインタフェースは、ＴＤＩＯＣＴ、ＴＣＫ、ＴＭＳＯＣＴ、ＴＤＯＯＣＴ及びＴＲＳＴのＴＬＭアーキテクチャ信号を、ＴＬＭアーキテクチャが存在するＩＣのＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＤＩ及びＴＲＳＴパッド１１０４まで上方へそれぞれ接続する複数のバッファを含む。ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＤＩ及びＴＲＳＴパッド１１０４は、接続１１１０を介して他のＩＣ １１０８のＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＤＯ及びＴＲＳＴパッドに接続されて、他のＩＣ １１０８のＴＡＰドメインへのアクセスを提供できる。他のＩＣのＴＡＰドメインは、図１Ａに示されたものと同様のものである。
図１２−１４は、図１１ＡのＯＣＴインタフェースを追加するために、それぞれ図５−７の入力及び出力リンク回路に対して要求される変更点を示している。図１２で明らかなように、付加的ＡＮＤゲート１２０２が追加されて、ＯＣＴインタフェースのＴＭＳ入力（ＴＭＳＯＣＴ）をオン及びオフにゲート制御するようになっている。図１３で明らかなように、付加的マルチプレクサ１３０２が追加されて、ＯＣＴインタフェースのＴＤＩ入力（ＴＤＩＯＣＴ）を選択できるようになっており、また、その他の複数のマルチプレクサがＯＣＴインタフェースのＴＤＯ出力（ＴＤＯＯＣＴ）を受信するための付加的入力を備えて設けられている。図１４で明らかなように、１つの入力が出力マルチプレクサに追加されて、ＯＣＴのＴＤＯ出力（ＴＤＯＯＣＴ）を受信するようになっている。更に、ＴＬＭのＴＡＰリンク制御バスに複数の制御信号が追加されて、追加されたＴＭＳＯＣＴのＡＮＤゲート、付加的なＴＤＩＯＣＴマルチプレクサ及びマルチプレクサへの付加的ＴＤＯＯＣＴ入力を制御するようになっている。
図１５は、ＴＡＰ命令レジスタ・スキャン動作時の、図１１ＡのＴＬＭアーキテクチャの可能なＴＡＰリンク配置（Ｌｉｎｋ０−Ｌｉｎｋ１３）の例を示している。これらのリンク配置は、先に図９に示したものを含んでおり、それに加えて、ＯＣＴインタフェースを含む付加的リンク配置を含んでいる。明らかに、デフォルトのＴＡＰリンクであるＬｉｎｋ０及びＬｉｎｋ７のための２つの電源投入／リセット・オプションがある。Ｌｉｎｋ０（オプション１）は、リンク中のＩＣのＴＡＰのみを選択するが、Ｌｉｎｋ７（オプション２）は、ＩＣのＴＡＰに加えてリンク中のＯＣＴインタフェースを選択する。なぜオプション２が必要であるかの一例は、図１７の例Ｆに示されている。
図１６は、図９と同じように、ＴＡＰデータ・レジスタ・スキャン動作時にＴＬＭが透過的であることを示すためだけに提供される。
図１７Ａ−１７Ｏは、１つの共通基板上に位置する２つのダイ（ダイ１及びダイ２）間の各種ＴＡＰリンク配置例を示す。各々のダイ１及び２は、図１６の進歩したＴＬＭアーキテクチャ（ＴＬＭＡ）を含むように示してあるが、各例において、ダイ２にアクセスするために図１６のＴＬＭアーキテクチャを必要とするのは、ダイ１のみであることを理解すべきである。各例のダイ２は、図１Ａに示したようなＪＴＡＧアーキテクチャだけを有するもので構わない。各例で、ダイ１の従来型のＴＡＰインタフェース（ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ）１７０２は、ダイ１のＴＬＭＡインタフェースであり、テスター、デバッガー、エミュレータ、あるいは、その他のコントローラなどのＪＴＡＧバス・コントローラに接続される。更に、各例において、ダイ１のＯＣＴインタフェース（ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＩ）１７０４は、ダイ２のＴＬＭＡインタフェースであるダイ２の従来型ＴＡＰインタフェース（ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＩ）１７０６に接続される。
例Ａでは、ダイ１のＩＣ ＴＡＰのみがＪＴＡＧコントローラへのリンクに含まれる。例Ｂでは、コアＮ ＴＡＰのみがＪＴＡＧコントローラへのリンクに含まれる。例Ｃでは、コア１ ＴＡＰのみがＪＴＡＧコントローラへのリンクに含まれる。例Ｄでは、コア１及びコアＮ ＴＡＰがＪＴＡＧコントローラへのリンクに含まれる。例Ｅでは、ダイ１のすべてのＴＡＰがＪＴＡＧコントローラへのリンクに含まれる。
例Ｆでは、ダイ１及び２のＩＣ ＴＡＰがＪＴＡＧコントローラへのリンクに含まれ、ダイ２のＩＣ ＴＡＰは、ダイ１のＯＣＴインタフェースを介してアクセスされる。例Ｆのリンクは、ダイ１及びダイ２の両方に対してＪＴＡＧ Ｅｘｔｅｓｔ相互接続テストを実行させるために選択される。図１６のオプション２に関して説明したように、例Ｆのリンク配置は、相互接続テストのためにダイ１及び２の両方のＩＣ ＴＡＰにアクセスさせるための電源投入／リセット用のリンクとして選択されよう。
例Ｇでは、ダイ１のＴＡＰは、すべてバイパスされ、他方、ダイ２のＩＣ ＴＡＰは、ダイ１のＯＣＴを介してＪＴＡＧコントローラへのリンクに含まれている。この配置で、ダイ１のＴＡＰリンクは、図１５及び１６のＬｉｎｋ１３に示したのと同じようになる。例ＨからＬは、同様に、ＯＣＴを介してダイ２のＴＡＰにアクセスするのにダイ１のＴＡＰをバイパスしている。例ＭからＯは、ダイ１及びダイ２の両方のＴＡＰを含む各種のリンクを示す。例ＬからＯは、ダイ２のＯＣＴが他のダイのＴＡＰインタフェースにリンクするために必要に応じて使用されることを示している。
図１８は、より複雑な基板上ダイの配置例を示しており、これによって、進歩したＴＬＭアーキテクチャの柔軟性が更に明らかになる。ダイ１のＴＬＭＡインタフェース１８０２は、以前の例でそうであったのと同じように、ＪＴＡＧコントローラに接続されたダイとして機能する。ダイ１は、また、それのＯＣＴ１８０４を介して、ダイ２及び３のデイジー・チェーン接続されたＴＬＭＡインタフェース１８０６及び１８０８へのＴＡＰアクセス・ポイントとしても機能する。ダイ２及びダイ３は、それぞれ、ダイ４及び５のＴＬＭＡ１８１４及び１８１６への、それらのＯＣＴ１８１０及び１８１２を介した別のＴＡＰアクセス・ポイントとして機能する。破線の矢印によって、各ダイ１−５の任意の１または複数のＴＡＰドメインがＪＴＡＧコントローラ接続を介してダイ１へアクセスするために選ばれ、リンクされることが分かる。更に、例ＧからＬのように、ダイ１をバイパスすることによって、ダイ２及び３への直接アクセスが許可される。ダイ２及び３は、同様にバイパスされて、ダイ４及び５への直接アクセスを提供する。
図１９は、２つの基板１９０２及び１９０４を示しているが、それらは、それぞれ、図１１Ａの進歩したＴＬＭアーキテクチャを含む２つのダイを備えている。基板１９０２は、ダイ１：１とラベルしたダイと、ダイ１：２とラベルしたダイとを含む。基板１９０４は、ダイ２：１とラベルしたダイと、ダイ２：２とラベルしたダイとを含む。ダイ１：１のＴＬＭＡインタフェース１９０６は、ダイ２：１のＴＬＭＡインタフェース１９１４とデイジー・チェーン接続される。デイジー・チェーン接続経路は、ＪＴＡＧコントローラに接続される。ダイ１：２のＴＬＭＡインタフェース１９１０は、ダイ１：１のＯＣＴインタフェース１９０８に接続される。ダイ２：２のＴＬＭＡインタフェース１９１８は、ダイ２：１のＯＣＴインタフェース１９１６に接続される。図１９で重要な点は、シリアルなアクセス・アプローチを示すことにあり、これによってＪＴＡＧコントローラは、水平にも垂直にもＴＡＰドメインにアクセスできることになる。ダイのラベル付けは、左側の数字がデイジー・チェーン接続経路上のダイの基板の水平位置を示し、右側の数字が基板上のダイの垂直位置を示すように行われる。
第１の例で、ＪＴＡＧコントローラは、垂直方向にアクセス可能なダイ１：２及び２：２のＴＡＰドメインにアクセスせずに、デイジー・チェーン配置されたダイ１：１及び２：１のみのＴＡＰドメインに水平方向にアクセスする。第２の例では、ＪＴＡＧコントローラは、ダイ１：１のＯＣＴを介してダイ１：２のＴＡＰドメインに垂直方向にアクセスし、ダイ１：１及び２：１のＴＡＰドメインのデイジー・チェーン接続された水平方向アクセスでそれらのＴＡＰドメインを取り込む。第３の例では、ＪＴＡＧコントローラは、ダイ１：１のＯＣＴを介してダイ１：２のＴＡＰドメインに、また、ダイ２：１のＯＣＴを介してダイ２：２のＴＡＰドメインに垂直方向にアクセスし、また、ダイ１：１及び２：１のＴＡＰドメインのデイジー・チェーン接続された水平方向アクセスでそれらのＴＡＰドメインを取り込む。第４の例では、ＪＴＡＧコントローラは、ダイ１：１及び２：１のＴＡＰドメインをパイパスして（図１７Ｊ−１７Ｉに示されたように）、ダイ１：２及び２：２のＴＡＰドメインに垂直方向にアクセスするので、ＪＴＡＧコントローラへの水平方向のデイジー・チェーン接続経路には、ダイ１：２及び２：２のＴＡＰドメインしか含まれない。明らかなように、ダイ１：２及び２：２のＯＣＴインタフェース１９１２及び１９２０を使用して付加的な垂直ダイへのアクセスが可能である。
図２０は、ＴＬＭが図１１Ａに示されたように最後に位置するのではなくて、必要ならＩＣのＴＤＩからＴＤＯへのシリアル・パスの最初に位置することができることを示すために提供される。ＴＬＭ回路は、先に述べたように入力及び出力リンク回路を制御するように動作する。唯一の差は、ＴＬＭの命令シフト・レジスタが図８Ｂに示されたＪＴＡＧで必要となる０及び１のビットをキャプチャする必要が最早ないことである。これは、それらの０及び１のビットが、選ばれたＴＡＰドメイン（単数または複数）の命令レジスタによるＩＣのＴＤＯへの命令スキャン動作中に提供されるためである。図１９のＴＬＭが先頭位置にあるという事実は、ＴＬＭがリンクされたＴＡＰドメインの最後（すなわち、ＴＤＯピンに接近する）ではなくてリンクされたＴＡＰドメインの最初（すなわち、ＴＤＩピンに接近する）に存在するように示される範囲で、図１５及び１６のＴＡＰリンク配置例を変更することができることを意味する。
図２１は、本発明を含むＩＣを示す。ＩＣは、機能的入力及び出力と、それらに応答する機能的回路とを有する。ＩＣは、従来型の一次のＪＴＡＧポート（すなわち、本発明のＴＬＭＡインタフェース）と、二次のＪＴＡＧポート（すなわち、本発明のＯＣＴポート）とを有する。ＴＬＭアーキテクチャがどのように改善されて図２１の二次のＪＴＡＧポート（ＯＣＴ）を含むようにされるかについて詳細に説明してきたが、機能的ＩＣの一次のＪＴＡＧポートを同じ機能的ＩＣの二次のポートに接続するための代替／派生的方法を思い描くことができる。そのような他の方法は、本発明によって提供される教えによって着想されよう。このことを行う少なくとも１つの好適な方法について本発明が与える独創的な教えの範囲で、本発明は、ＪＴＡＧコントローラに接続するための従来型の一次のＪＴＡＧポートと、別のＩＣの別の一次のＪＴＡＧポートに接続するための二次のＪＴＡＧポートとを含む機能的ＩＣを幅広くカバーする特許請求の範囲を請求する権利を有する。
ＩＣまたはコア回路中に組み込むことができる従来型のＩＥＥＥ１１４９．１（ＪＴＡＧ）アーキテクチャを示す図。 ＪＴＡＧアーキテクチャ及びインタフェースを含むＩＣまたはコア回路の基板を示す図。 論理回路に接続されたＪＴＡＧアクセス可能内部スキャン・パスを示す図。 エミュレーション回路に接続されたＪＴＡＧアクセス可能イン・サーキット・エミュレーション・レジスタを示す図。 イン・システム・プログラミング回路に接続されたＪＴＡＧアクセス可能イン・システム・プログラミング・レジスタを示す図。 入力および出力回路に接続されたＪＴＡＧアクセス可能バウンダリ・スキャン・レジスタを示す図。 ＪＴＡＧ ＴＡＰコントローラの状態図を示す図。 ＩＣのＴＤＩとＴＤＯのピン間にデイジー・チェーン接続されたＴＡＰドメインを含むＩＣを示す図。 ＩＣ内に組み込まれたＴＡＰリンク・モジュール（ＴＬＭ）アーキテクチャを示す図。 図４のＴＬＭアーキテクチャの入力リンク回路に使用されるＴＭＳゲート回路を示す図。 図４のＴＬＭアーキテクチャの入力リンク回路に使用されるＴＤＩ多重化回路を示す図。 図４のＴＬＭアーキテクチャの出力リンク回路に使用されるＴＤＯ多重化回路を示す図。 図４のＴＬＭアーキテクチャに使用されるＴＬＭ回路を示す図。 図８ＡのＴＬＭ回路に使用される命令レジスタを示す図。 ＪＴＡＧ命令スキャン動作の間に現れる、図４のＴＬＭアーキテクチャのいくつかの可能なＴＡＰドメイン・リンク配置を示す図。 ＪＴＡＧデータ・スキャン動作の間に現れる、図９のＴＡＰドメイン・リンク配置を示す図。 本発明のオフ・チップＴＡＰ（ＯＣＴ）インタフェースを含むように改善された図４のＴＬＭアーキテクチャを示す図。 別のＩＣ／ダイのＪＴＡＧインタフェースに接続されるＯＣＴインタフェースを示す図。 ＯＣＴインタフェースへのアクセスを制御するための付加的ＴＭＳゲートを含む図５のＴＭＳゲート回路を示す図。 ＯＣＴインタフェースへの入力のための付加的ＴＤＩマルチプレクサと、ＯＣＴインタフェースからＴＤＯ入力を受信するための付加的入力を備えたその他の複数のマルチプレクサとを含む図６のＴＤＩ多重化回路を示す図。 ＯＣＴインタフェースからＴＤＯ出力を受信するための付加的入力を備えた図７のＴＤＯマルチプレクサ回路を示す図。 ＪＴＡＧ命令スキャン動作中に現れる、図１１ＡのＴＬＭアーキテクチャからのいくつかの可能なＴＡＰドメイン・リンク配置を示す図。 ＪＴＡＧデータ・スキャン動作中に現れる、図１４のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上の２つのダイの間の各種のＴＡＰドメイン・リンク配置を示す図。 各々のダイが図１１Ａの進歩したＴＬＭアーキテクチャを含む、基板上のダイのより複雑な配置を示す図。 ＪＴＡＧコントローラに直列にデイジー・チェーン接続された２つの基板であって、各基板がそれぞれ図１１Ａの進歩したＴＬＭアーキテクチャを組み込んでいる２つのダイを含む２つの基板を示す図。 進歩したＴＬＭアーキテクチャであって、その位置が図１１Ａに示されたようにＩＣのＴＤＯピンに隣接するシリアル・パスの代わりに、ＩＣのＴＤＩ入力ピンに隣接するシリアル・パス上に存在するように移動されたＴＬＭアーキテクチャを示す図。 従来型のＪＴＡＧポート・インタフェースと、本発明のＯＣＴインタフェースとを含む機能的ＩＣを示す図。

Claims (14)

  1. 集積回路であって、
    Ａ．機能的動作を実行するための機能的回路と、
    Ｂ．前記機能的回路に接続された機能的入力パッドと、
    Ｃ．前記機能的回路に接続された機能的出力パッドと、
    Ｄ．機能的回路に接続されて、ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第１のボンド・パッドを有する一次のテスト・アクセス・ポートと、
    Ｅ．ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第２のボンド・パッドを有し、別の集積回路のテスト・アクセス・ポートに接続するように適応した二次のテスト・アクセス・ポートであって、前記第２のボンド・パッドは、第１のボンド・パッドに選択的に接続されている前記二次のテスト・アクセス・ポートと、
    を含む前記集積回路。
  2. 請求項１記載の集積回路であって、更に、ＴＤＩ、ＴＣＫ、ＴＭＳ及びＴＲＳＴ信号用の第１のボンド・パッドを二次のポートに選択的に接続するための入力リンク回路と、二次のポートをＴＤＯ信号用の第１のボンド・パッドに選択的に接続するための出力リンク回路とを含む前記集積回路。
  3. 請求項１記載の集積回路であって、更に、ＴＤＩ、ＴＣＫ、ＴＭＳ及びＴＲＳＴ信号用の第１のボンド・パッドを二次のポートに選択的に接続するための入力リンク回路、二次のポートをＴＤＯ信号用の第１のボンド・パッドに選択的に接続するための出力リンク回路及びＴＤＩ及びＴＤＯ信号に接続されて、入力リンク回路及び出力リンク回路を制御するためのテスト・リンク・モジュール回路を含む前記集積回路。
  4. 請求項１記載の集積回路であって、機能的回路は、第１のボンド・パッドに選択的に接続される二次のポートに加えて、複数のＴＡＰドメインを含んでいる前記集積回路。
  5. 集積回路であって、
    Ａ．基板と、
    Ｂ．基板上に搭載された第１のダイであって、
    ｉ．機能的動作を実行するための第１の機能的回路と、
    ｉｉ．第１の機能的回路に接続された第１の機能的入力パッドと、
    ｉｉｉ．第１の機能的回路に接続された第１の機能的出力パッドと、
    ｉｖ．第１の機能的回路に接続されて、ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第１のボンド・パッドを有する第１の一次のテスト・アクセス・ポートと、
    ｖ．ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第２のボンド・パッドを有し、別のダイのテスト・アクセス・ポートに接続するように適応した二次のテスト・アクセス・ポートであって、第２のボンド・パッドは、第１のボンド・パッドに選択的に接続されている前記二次のテスト・アクセス・ポートと、
    を含む前記第１のダイと、
    Ｃ．基板上に搭載された第２のダイであって、
    ｉ．機能的動作を実行するための第２の機能的回路と、
    ｉｉ．第２の機能的回路に接続された第２の機能的入力パッドと、
    ｉｉｉ．第２の機能的回路に接続された第２の機能的出力パッドと、
    ｉｖ．第２の機能的回路に接続されて、ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第１のボンド・パッドを有する第２の一次のテスト・アクセス・ポートであって、第２の一次のポートの第１のボンド・パッドは、第１のダイの二次のポートの第２のボンド・パッドに接続されている前記第２の一次のテスト・アクセス・ポートと、
    を含む前記第２のダイと、
    を含む前記集積回路。
  6. 請求項５記載の集積回路であって、第１のダイは、二次のポートを含む複数のＴＡＰドメインと、第１のボンド・パッドに接続され、また複数のＴＡＰドメインに接続されたＴＡＰリンク・モジュール回路とを有し、ＴＡＰリンク回路は、ＴＡＰドメインを第１のボンド・パッドに選択的に接続している前記集積回路。
  7. 請求項５記載の集積回路であって、
    Ｄ．基板上に搭載された第３のダイであって、
    ｉ．機能的動作を実行するための第３の機能的回路と、
    ｉｉ．第３の機能的回路に接続された第３の機能的入力パッドと、
    ｉｉｉ．第３の機能的回路に接続された第３の機能的出力パッドと、
    ｉｖ．第３の機能的回路に接続されて、ＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ及びＴＤＯ信号用の第１のボンド・パッドを有する第３の一次のテスト・アクセス・ポートであって、第３の一次のポートの第１のボンド・パッドは、第１のダイの二次のポートの第２のボンド・パッドに接続され、また、第２のダイの第２の一次のテスト・アクセス・ポートの第１のボンド・パッドに接続されている前記第３の一次のテスト・アクセス・ポートと、
    を含む前記第３のダイ、
    を含む前記集積回路。
  8. 集積回路であって、
    Ａ．機能的動作を実行するための機能的回路と、
    Ｂ．前記機能的回路に接続された機能的入力パッドと、
    Ｃ．前記機能的回路に接続された機能的出力パッドと、
    Ｄ．機能的回路に接続されて、少なくともＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号用の第１のボンド・パッドを有する一次のテスト・アクセス・ポートと、
    Ｅ．少なくともＴＤＩ入力信号、ＴＭＳ出力信号及びＴＤＯ出力信号用の第２のボンド・パッドを有する二次のテスト・アクセス・ポートであって、第１のボンド・パッドのＴＤＩ入力信号は、第２のボンド・パッドのＴＤＯ出力信号に選択的に接続され、第１のボンド・パッドのＴＭＳ入力信号は、第２のボンド・パッドのＴＭＳ出力信号に選択的に接続され、また、第１のボンド・パッドのＴＤＯ出力信号は、第２のボンド・パッドのＴＤＩ入力信号に選択的に接続されている前記二次のテスト・アクセス・ポートと、
    を含む前記集積回路。
  9. 請求項８記載の集積回路であって、更に、第１のボンド・パッドのＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号を、それぞれ、第２のボンド・パッドのＴＤＯ出力信号、ＴＭＳ出力信号及びＴＤＩ入力信号に選択的に接続するためのリンク回路を含む前記集積回路。
  10. 請求項９記載の集積回路であって、リンク回路は、第１のボンド・パッドのＴＤＩ入力信号とＴＤＯ出力信号との間に直列に接続された制御回路を含んでいる前記集積回路。
  11. 請求項８記載の集積回路であって、機能的回路は、第１のボンド・パッドに選択的に接続された二次のテスト・アクセス・ポートに加えて、複数のＴＡＰドメインを含んでいる前記集積回路。
  12. 集積回路であって、
    Ａ．基板と、
    Ｂ．基板上に搭載された第１のダイであって、
    ｉ．機能的動作を実行するための第１の機能的回路と、
    ｉｉ．第１の機能的回路に接続された第１の機能的入力パッドと、
    ｉｉｉ．第１の機能的回路に接続された第１の機能的出力パッドと、
    ｉｖ．第１の機能的回路に接続されて、少なくともＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号用の第１のボンド・パッドを有する第１の一次のテスト・アクセス・ポートと、
    ｖ．少なくともＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号用の第２のボンド・パッドを有する二次のテスト・アクセス・ポートであって、第１のボンド・パッドのＴＤＩ入力信号は、第２のボンド・パッドのＴＤＯ出力信号に選択的に接続され、第１のボンド・パッドのＴＭＳ入力信号は、第２のボンド・パッドのＴＭＳ出力信号に選択的に接続され、また、第１のボンド・パッドのＴＤＯ出力信号は、第２のボンド・パッドのＴＤＩ入力信号に選択的に接続されている前記二次のテスト・アクセス・ポートと、
    を含む第１のダイと、
    Ｃ．基板上に搭載された第２のダイであって、
    ｉ．機能的動作を実行するための第２の機能的回路と、
    ｉｉ．第２の機能的回路に接続された第２の機能的入力パッドと、
    ｉｉｉ．第２の機能的回路に接続された第２の機能的出力パッドと、
    ｉｖ．第２の機能的回路に接続されて、少なくともＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号用の第３のボンド・パッドを有する第２の一次のテスト・アクセス・ポートであって、第３のボンド・パッドのＴＤＩ入力信号は、第２のボンド・パッドのＴＤＯ出力信号に接続され、第３のボンド・パッドのＴＭＳ入力信号は、第２のボンド・パッドのＴＭＳ出力信号に接続され、また、第３のボンド・パッドのＴＤＯ出力信号は、第２のボンド・パッドのＴＤＩ入力信号に接続されている前記第２の一次のテスト・アクセス・ポートと、
    を含む前記第２のダイと、
    を含む前記集積回路。
  13. 請求項１２記載の集積回路であって、第１のダイは、少なくともＴＤＩ入力リード、ＴＭＳ入力リード及びＴＤＯ出力リードを含むテスト・アクセス・ポートを各々が有する複数のＴＡＰドメインと、第１のボンド・パッドに接続され、また、複数のＴＡＰドメインのテスト・アクセス・ポートに接続されたリンク回路とを有し、リンク回路は、
    ｉ．第１のボンド・パッドのＴＤＩ入力信号をＴＡＰドメインのテスト・アクセス・ポートのＴＤＩ入力リードに、
    ｉｉ．第１のボンド・パッドのＴＭＳ入力信号をＴＡＰドメインのテスト・アクセス・ポートのＴＭＳ入力リードに、及び
    ｉｉｉ．第１のボンド・パッドのＴＤＯ出力パッドをＴＡＰドメインのテスト・アクセス・ポートのＴＤＯ出力リードに、
    選択的に接続している前記集積回路。
  14. 請求項１２記載の集積回路であって、
    Ｄ．基板上に搭載された第３のダイであって、
    ｉ．機能的動作を実行するための第３の機能的回路と、
    ｉｉ．第３の機能的回路に接続された第３の機能的入力パッドと、
    ｉｉｉ．第３の機能的回路に接続された第３の機能的出力パッドと、
    ｉｖ．第３の機能的回路に接続されて、少なくともＴＤＩ入力信号、ＴＭＳ入力信号及びＴＤＯ出力信号用の第４のボンド・パッドを有する第３の一次のテスト・アクセス・ポートであって、第４のボンド・パッドのＴＤＩ入力信号は、第３のボンド・パッドのＴＤＯ出力信号に接続され、第４のボンド・パッドのＴＭＳ入力信号は、第２のボンド・パッドのＴＭＳ出力信号に接続され、また、第４のボンド・パッドのＴＤＯ出力信号は、第２のボンド・パッドのＴＤＩ入力信号に接続されている前記第３の一次のテスト・アクセス・ポートと、
    を含む前記第３のダイ、
    を含む前記集積回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008310792A (ja) * 2007-05-11 2008-12-25 Nec Electronics Corp テスト回路
JP2013079941A (ja) * 2011-09-30 2013-05-02 Freescale Semiconductor Inc マルチｉｃデバイスをテストするための方法および装置
JP2013535058A (ja) * 2010-06-18 2013-09-09 アルカテル−ルーセント スキャン・チェーンのセキュリティを提供するための方法および装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417450B2 (en) 2005-12-02 2008-08-26 Texas Instruments Incorporated Testing combinational logic die with bidirectional TDI-TMS/TDO chanel circuit
US7200783B2 (en) * 2003-11-04 2007-04-03 Texas Instruments Incorporated Removable and replaceable TAP domain selection circuitry
US7003707B2 (en) 2000-04-28 2006-02-21 Texas Instruments Incorporated IC tap/scan test port access with tap lock circuitry
US7346821B2 (en) 2003-08-28 2008-03-18 Texas Instrument Incorporated IC with JTAG port, linking module, and off-chip TAP interface
JP4388903B2 (ja) * 2005-02-09 2009-12-24 富士通マイクロエレクトロニクス株式会社 Ｊｔａｇ試験方式
TW200717680A (en) * 2005-07-19 2007-05-01 Koninkl Philips Electronics Nv Method of manufacturing a system in package
TW200708750A (en) 2005-07-22 2007-03-01 Koninkl Philips Electronics Nv Testable integrated circuit, system in package and test instruction set
CN100435126C (zh) * 2006-12-25 2008-11-19 中国科学院安徽光学精密机械研究所 基于高速处理器的jtag仿真信号增强电路
GB0702597D0 (en) * 2007-02-09 2007-03-21 Texas Instruments Ltd A debug circuit and a method of debugging
US7805647B2 (en) * 2008-02-15 2010-09-28 Texas Instruments Incorporated System and method for testing a plurality of circuits
KR101016733B1 (ko) * 2008-03-28 2011-02-25 후지쯔 가부시끼가이샤 스캔 제어 방법, 스캔 제어 회로 및 장치
US8533545B2 (en) * 2009-03-04 2013-09-10 Alcatel Lucent Method and apparatus for system testing using multiple instruction types
US8621301B2 (en) * 2009-03-04 2013-12-31 Alcatel Lucent Method and apparatus for virtual in-circuit emulation
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
US8400181B2 (en) * 2010-03-26 2013-03-19 Advanced Micro Devices, Inc. Integrated circuit die testing apparatus and methods
US8756467B2 (en) * 2011-11-30 2014-06-17 Freescale Semiconductor, Inc. Methods and apparatus for testing multiple-IC devices
US9772376B1 (en) * 2016-04-29 2017-09-26 Texas Instruments Incorporated Increase data transfer throughput by enabling dynamic JTAG test mode entry and sharing of all JTAG pins
EP3522530A1 (en) * 2016-09-28 2019-08-07 Shenzhen Royole Technologies Co., Ltd. System performance improvement method, system performance improvement device and display device
WO2018089276A1 (en) 2016-11-11 2018-05-17 Deaccs Llc Reciprocal action tool accessories
CN111124887B (zh) * 2019-11-25 2022-06-03 四川长虹电器股份有限公司 一种risc-v debug***的仿真验证方法
US11841398B2 (en) * 2021-06-28 2023-12-12 Silicon Motion, Inc. Method and apparatus and non-transitory computer-readable storage medium for debugging solid-state disk (SSD) device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09218248A (ja) * 1996-02-14 1997-08-19 Sony Corp デジタル回路検査装置および方法
JPH10115668A (ja) * 1996-08-30 1998-05-06 Texas Instr Inc <Ti> テストインタフェースを含む集積回路及びテストインタフェースを使用する方法
US20020049928A1 (en) * 2000-05-26 2002-04-25 Whetsel Lee D. 1149.1TAP linking modules

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59105872D1 (de) * 1991-03-13 1995-08-03 Siemens Ag Prozessorschaltung.
US5677915A (en) * 1993-08-18 1997-10-14 Texas Instruments Incorporated Customized method and apparatus for streamlined testing a particular electrical circuit
US5862152A (en) * 1995-11-13 1999-01-19 Motorola, Inc. Hierarchically managed boundary-scan testable module and method
JPH09319246A (ja) 1996-05-30 1997-12-12 Brother Ind Ltd 定着用加熱ローラ
DE69734379T2 (de) * 1996-08-30 2006-07-06 Texas Instruments Inc., Dallas Vorrichtung zur Prüfung von integrierten Schaltungen
US6324662B1 (en) 1996-08-30 2001-11-27 Texas Instruments Incorporated TAP and linking module for scan access of multiple cores with IEEE 1149.1 test access ports
US6804725B1 (en) * 1996-08-30 2004-10-12 Texas Instruments Incorporated IC with state machine controlled linking module
US6000051A (en) * 1997-10-10 1999-12-07 Logic Vision, Inc. Method and apparatus for high-speed interconnect testing
US6408413B1 (en) * 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6158032A (en) * 1998-03-27 2000-12-05 International Business Machines Corporation Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof
US6378090B1 (en) * 1998-04-24 2002-04-23 Texas Instruments Incorporated Hierarchical test access port architecture for electronic circuits including embedded core having built-in test access port
US6385749B1 (en) * 1999-04-01 2002-05-07 Koninklijke Philips Electronics N.V. (Kpenv) Method and arrangement for controlling multiple test access port control modules
US6334198B1 (en) * 1999-04-01 2001-12-25 Koninklijke Philips Electronics N.V. (Kpenv) Method and arrangement for controlling multiply-activated test access port control modules
US6311302B1 (en) * 1999-04-01 2001-10-30 Philips Semiconductor, Inc. Method and arrangement for hierarchical control of multiple test access port control modules
US6418545B1 (en) * 1999-06-04 2002-07-09 Koninklijke Philips Electronics N.V. System and method to reduce scan test pins on an integrated circuit
JP2004500712A (ja) * 2000-01-18 2004-01-08 ケイデンス・デザイン・システムズ・インコーポレーテッド 多数の回路ブロックを有するチップ用階層試験回路構造
US6754863B1 (en) * 2000-04-04 2004-06-22 Silicon Graphics, Inc. Scan interface chip (SIC) system and method for scan testing electronic systems
US6829730B2 (en) * 2001-04-27 2004-12-07 Logicvision, Inc. Method of designing circuit having multiple test access ports, circuit produced thereby and method of using same
US6934898B1 (en) * 2001-11-30 2005-08-23 Koninklijke Philips Electronics N.V. Test circuit topology reconfiguration and utilization techniques
US7073110B1 (en) * 2002-04-26 2006-07-04 Xilinx, Inc. Method and system for programmable boundary-scan instruction register
US6760874B2 (en) * 2002-05-07 2004-07-06 Logicvision, Inc. Test access circuit and method of accessing embedded test controllers in integrated circuit modules
EP1579229B1 (en) * 2002-12-20 2006-11-22 Koninklijke Philips Electronics N.V. Connecting multiple test access port controllers through a single test access port
KR100505662B1 (ko) * 2002-12-30 2005-08-03 삼성전자주식회사 칩 사이즈를 감소시키는 스캔 테스트 회로를 구비한반도체 장치, 및 그 테스트 방법
US7346821B2 (en) * 2003-08-28 2008-03-18 Texas Instrument Incorporated IC with JTAG port, linking module, and off-chip TAP interface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09218248A (ja) * 1996-02-14 1997-08-19 Sony Corp デジタル回路検査装置および方法
JPH10115668A (ja) * 1996-08-30 1998-05-06 Texas Instr Inc <Ti> テストインタフェースを含む集積回路及びテストインタフェースを使用する方法
US20020049928A1 (en) * 2000-05-26 2002-04-25 Whetsel Lee D. 1149.1TAP linking modules

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008310792A (ja) * 2007-05-11 2008-12-25 Nec Electronics Corp テスト回路
JP2013535058A (ja) * 2010-06-18 2013-09-09 アルカテル−ルーセント スキャン・チェーンのセキュリティを提供するための方法および装置
JP2013079941A (ja) * 2011-09-30 2013-05-02 Freescale Semiconductor Inc マルチｉｃデバイスをテストするための方法および装置

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