JPH0883818A - 電子部品組立体 - Google Patents
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Abstract
よるバンプ歪応用力を低減すると共に、LSIの放熱効
果を高める。 【構成】LSI1の回路配線面1aに、キャリア基板3
(熱膨張係数がLS11との中間の値をもち、高熱伝導
率性の材料)が熱伝導性接着剤2で固定されている。キ
ャリア基板3の下部面及び、外周部にはリード5を施し
たポリイミドテープ層4が設れており、Auバンプ7付
きのリード5を、ポリイミドテープ4の内部及び、外周
部からLSI電極6aに交互に接続されている。また、
ポリイミドテープ4には、格子状の電極パッド6bと半
田バンプ9が設けられており全て、スルーホール8、リ
ード配線5、Auバンプ7、LSI電極6aを介して電
気的にLSI1接続されている。なお、LSI1及びリ
ード5を保護する目的で、ポッティング樹脂10で覆わ
れている。
Description
(以下LSIチップ)等の半導体チップを実装する電子
部品組立体に関する。
63年12月24日株式会社トリケップスから発行され
た刊行物「先端高密度表面実装技術」(以下文献1)に
示されている。この文献1の第32頁記載の図16
(4)にははんだ接続のフリップチップ方式が示され、
図16(5)には導電ペースト接着のフリップチップ方
式が示されている。また同文献1の第33頁記載によれ
ば「この方式はチップの任意の位置から電極が取り出せ
る点で基板導体との最短距離の接続が可能になり、高密
度化、高速化を必要とするICチップの実装に適してい
る」しかしIC「チップをフェイスダウンで基板に実装
するので、チップと基板の熱膨張係数差が直接バンプに
歪を与え、信頼性に影響を及ぼす。特に図16(4)の
はんだバンプ構造ではその影響が大きい。そこで基板の
熱膨張係数Siチップに合わせる工夫のほか、図18に
示すようにはんだバンプを多段構造にしたり、バンプ形
状を球状から鼓状にして半田バンプにかかる歪を軽減す
る等の検討も行なわれている」また、同文献1258頁
には「バンプを樹脂で補強する構成」も提案されてい
る。
積化するに従ってゲート密度も高くなり、さらに高速化
するに従って半導体チップからの発熱量は大きくなる。
そこで従来の技術では半導体チップの上面からのみ放熱
板やヒートシンクなどの冷却モジュールを設けて熱を放
散していた。
(Tape Automated Bonding:T
AB)技術の一例は、1994年2月(株)工業調査会
から発行され(株)ハイブリッドマイクロエレクトロニ
クス協会により編集された刊行物「エレクトロニクス実
装技術基礎講座<第1巻>総論」(文献2)に示されて
いる。文献2第261頁の記載によればTAB「技術の
基本プロセスは、」「ILBとOLBからなる。」「I
LBはバンプを介してLSIチップ電極とキャリアテー
プのリードとを接合する工程であり、またOLBはキャ
リアテープから打ち抜いたリード付きLSIを他の基板
に接続する工程である。」文献2第262頁の記載で
は、「ILB」(Inner Lead Bondin
d)「は、大別すると、」「4つに分けることができ
る。(a)は最も一般的なもので、広く実用化されてい
る。まず、チップ側にAuバンプを形成し、キャリアテ
ープから延在するインナーリードとの間で接合を図るも
のである。インナーリードとの間での接合メカニズム
は、SnメッキされたCuリードとAu−Su共晶反応
かまたはCuリードにメッキされたAuとの間でAu−
Au固相拡散反応に基づく、」「次に、(b)タイプで
あるが、いわゆる転写バンプと称されるもので、まず、
バンプ形成用の仮基板にAuバンプを形成しておいて、
AuメッキまたはSnメッキしたテープのリードを位置
合わせし、加熱・加圧によりリード側に転写する。次
に、LSI電極(主としてAl)とのAu−Al固相拡
散接合を行う。」同文献2の記載では「次に、(c)の
方式であるが、これはB−TAB技術と称される。テー
プから延在するリードの片面を部分的にハーフエッチン
グすることにより先端部に突起を設け、NiおよびAu
メッキを施し、バンプとして機能させるものである。」
「(b)の方式は、1992年発表された‘マイクロ・
プレス・バンプ’方式で、今までの通念を変え、マイク
ロ金型システムによってメカニカルにリード先端部に凸
を設け、バンプとするものである。」「ILBは、シン
グルポイントボンディングにより超音波エネルギーを与
え、LSIのAlパッドとの接合を図る。フォトプロセ
スを排したシンプルなバンプ形成法が特徴で、低コスト
化を目指すものである。」
スダウンで実装する従来のフリップチップLSI実装構
造における最大の問題点は、熱が発生し常温の状態に戻
る際に、LSIチップと回路基板の熱膨張係数の相違に
よりバンプに内部応力が発生し、この応力がバンプや下
地の絶縁層よりも大きくなるとバンプや絶縁層などにク
ラックが入ったり、導体リード配線の剥離が起こること
である。
求に応じて、放熱性の良否が信頼性の上でも重要になっ
ている。フリップチップ実装の場合、LSIチップが回
路基板とは密着せず空間に浮いて実装されているため、
LSIチップ自体の放熱性が非常に悪く信頼性に欠ける
という欠点がある。
化している。テープキャリアパッケージにおいて、接続
するインナー・リード・ボンディングやアウター・リー
ド・ボンディングのリードピッチが限界に近づいてお
り、リード部がテープキャリアの周辺部から外側に伸び
ている。このため、LSIチップ実装面積がフリップチ
ップ実装面積と比較して大きくなるという欠点がある。
の低下を防止するようにした電子部品組立体を提供する
ことにある。
にした電子部品組立体を提供することにある。
ンプ適応力を低減するようにした電子部品組立体を提供
することにある。
ことにより放熱効果を向上するようにした電子部品組立
体を提供することにある。
リードピッチを向上するようにした電子部品組立体を提
供することにある。
うにした電子部品組立体を提供することにある。
ようにした電子部品組立体を提供することにある。
ようにした電子部品組立体を提供することにある。
にした電子部品組立体を提供することにある。
組立体は、電極を有する半導体チップと、回路基板に電
気的に接続されるバンプと、このバンプおよび前記半導
体チップの間に、前記半導体チップの熱膨張係数と前記
回路基板の熱膨張係数との中間の熱膨張係数を有し、か
つ高熱伝導率を有する材料で形成されるキャリア基板
と、このキャリア基板と前記半導体チップとを接着する
熱伝導性接着剤とを含む。
第1の電子部品組立体において前記キャリア基板と前記
バンプとの間に絶縁性樹脂テープを介することを特徴と
する。
2の電子部品組立体における前記絶縁性樹脂テープの前
記キャリア基板対抗面とは異なる面に前記バンプを格子
状に配置し前記バンプと電気的に接続される導体を充填
するスルーホールを前記絶縁性樹脂テープに設け、この
スルーホール内の導体と電気的に接続されるリードを前
記絶縁性樹脂テープと前記キャリア基板との間に設け該
リードと前記半導体チップの電極とを前記スルーホール
内の導体を介して電気的に接続することを特徴とする。
有する半導体チップと、この半導体チップの電極面に一
面が接着されたポッティング樹脂と、このポッティング
樹脂の他面に一面が接着された絶縁性樹脂テープと、こ
の絶縁性樹脂テープの他面に形成され絶縁性樹脂テープ
のスルーホールを介して前記半導体チップの電極と電気
的に接続されるパッドとを含む。
て詳細に説明する。
発明の第1の実施例は、電子回路面1aを有する半導体
チップの一例であるLSIチップ1、このLSIチップ
1の電子回路面1aに灌布された熱伝導性接着剤2、こ
の熱伝導性接着剤2を介してLSIチップ1と接着され
る本発明の特徴の1つであるキャリア基板3、LSI1
の電子回路面1aに形成されたLSI電極6a、このL
SI電極6aに接続されたリード5、このリード5に接
続されキャリア基板3上に形成されたキャリア基板電極
6c、このキャリア基板電極6cと接続されこのキャリ
ア基板電極6cと同じ面に形成されたリード配線12、
およびこのリード配線12に接続されリード配線12と
同じ面に形成されたはんだバンプ9を含む。
リード5を保護する目的でリード5、LSI電極6aお
よびキャリア基板電極6cがポッディング樹脂10によ
り覆われる。
形成される。回路基板11の材料としてはガラスエポキ
シの複合材を主体とするプリント基板やアルミナ(Al
2 O3 )を主体とするセラミック基板がある。
キャリア基板3の材料としては、熱膨張係数がLSI1
と回路基板11との中間にあり、高熱伝導率を有する材
料が望ましい。例えば、窒化アルミニウム(AlN)炭
化ケイ素(SiC)、または酸化ベリウム(BeO)が
あげられる。LSI1の材料をシリコン(Si)とし回
路基板11の材料をガラスエポキシとする。シリコンS
iの熱膨張係数が3.6×10-6/℃であり、ガラスエ
ポキシの熱膨張係数は16×10-6/℃である。窒化ア
ルミニウム(AlN)炭化ケイ素(SiC)、または酸
化ベリウム(BeO)の熱膨張係数は4.2×10-6/
℃、4.2×10-6/℃、または7.5×10-6/℃で
ある。キャリア基板3のある面には、周辺に配置された
キャリア基板電極6C、リード配線12、格子状に設け
られたLSI電極6aおよびはんだバンプ9が形成さ
れ、これらは電気的に接続されている。キャリア基板電
極6CとLSI電極6aとは、ワイヤボンディング方式
によるリード5で接続されている。このリード5は例え
ば金(Au)、アルミニウム(Al)または銅(Cu)
を材料とする。なお、リード5、LSI電極6a、およ
びキャリア基板電極6cは、LSI1およびリード5を
保護する目的でポッティング樹脂10により覆われてい
る。LSI1の裏面には電子回路が搭載され、この電子
回路を保護するようにおおうように層(図示せず)が形
成されている。この層の材料としては二酸化ケイ素(S
iO2 )、この二酸化ケイ素(SiO2 )とシリコン酸
化窒化膜(SiON)、または窒化シリコン(Si3 N
4 )を使用することができる。この保護層を用いない変
形例として電子回路をおおうようにして後述する熱伝導
性接着剤2が形成される。いま、この保護層とキャリア
基板3との間に熱伝導性接着剤が介在する例について説
明する。この熱伝導性接着剤2は絶縁性エポキシ接着剤
である。この材料としては銀エポキシの他、この銀の代
りに窒化ホウ素(BN)、アルミナ(Ai2 O3 )、窒
化アルミニウム(AlN)が適している。
3の放熱性の高さについて以下説明する。熱伝導性接着
剤の材料である銀エポキシの熱伝導率は1.56w/
m.kであるが窒化ホウ素(BN)エポキシの熱伝導率
は5w/m.kであり窒化アルミニウム(AlN)エポ
キシの熱伝導率も5w/m.kである。一方、キャリア
基板の窒化アルミニウム(AlN)の熱伝導率は150
〜250w/m.kであり、酸化ベリウム(BeO)の
熱伝導率は250w/m.kであり、炭化ケイ素(Si
C)の熱伝導率は270w/m.kである。
ア基板3の放熱性は高いため、LSI1の放熱効果を高
めることができる。
率は以下の通りである。
電子回路面1aからの有効な放熱効果をもたらすことが
でき、回路基板11との熱膨張係数の整合がとれるた
め、熱膨張によるバンプ応力による歪みを低減すること
ができる。
装方式を採用したキャリア基板3を用いることにより薄
型で高密度の実装が可能であり、最短結線による電気特
性の向上やノイズ対策を施せる。
参照して詳細に説明する。
発明の第2の実施例のLSIチップ1、熱伝導接着剤
2、キャリア基板3、リードおよび電極パッド6は第1
の実施例の対応する構成要素と同じである。第2の実施
例の特徴の1つは、キャリア基板3の下面にリード5を
介してポリイミドテープ4が形成されている。キャリア
基板3の材料を炭化ケイ素(SiC)、アルミナ(Al
2 L3 )、窒化アルミニウム(AlN)、または酸化ベ
リウム(Be O)とすれば、各熱膨張係数は、4.2×
10-6/℃、6.5×10-6/℃、4.2×10-6/
℃、または7.5×10-6/℃となる。なおポリイミド
の熱膨張係数は11×10-6/℃である。LSI1の材
料をシリコン(Si)とすれば、シリコンの熱膨張係数
は3.6×10-6/℃である。一方、回路基板11の材
料をガラスエポキシとすると、ガラスエポキシの熱膨張
係数は16×10-6/℃である。この両者の熱膨張係数
の差を緩和するため、本発明の第2の実施例は、LSI
1と回路基板11との間にキャリア基板3とポリイミド
テープ4との二重構造を介在させている。本発明のリー
ド5は、第1の実施例で採用されたワイヤボンディング
方式の代りにリード5上の金(Au)バンプ7とLSI
1のLSI電極6aと位置合わせしたあと一括接続する
転写バンプ方式、リード5の片面を部分的にハーフエッ
チングすることにより先端部に突起を設けニッケルおよ
び金メッキを施しバンプとして機能させるバンプ−テー
プオートメイティッドボンディング(Bampt−Ta
pe Automated Bonding)(B−T
AB)方式、またはマイクロ金型システムによって機械
的にリード5の先端部に凸部を設けバンプとするマイク
ロプレスバンプ方式により形成される。
ポリイミドテープ4にはスルーホール8が形成され、キ
ャリア基板3と反対側の面に少なくともそのスルーホー
ル8の直下の位置を含み格子状にバンプ形成電極6bお
よびはんだバンプ9が形成されている。
ルーホール8内の導体部、リード5、金(Au)バンプ
7を介してLSI1上の電極パッド6aと電気的に接続
される。特にリード先端に形成された金(Au)バンプ
7とLSI1上の対応したアルミニウム(Al)で形成
されたLSI電極6aは金(Au)とアルミニウム(A
l)との共晶合金により電気的に接続される。
れたバンプ形成電極6aおよびはんだバンプ9も電気的
に接続されている。
実施例と同様に、LSI1およびリード部5を保護する
ためポッティング樹脂で覆われている。
(熱膨張係数4.2−7.25×10-6/℃)およびポ
リイミド(熱膨張係数11×10-6/℃)の二重構造で
LSI(熱膨張係数3.6×10-6/℃)と回路基板
(熱膨張係数16×10×10-6/℃)との熱膨張係数
との差を緩和できるという効果がある。
TABテープに応用してきたリール・ツウ・リール方式
を利用できるため、連続的に処理でき高生産性を維持で
きる。
回路の下部面にバンプ9が形成されているため、高密度
実装を可能にできる。
式、B−TABおよびマイクロバンププレス方式を活用
することにより、歩留まりおよび生産性を向上させるこ
とができる。
施例について図面を参照して詳細に説明する。
発明の第3の実施例の特徴は、キャリア基板3の下部面
および外周部面にリード5を施したポリイミドテープ4
を設け、リード5の先端に接合された金(Au)バンプ
7を、内部および外周部のポリイミドテープ4からLS
I電極6aに交互に接続していることにある。
実施例でも用いられた転写バンプ、B−TABまたはマ
イクロバンプのいずれかの方式で行なわれる。
テープ4上およびその外周面のポリイミドテープ4上に
は格子状に電極6aおよびはんだバンプ9が形成されて
いる。これら電極6bおよびはんだバンプ9はポリイミ
ドテープ4内のスルーホール8内の導体リード5、金
(Au)バンプ7、およびLSI電極6aを介してLS
I11に電気的に接続されている。
発明の第4の実施例の特徴は、リード5を、ポリイミド
テープ4の外周に伸ばした実装構造にある。
第3の実施例は、リード5をポリイミドテープ4の外周
には伸ばさない場合の実装構造にある。
従来のTAB実装方式と比較すると以下の効果がある。
たLSI実装構造では外周部に出したリード5の下部の
みにバンプが形成され、LSIの下部面にはバンプは形
成されていなかった。これに対し、本発明の特徴は、L
SI直下のポリイミドテープ4の下部面に格子状にバン
プ9を設けるフリップチップ実装としたことで高密度実
装が可能である。
実施例を従来のTABテープと比較すると以下の効果が
ある。従来のTABテープを利用したLSI実装構造で
は、LSI直下にデバイスホールを設けていたためLS
I1下部面にバンプを形成することはできなかった。
ポリイミドテープ4を形成することによりバンプ9を形
成することができる。このため、内部リードボンディン
グの接続リードピッチは2倍に拡大し、内部リードボン
ディングの接続信頼性も向上する。
を参照して詳細に説明する。図5(A)および(B)を
参照すると、本発明の第5の実施例の特徴は、格子状に
LSI電極6aを備えたLSI1、上面に格子状に設け
られたキャリア基板電極6cおよび金(Au)バンプ7
と中間にスルーホール8と下面にこのスルーホール8を
中の導体を介して上面のキャリア基板電極6cと対応し
たバンプ形成電極6bおよびはんだバンプ9を有するキ
ャリア基板3、およびLSI1とキャリア基板3とを接
着しかつキャリア基板電極6cおよび金バンプ7とLS
I電極6cとを電気的に接続する熱伝導性接着剤2を含
むことにある。LSI1およびキャリア基板3は、熱伝
導性接着剤2で熱圧着されるフリップチップ実装構造で
ある。LSI1、キャリア基板3および熱伝導性接着剤
2の材料は、本発明の第1および第2の実施例の材料と
同じである。
を参照して詳細に説明する。
発明の第6の実施例の特徴は、第4の実施例における熱
伝導性接着剤2およびキャリア基板3の代りにポッティ
ング樹脂10がLSI1とポリイミドテープ4との間に
介在する。はんだバンプ9およびバンプ形成電極6bは
スルーホール8内の導体、ポリイミド上の電極6c、リ
ード5、および金(Au)バンプ7を介してLSI電極
6aに接続される。
続用バンプ9との間に回路基板の熱膨張係数に合わせた
材料を設けることにより、バンプにかかる内部ストレス
の歪みを低減する効果を有する。
高熱伝導部材を使用していれば、LSI1の背面のみな
らず、LSIのリード配線面からも効率よく冷却できる
という効果がある。
イヤ方式に用いられる電極部がLSIの周辺部に並べて
形成してある半導体LSIチップをそのまま使用できる
ため、LSIにバンプを直接設ける必要がない。
ることによりバンプ形成が容易になり生産性が向上する
いう効果がある。
ることにより、内部リードボンディングのリードは2倍
になり、信頼性が増加するとともに製造しやすくなると
いう効果がある。
方式で実装する構造を採用することにより実装密度の向
上をもたらし、薄型実装もできる。
ン化、最短結線による電気特性の向上、ノイズ対策もも
たらすことができる。
図である。(B)は、(A)のa−a’の断面を示す図
である。
図である。(B)は、(A)のa−a’の断面を示す図
である。
図である。(B)は、(A)のa−a’の断面を示す図
である。
図である。(B)は、(A)のa−a’の断面を示す図
である。
図である。(B)は、(A)のa−a’の断面を示す図
である。
図である。(B)は、(A)のa−a’の断面を示す図
である。
Claims (3)
- 【請求項1】 電極を有する半導体チップと、 回路基板に電気的に接続されるバンプと、 このバンプおよび前記半導体チップの間に、前記半導体
チップの熱膨張係数と前記回路基板の熱膨張係数との中
間の熱膨張係数を有しかつ高熱伝導率を有する材料で形
成されるキャリア基板と、 このキャリア基板および前記半導体チップを接着する熱
伝導性接着剤とを含むことを特徴とする電子部品組立
体。 - 【請求項2】 前記キャリア基板と前記バンプとの間に
絶縁性樹脂テープを介することを特徴とする請求項1記
載の電子部品組立体。 - 【請求項3】 前記絶縁テープの前記キャリア基板対抗
面とは異なる面に前記バンプを格子状に配置し前記バン
プと電気的に接続される導体を充填するスルーホールを
前記絶縁性樹脂テープに設け、このスルーホール内の導
体と電気的に接続されるリードを前記絶縁性樹脂テープ
と前記キャリア基板との間に設け該リードと前記半導体
チップの電極とを前記スルーホール内の導体を介して電
気的に接続することを特徴とする請求項2記載の電子部
品組立体。
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JP (1) | JP2616565B2 (ja) |
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FR (1) | FR2725305B1 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998025302A1 (fr) * | 1996-12-04 | 1998-06-11 | Shinko Electric Industries Co., Ltd. | Dispositif a semi-conducteurs obture a la resine, fabrication dudit dispositif |
EP0856889A2 (en) * | 1997-02-03 | 1998-08-05 | Nec Corporation | Semiconductor device mount structure and semiconductor device mounting method |
WO1999007014A1 (en) * | 1997-08-01 | 1999-02-11 | Minnesota Mining And Manufacturing Company | Interposer/adhesive composite |
WO1999019907A1 (en) * | 1997-10-14 | 1999-04-22 | Amkor Technology, Inc. | Method and construction for thermally enhancing a microelectronic package |
US6078104A (en) * | 1997-02-17 | 2000-06-20 | Seiko Epson Corporation | Carrier film and integrated circuit device using the same and method of making the same |
US6175151B1 (en) | 1997-01-23 | 2001-01-16 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
KR100352112B1 (ko) * | 1996-12-06 | 2003-01-08 | 앰코 테크놀로지 코리아 주식회사 | 칩싸이즈반도체패키지의구조및그제조방법 |
US6791194B1 (en) | 1996-05-30 | 2004-09-14 | Hitachi, Ltd. | Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same |
US7202570B2 (en) | 1996-05-30 | 2007-04-10 | Renesas Technology Corp. | Circuit tape having adhesive film semiconductor device and a method for manufacturing the same |
JP2009283811A (ja) * | 2008-05-26 | 2009-12-03 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法および分割前基板 |
US7999396B2 (en) | 2009-01-23 | 2011-08-16 | Samsung Techwin Co., Ltd. | Adhesive tape and semiconductor package using the same |
JP2020013996A (ja) * | 2018-07-13 | 2020-01-23 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体パッケージ |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3487524B2 (ja) * | 1994-12-20 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
FI962816A (fi) * | 1996-07-11 | 1998-01-12 | Nokia Mobile Phones Ltd | Mikropiirimodulien kotelorakenne |
JP3679199B2 (ja) * | 1996-07-30 | 2005-08-03 | 日本テキサス・インスツルメンツ株式会社 | 半導体パッケージ装置 |
SG60102A1 (en) * | 1996-08-13 | 1999-02-22 | Sony Corp | Lead frame semiconductor package having the same and method for manufacturing the same |
US5866949A (en) * | 1996-12-02 | 1999-02-02 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit packaging |
US5990545A (en) * | 1996-12-02 | 1999-11-23 | 3M Innovative Properties Company | Chip scale ball grid array for integrated circuit package |
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
KR100237328B1 (ko) * | 1997-02-26 | 2000-01-15 | 김규현 | 반도체 패키지의 구조 및 제조방법 |
DE69830883T2 (de) * | 1997-03-10 | 2006-04-20 | Seiko Epson Corp. | Halbleiterbauelement und mit diesem Bauelement bestückte Leiterplatte |
JPH10335567A (ja) * | 1997-05-30 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH10335580A (ja) * | 1997-06-02 | 1998-12-18 | Mitsubishi Electric Corp | 半導体パッケージおよびこれを用いた半導体モジュール |
JP4159631B2 (ja) * | 1997-06-23 | 2008-10-01 | シチズンホールディングス株式会社 | 半導体パッケージの製造方法 |
JP3881751B2 (ja) | 1997-08-20 | 2007-02-14 | 沖電気工業株式会社 | 半導体チップの実装構造および実装方法 |
FR2768262B1 (fr) * | 1997-09-05 | 2000-07-13 | Matra Marconi Space France | Boitier a microcircuit integre et procede de montage de microcircuit integre |
US6281572B1 (en) * | 1997-12-05 | 2001-08-28 | The Charles Stark Draper Laboratory, Inc. | Integrated circuit header assembly |
JP4161399B2 (ja) * | 1998-03-12 | 2008-10-08 | 沖電気工業株式会社 | 半導体装置用樹脂基板及び半導体装置 |
JPH11354689A (ja) * | 1998-06-04 | 1999-12-24 | Oki Electric Ind Co Ltd | フレーム状基板とその製造方法及び半導体装置の製造方法 |
US6114770A (en) * | 1998-07-22 | 2000-09-05 | Micron Technology, Inc. | Low profile semiconductor package |
US6479887B1 (en) | 1998-08-31 | 2002-11-12 | Amkor Technology, Inc. | Circuit pattern tape for wafer-scale production of chip size semiconductor packages |
US6428641B1 (en) | 1998-08-31 | 2002-08-06 | Amkor Technology, Inc. | Method for laminating circuit pattern tape on semiconductor wafer |
SG87769A1 (en) * | 1998-09-29 | 2002-04-16 | Texas Instr Singapore Pte Ltd | Direct attachment of semiconductor chip to organic substrate |
JP2000138262A (ja) | 1998-10-31 | 2000-05-16 | Anam Semiconductor Inc | チップスケ―ル半導体パッケ―ジ及びその製造方法 |
JP2000138317A (ja) | 1998-10-31 | 2000-05-16 | Anam Semiconductor Inc | 半導体装置及びその製造方法 |
US6429530B1 (en) * | 1998-11-02 | 2002-08-06 | International Business Machines Corporation | Miniaturized chip scale ball grid array semiconductor package |
US6573124B1 (en) * | 1999-05-03 | 2003-06-03 | Hughes Electronics Corp. | Preparation of passivated chip-on-board electronic devices |
US7042070B2 (en) * | 1999-09-22 | 2006-05-09 | Texas Instruments Incorporated | Direct attachment of semiconductor chip to organic substrate |
SE9904710L (sv) * | 1999-12-22 | 2001-06-23 | Abb Ab | Halvledaranordning |
US6414396B1 (en) | 2000-01-24 | 2002-07-02 | Amkor Technology, Inc. | Package for stacked integrated circuits |
DE10005494A1 (de) * | 2000-02-08 | 2001-08-16 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zur Herstellung des Bauteils |
DE10014305C2 (de) * | 2000-03-23 | 2002-02-07 | Infineon Technologies Ag | Elektronisches Bauteil mit einer Vielzahl von Kontakthöckern |
JP2001274556A (ja) * | 2000-03-23 | 2001-10-05 | Nec Corp | プリント配線板 |
US6597065B1 (en) * | 2000-11-03 | 2003-07-22 | Texas Instruments Incorporated | Thermally enhanced semiconductor chip having integrated bonds over active circuits |
DE10064691A1 (de) * | 2000-12-22 | 2002-07-04 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiter-Chip und Kupferleiterbahnen auf dem Chip sowie ein Verfahren zu seiner Herstellung |
JP4010298B2 (ja) * | 2003-12-17 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
JP4548264B2 (ja) * | 2005-08-01 | 2010-09-22 | 株式会社デンソー | 車両用交流発電機 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60123093A (ja) * | 1983-12-07 | 1985-07-01 | 富士通株式会社 | 半導体装置の装着方法 |
JPS61185142A (ja) * | 1985-02-08 | 1986-08-18 | ダイワ精工株式会社 | 釣竿 |
JPS6389280U (ja) * | 1986-12-01 | 1988-06-10 | ||
JPH01260846A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体実装モジュール |
JPH01286430A (ja) * | 1988-05-13 | 1989-11-17 | Matsushita Electric Ind Co Ltd | 半導体チップの実装方法 |
JPH01291438A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | フリップチップの実装方法 |
JPH05129499A (ja) * | 1991-11-07 | 1993-05-25 | Sony Corp | 電子部品の実装構造 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0752762B2 (ja) * | 1985-01-07 | 1995-06-05 | 株式会社日立製作所 | 半導体樹脂パッケージ |
JPS62194650A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
US4979015A (en) * | 1987-01-28 | 1990-12-18 | Texas Instruments Incorporated | Insulated substrate for flip-chip integrated circuit device |
JPH0756887B2 (ja) * | 1988-04-04 | 1995-06-14 | 株式会社日立製作所 | 半導体パッケージ及びそれを用いたコンピュータ |
US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
US5289346A (en) * | 1991-02-26 | 1994-02-22 | Microelectronics And Computer Technology Corporation | Peripheral to area adapter with protective bumper for an integrated circuit chip |
JP3014503B2 (ja) * | 1991-08-05 | 2000-02-28 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
US5468995A (en) * | 1994-07-05 | 1995-11-21 | Motorola, Inc. | Semiconductor device having compliant columnar electrical connections |
-
1994
- 1994-09-12 JP JP6216853A patent/JP2616565B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-31 US US08/521,837 patent/US5753974A/en not_active Expired - Lifetime
- 1995-09-11 CA CA002157994A patent/CA2157994C/en not_active Expired - Fee Related
- 1995-09-11 FR FR9510616A patent/FR2725305B1/fr not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60123093A (ja) * | 1983-12-07 | 1985-07-01 | 富士通株式会社 | 半導体装置の装着方法 |
JPS61185142A (ja) * | 1985-02-08 | 1986-08-18 | ダイワ精工株式会社 | 釣竿 |
JPS6389280U (ja) * | 1986-12-01 | 1988-06-10 | ||
JPH01260846A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体実装モジュール |
JPH01286430A (ja) * | 1988-05-13 | 1989-11-17 | Matsushita Electric Ind Co Ltd | 半導体チップの実装方法 |
JPH01291438A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | フリップチップの実装方法 |
JPH05129499A (ja) * | 1991-11-07 | 1993-05-25 | Sony Corp | 電子部品の実装構造 |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7202570B2 (en) | 1996-05-30 | 2007-04-10 | Renesas Technology Corp. | Circuit tape having adhesive film semiconductor device and a method for manufacturing the same |
US6791194B1 (en) | 1996-05-30 | 2004-09-14 | Hitachi, Ltd. | Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same |
US6150194A (en) * | 1996-12-04 | 2000-11-21 | Shinko Electric Industries Co., Ltd. | Semiconductor device sealed with resin, and its manufacture |
WO1998025302A1 (fr) * | 1996-12-04 | 1998-06-11 | Shinko Electric Industries Co., Ltd. | Dispositif a semi-conducteurs obture a la resine, fabrication dudit dispositif |
KR100306937B1 (ko) * | 1996-12-04 | 2001-12-17 | 모기 준이치 | 수지 밀폐형 반도체 장치 및 그의 제조 방법 |
US6285087B1 (en) | 1996-12-04 | 2001-09-04 | Shinko Electric Industries Co., Ltd. | Resin-shield type semiconductor device |
KR100352112B1 (ko) * | 1996-12-06 | 2003-01-08 | 앰코 테크놀로지 코리아 주식회사 | 칩싸이즈반도체패키지의구조및그제조방법 |
EP1443555A3 (en) * | 1997-01-23 | 2005-02-23 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
US6175151B1 (en) | 1997-01-23 | 2001-01-16 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
US6646338B2 (en) | 1997-01-23 | 2003-11-11 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
EP0856889A3 (en) * | 1997-02-03 | 2000-06-28 | Nec Corporation | Semiconductor device mount structure and semiconductor device mounting method |
EP0856889A2 (en) * | 1997-02-03 | 1998-08-05 | Nec Corporation | Semiconductor device mount structure and semiconductor device mounting method |
US6078104A (en) * | 1997-02-17 | 2000-06-20 | Seiko Epson Corporation | Carrier film and integrated circuit device using the same and method of making the same |
WO1999007014A1 (en) * | 1997-08-01 | 1999-02-11 | Minnesota Mining And Manufacturing Company | Interposer/adhesive composite |
US6423576B1 (en) | 1997-10-14 | 2002-07-23 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
US6028354A (en) * | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
WO1999019907A1 (en) * | 1997-10-14 | 1999-04-22 | Amkor Technology, Inc. | Method and construction for thermally enhancing a microelectronic package |
JP2009283811A (ja) * | 2008-05-26 | 2009-12-03 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法および分割前基板 |
US7999396B2 (en) | 2009-01-23 | 2011-08-16 | Samsung Techwin Co., Ltd. | Adhesive tape and semiconductor package using the same |
JP2020013996A (ja) * | 2018-07-13 | 2020-01-23 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体パッケージ |
Also Published As
Publication number | Publication date |
---|---|
FR2725305A1 (fr) | 1996-04-05 |
CA2157994A1 (en) | 1996-03-13 |
JP2616565B2 (ja) | 1997-06-04 |
FR2725305B1 (fr) | 1998-02-20 |
CA2157994C (en) | 1999-11-09 |
US5753974A (en) | 1998-05-19 |
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