JPH03171744A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH03171744A
JPH03171744A JP1311365A JP31136589A JPH03171744A JP H03171744 A JPH03171744 A JP H03171744A JP 1311365 A JP1311365 A JP 1311365A JP 31136589 A JP31136589 A JP 31136589A JP H03171744 A JPH03171744 A JP H03171744A
Authority
JP
Japan
Prior art keywords
chip
substrate
metal film
semiconductor device
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1311365A
Other languages
English (en)
Inventor
Kazuyoshi Saito
和敬 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1311365A priority Critical patent/JPH03171744A/ja
Publication of JPH03171744A publication Critical patent/JPH03171744A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) 本発明は、半導体素子チップを絶縁性基板に実装した半
導体装置及びその製造方法に関する。
(従来の技術) 従来、フィルムキャリアを用いた半導体素子チップの組
み立て技術は、接続技術又はバッケージング技術の一つ
として利用されている。フィルムキャリアを用いた組み
立て技術の利点として、電極パッドの多ピン化,パッケ
ージの薄型化,組み立て時間の短縮,良好な高周波特性
等があげられるが、パッド数の増加に伴う高発熱化に対
しては十分な配慮はされていない。
第6図に、従来から行われているフィルムキャリアの典
型的な実装形態を示す。この図において、1は半導体素
子チップ、2はバンプ、3は絶縁性基板(フイルム)、
4は配線リード、5は実装ボードを示している。図から
判るように、半導体素子チップ1から発熱した熱は熱伝
導では配線リード4によって移動し、それ以外の熱伝達
ではチップ表面から輻射や対流により拡散することにな
る。チップが樹脂封止されている場合は、樹脂内の熱伝
導と樹脂表面からの熱伝達により熱は拡散する。
しかしながら、配線リードが細いこと、チップが小さい
こと、又は樹脂の熱伝導率が小さいことにより、十分な
放熱は行われず、チップの発熱がIWを越すような場合
には、特別な放熱手段を考える必要があった。放熱の有
効な手段としては、チップ裏面に放熱フィン又はヒート
シンクと呼ばれる金属体を装着する方法があるが、これ
らは占有面積の増大を招き、実装ボード又は実装ボード
への組み込みに利限を与えてしまい、特定の実装ボード
や組み立て技術を′必要とする。
(発明が解決しようとする課題) このように従来、フィルムキャリア等の絶縁性基板に半
導体素子チップを実装した場合、チップの放熱は配線リ
ードを介しての熱伝導が主であり、チップの放熱が不十
分であった。また、チップ裏面に放熱フィンやヒートシ
ンク等を装着すると、実装ボードへの組み込みに制限を
与える問題があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、半導体素子チップの裏面に放熱フィ
ンやヒートシンク等を装着することなく、半導体素子チ
ップの高い放熱性を得ることのできる半導体装置及びそ
の製造方法を提供することにある。
〔発明の構成1 (課題を解決するための手段) 本発明の骨子は、半導体素子チップの放熱特性向上をは
かるため、チップの裏面と絶縁性基板の裏面とを金属膜
で接続することにより、熱伝導による放熱を増大するこ
とにある。
即ち本発明は、表裏面を貫通する開口部が形成され、表
面側に該開口部に一部突出する配線リードが設けられた
絶縁性基板と、表面側に電極パッド又はバンプが設けら
れた半導体素子チップとを備え、チップの電極又はパッ
ドを基板のリードに直接接合してなる半導体装置におい
て、基板の裏面側に金属膜を被着すると共に、チップの
裏面側に該裏面より外方向に突出するよう金属膜を被着
し、チップ裏面の金属膜を基板裏面の金属膜に直接接合
するようにしたものである。
また本発明は、上記構造の半導体装置の製造方法におい
て、半導体素子チップを絶縁性基板に設けられた開口部
に配置し、チップの表面側に設けられた電極パッド又は
バンプを、基板の表面側に設けられ一部が該開口部に突
出した配線リードに直接接合し、次いでチップの裏面側
に被着された金属膜を基板の裏面側に被着された金属膜
に直接接合するようにした方法である。
(作用) 本発明によれば、半導体素子チップの発熱は配線リード
と共に、チップ裏面に被着した金属膜を介して絶縁性基
板の裏面に被着した金属膜に熱伝導によって伝わる。金
属膜の幅は配線リードの幅よりも格段に広いものであり
、このため熱伝導による放熱特性が著しく向上する。ま
た、金属膜を被着しても実質的な占有体積の増大はなく
、実装ボードへの組み込みに制限を与えることもない。
より一層の放熱を期待する場合には、外部にフィンやヒ
ートシンクを装着してもよいが、この場合も従来構造よ
り有利である。また、フィルムキャリアの全体が表裏で
対称構造に近くなるので、温度変化に対する低応力化を
はかることも可能である。
(大施例) 以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の一実施例に係わる半導体装置の概略構
成を示す平面図、第2図(a)は第1図のA−A方向矢
視図、第2図(b)は第1図の矢視13−B断面図であ
る。図中10はフィルムキャリアとなるポリイミド等の
絶縁性基板であり、この基板10の表面には配線リード
11が選択的に設けられている。配線リード11の一部
は、基板10に設けられた開口部10aに一部突出して
いる。基板10の裏面の全面には、銅箔(第1の金属膜
)12が被着されている。
半導体素子チップ20は、基板10の開口部10a内に
配置され、チップ20の表面に設けられたバンプ21が
配線リード11の突出部11aに接続されている。また
、チップ20の裏面には銅箔(第2の金属膜)13が被
着され、この銅箔13の周辺部は基板10の裏面の銅箔
12に接続されている。なお、チップ20のバンプ21
は必ずしも必要なく、チップ20の電極端子を配線リー
ド11の突出部11aに直接接合してもよい。
次に、上記構成の半導体装置の製造方法について説明す
る。
まず、第3図(a)に示す如く、ポリイミド等のフィル
ム10の表裏面に接着剤14をそれぞれ塗布する。続い
て、第3図(b)に示す如く、フィルム10の裏面に接
着剤14を介して銅箔12を接着する。その後、第3図
(e)に示す如く、フィルム10に開口部10aを開け
る。
次いで、第3図(d)に示す如くフィルム10の表面に
接着剤14を介して銅箔11′を接青する。続いて、銅
箔11′を所望パターンにエッチングして前記第1図に
示す如き配線リード11を形戊する。その後、フィルム
10の表面にソルダーレジスト15を塗布する。これに
よって、フィルムキャリアが形或される。
一方、第4図(a)に示す如く、半導体素子チップ10
の裏面に厚さ35μm程度のオンス銅箔13をダイボン
ディングにより接着する。ダイボンディング法としては
、共晶,樹脂接合のいずれを用いてもよいが、共品接合
の方が放熱性は良い。このとき、ダイボンディングする
銅箔13は、第5図に示す如くチップ裏面全体に接触す
る矩形部と、この矩形の各辺から外方向に伸びた4つの
延長部を有するものとする。
次いで、第4図(b)に示す如く、フィルムキャリアの
開口部10aに下側からチップ20を挿入し、チップ2
0のバンプ21と配線リード11の突出部11aとを位
置合わせする。この状態で通常のI L B ( In
ner Lead Bonding)法により、配線リ
ード11とバンプ21とを接続する。即ち、配線リード
11に上方からILBツール31を押し付け、加熱・加
圧することにより配線リード11とバンプ21と配線リ
ード11とを接合する。
次いで、第4図<c>に示す如く、ILBツ−ル32を
用いてチップ裏面の銅箔〕3をフィルム裏面の銅箔12
に熱圧着により接合する。これにより、前記第1図及び
第2図に示す構造が実現されることになる。ここで、銅
箔12,13の接合は、Au−Au又はAu−Snによ
る熱圧着や共晶接合が望ましいので、一方にAuメッキ
を、他方にAu又はSnメッキを施すのが望ましい。
加熱・加圧はツール32を用いて行うが、ツール温度4
00〜500℃で接合部を350℃程度として、単位接
合面積当り5〜10 kg/mm2の荷重により良好な
接合が行える。
このようにして作成した半導体装置では、従来と同様な
実装ボードへの搭載(第6図に示すような搭載)であっ
ても、10%程度の放熱性の向上が見込まれる。素子サ
イズ,フィルムサイズによりその効果は異なるが、両者
のサイズに差があるほど高い効果が得られる。
かくして本実施例によれば、基板裏面及びチップ裏面に
銅箔12,13を接着し、これらの銅箔12,13を接
合しているので、銅箔12,13を介しての熱伝導が大
きくなり、これにリチップ20の放熱性の向上をはかる
ことがきる。そしてこの場合、チップ裏面に放熱フン等
を設ける構造とは異なり、占有体積の増は実質的になく
、従って実装に制限を与えるの不都合は生じない。また
、銅箔12,13接合することにより、チップ20の基
板10対するマウント強度の向上をはかることもでる。
なお、本発明は上述した実施例に限定されものではない
。例えば、前記配線リードや金1膜として用いる材料は
銅箔に限定されるもの゜はなく、熱伝導及び電気伝導の
良好な金属で2ればよい。さらに、金属膜を形成する方
広とては接着の代わりに、蒸着やスパッタを利用1るこ
とも,可能である。また、基板はボリイミフィルム等の
可撓性を有する材料に限るものコはなく、絶縁体であれ
ば用いることができる。
その他、本発明の要旨を逸脱しない範囲で、f々変形し
て実施することができる。
[発明の効果] 以上詳述したように本発明によれば、チップの裏面と絶
縁性基板の裏面とを金属膜で接続することにより、熱伝
導による放熱を増大させることができ、実装ボードへの
装着法とは無関係に、単一パッケージ体としても半導体
素子チップの高い放熱性を得ることのできる半導体装置
を実現することが可能となる。
【図面の簡単な説明】
第1図本発明の一実施例に係わる半導体装置の概略構造
を示す平面図、第2図(a)は第1図のA−A方向矢視
図、第2図(b)は第1図の矢視B−8断面図、第3図
はフィルムキャリアの製造工程を示す断面図、第4図は
チップの実装工程を示す断面図、第5図はチップ裏面に
被着する銅箔の形状を示す斜視図、第6図は従来装置の
問題点を説明するための断面図である。 10・・・ポリイミドフィルム(絶縁性基板)、11・
・・配線リード、 12・・・銅箔(第1の金属膜)、 3・・・銅箔(第2の金属膜) 0・・・半導体素子チップ、 1・・・バンプ、 1,32・・・ILBツール。

Claims (3)

    【特許請求の範囲】
  1. (1)表裏面を貫通する開口部が形成され、表面側に該
    開口部に一部突出する配線リードが設けられると共に、
    裏面側に金属膜が被着された絶縁性基板と、表面側に電
    極パッド又はバンプが設けられると共に、裏面側に該裏
    面より外方向に突出するよう金属膜が被着された半導体
    素子チップとを具備し、 前記チップの電極又はパッドは前記基板のリードに直接
    接合され、前記チップ裏面の金属膜は前記基板裏面の金
    属膜に直接接合されてなることを特徴とする半導体装置
  2. (2)前記チップ裏面の金属膜は、前記チップの裏面に
    接する矩形状のチップ接触部と、該チップ接触部の各辺
    からそれぞれ外側に突出され前記基板裏面の金属膜に直
    接接合される4つの延長部とからなるものであることを
    特徴とする請求項1記載の半導体装置。
  3. (3)半導体素子チップを絶縁性基板上に実装する半導
    体装置の製造方法において、 前記チップを前記基板に設けられた開口部に配置し、前
    記チップの表面側に設けられた電極パッド又はバンプを
    、前記基板の表面側に設けられ一部が該開口部に突出し
    た配線リードに直接接合する工程と、前記チップの裏面
    側に被着された金属膜を前記基板の裏面側に被着された
    金属膜に直接接合する工程とを含むことを特徴とする半
    導体装置の製造方法。
JP1311365A 1989-11-30 1989-11-30 半導体装置及びその製造方法 Pending JPH03171744A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1311365A JPH03171744A (ja) 1989-11-30 1989-11-30 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1311365A JPH03171744A (ja) 1989-11-30 1989-11-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH03171744A true JPH03171744A (ja) 1991-07-25

Family

ID=18016291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1311365A Pending JPH03171744A (ja) 1989-11-30 1989-11-30 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH03171744A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365980B1 (en) * 1999-02-26 2002-04-02 Texas Instruments Incorporated Thermally enhanced semiconductor ball grid array device and method of fabrication
JP2006196885A (ja) * 2005-01-14 2006-07-27 Internatl Business Mach Corp <Ibm> 半導体モジュールにおける熱放散のための方法および装置
CN100461392C (zh) * 2004-07-14 2009-02-11 三星电子株式会社 半导体封装

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365980B1 (en) * 1999-02-26 2002-04-02 Texas Instruments Incorporated Thermally enhanced semiconductor ball grid array device and method of fabrication
CN100461392C (zh) * 2004-07-14 2009-02-11 三星电子株式会社 半导体封装
JP2006196885A (ja) * 2005-01-14 2006-07-27 Internatl Business Mach Corp <Ibm> 半導体モジュールにおける熱放散のための方法および装置

Similar Documents

Publication Publication Date Title
JP2548350B2 (ja) テープ自動結合に使用される熱放散相互接続テープ
KR970005712B1 (ko) 고 열방출용 반도체 패키지
US6330158B1 (en) Semiconductor package having heat sinks and method of fabrication
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
JP2974552B2 (ja) 半導体装置
US7561436B2 (en) Circuit assembly with surface-mount IC package and heat sink
JPH0964099A (ja) 半導体装置及びその実装構造
JPH0883818A (ja) 電子部品組立体
JPS61166051A (ja) 樹脂封止型半導体装置
JPH0777258B2 (ja) 半導体装置
US20070290303A1 (en) Dual leadframe semiconductor device package
JPH03171744A (ja) 半導体装置及びその製造方法
JP2865496B2 (ja) マルチチップモジュール
JPH03174749A (ja) 半導体装置
JP3314574B2 (ja) 半導体装置の製造方法
JP4130277B2 (ja) 半導体装置および半導体装置の製造方法
JPS61137349A (ja) 半導体装置
JP3125891B2 (ja) 半導体装置
JPH05198708A (ja) 半導体集積回路装置
JPS6220701B2 (ja)
JP3894749B2 (ja) 半導体装置
KR100481926B1 (ko) 일반칩형반도체패키지및플립칩형반도체패키지와그제조방법
JPH0574985A (ja) 半導体素子の実装構造
JP3608542B2 (ja) 半導体装置の製造方法
JP2968704B2 (ja) 半導体装置