JP3881751B2 - 半導体チップの実装構造および実装方法 - Google Patents

半導体チップの実装構造および実装方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩチップ等の半導体チップを回路基板に実装した際の構造、および実装方法に関する。
【０００２】
【従来の技術】
半導体チップを回路基板に実装する方法として、表面に複数の突起状の電極(バンプ)が形成された半導体チップを、バンプの対応箇所に導通パターンが形成された内部基板にフェイスダウンで接続する方法が用いられている。
【０００３】
特開平５−４１４０４号公報には、この種の半導体チップの実装方法が開示されている。この公報に開示される方法では、半導体素子に形成された各バンプを回路基板上の配線パターンに合わせて接合する際に、半導体素子と回路基板との間に熱硬化性樹脂シートを接着することにより、各バンプと配線パターンとの押圧状態を良好に保つようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の公報に開示される実装方法では、実装完了時の半導体素子と回路基板との固定が樹脂シートによる接合力のみによるため、特に樹脂シートの接触面積が小さい場合には接合力が弱く、経時劣化によりバンプと回路パターンとの間の接触不良が生じる可能性がある。また、上記公報には、樹脂シートおよび回路基板の熱膨張係数について触れられていないが、これらが互いに異なる場合には、加熱加圧の後、常温に戻す際に半導体素子と基板との熱膨張係数の違いにより発生する応力がバンプの部分に集中し、半導体素子の表面にクラックが発生する可能性がある。
【０００５】
この発明は、上述した従来技術の問題に鑑みてなされたものであり、第１の目的は、バンプと回路パターンとの間の接触不良が発生する可能性を低くすることができる半導体チップの実装構造および実装方法を提供することにあり、第２の目的は、製造時の温度変化により半導体チップの表面にクラックの発生を招くことがない半導体チップの実装構造および実装方法を提供することにある。
【０００６】
【課題を解決するための手段】
この発明の請求項１にかかる半導体チップの実装構造は、上記の第１の目的を達成させるため、回路形成面に複数のバンプが形成された半導体チップと、バンプの形成位置に対応してバンプが接合される配線パターンが形成された基板と、バンプの形成位置を除く位置で半導体チップと基板との間の一部に配置されて位置決め時に両者を接合する、バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材と、半導体チップと基板との接合後に両者の間の空間を封止する樹脂層とを有することを特徴とする。
【０００７】
接合材は、バンプとほぼ同一の厚さを有して両面に接着層を有するポリイミドテープ、あるいは、樹脂層を形成する樹脂より速硬化性の樹脂を用いることができる。バンプが半導体チップの周辺部に設けられている場合には、接合材は半導体チップの中央部で半導体チップと基板とを接合するように配置され、バンプが半導体チップの中央部に設けられている場合には、接合材は半導体チップの周辺部で半導体チップと基板とを接合するように配置される。なお、接合材の熱膨張係数と基板の熱膨張係数とは、ほぼ同一であることが望ましい。
【０００８】
この発明の請求項５にかかる半導体チップの実装構造は、上記の第２の目的を達成させるため、回路形成面に複数のバンプが形成された半導体チップと、バンプの形成位置に対応してバンプが接合される配線パターンが形成された基板と、バンプの形成位置を除く位置で半導体チップと基板との間の一部に配置されて位置決め時に両者を接合する作用を持つ接合材とを有し、基板の熱膨張係数と接合材の熱膨張係数とがほぼ同一に設定されていることを特徴とする。
【０００９】
この場合、半導体チップと基板との接合後に両者の間の空間を封止する樹脂層を設けることができる。
【００１０】
この発明にかかる半導体チップの実装方法は、回路形成面に複数のバンプが形成された半導体チップを、バンプの形成位置に対応して配線パターンが形成された基板に取り付ける方法において、半導体チップと基板とのいずれか一方のバンプの形成位置を除く位置に、半導体チップと基板とを接合する、バンプとほぼ同一の厚さを有し、両面に接着層を有す
るポリイミドテープである接合材を貼り付けて配置する接合剤配置段階と、バンプと配線パターンとが一致するように半導体チップと基板とを位置決めして接合材で固定する位置決め段階と、固定された半導体チップと基板とを加圧、加熱する加圧・加熱段階と、加圧・加熱処理された半導体チップと基板との間の空間を樹脂で封止する封止段階とを備え、これらの段階が順に実行されることを特徴とする。
【００１１】
接合剤配置段階では、バンプとほぼ同一の厚さを有して両面に接着層を有するポリイミドテープを貼り付け、あるいは樹脂層を形成する樹脂より速硬化性の樹脂を塗布することができる。
【００１２】
【発明の実施の形態】
以下、この発明にかかる半導体チップの実装構造の実施形態を説明する。
図１は、実施例１にかかる半導体チップの実装構造を示す断面図である。実施例１の構造は、図中下面となる回路形成面に複数のバンプ３が形成された半導体チップ１と、バンプ３の形成位置に対応してバンプ３が接合される銅製の配線パターン５が形成された基板２と、両面に接着層９が設けられたポリイミドテープ８とを備えており、半導体チップ１と基板２との間の空間は樹脂層７により封止されている。
【００１３】
基板２には、配線パターン５が設けられた位置に基板２を貫通するスルーホール２ａが形成され、基板２の図中下側となる裏面側には、スルーホール２ａを介して配線パターン５に接続されるように、電極としてはんだボール４が形成されている。また、基板２の半導体チップ１が接合される側の表面には、バンプ３に接合されない配線パターン５を覆う絶縁膜６が形成されている。実施例１では、基板２の熱膨張係数がポリイミドテープ８の熱膨張係数にほぼ等しくなるよう基板２の材料が選択されている。
【００１４】
実施例１では、図２(A),(B)に示すように、バンプ３に対応する配線パターン５が基板２の周辺部に設けられており、接合材であるポリイミドテープ８は、ほぼバンプ３と同一の厚さをもって基板２の中央部に貼り付けられている。ポリイミドテープ８は、図２(A)に示すように１つの連続した領域に貼り付けられてもよいし、図２(B)に示されるように、複数箇所、この例では４箇所、に分離して貼り付けられてもよい。
【００１５】
実施例１の構造の実装方法は図３のフローチャートに示すように、接合剤配置段階S1、位置決め段階S2、加圧・加熱段階S3、樹脂層封止段階S4の４段階から成る。各段階につき図４の分解図を参照して説明する。実装の前段階として、図４に示されるように、バンプ３が形成された半導体チップ１、両面に接着層９が形成されたポリイミドテープ８、スルーホール２ａ上に配線パターン５が形成された基板２が用意される。基板２に設けられた配線パターン５のうち使用されないパターンは、絶縁層６で覆われている。
【００１６】
接合剤配置段階S1では、図４に矢印Aで示されるように両面に接着層９が形成されたポリイミドテープ８を基板２の中央で絶縁層６上に貼り付ける。位置決め段階S2では、バンプ３と配線パターン５とが一致するように半導体チップ１と基板２とを位置決めし、図４に矢印Ｂで示したように半導体チップ１をポリイミドテープ8を介して基板２に固定する。
【００１７】
加圧・加熱段階S3では、固定された半導体チップ１と基板２とを加圧しながら、300℃前後に加熱してバンプ３と配線パターン５とを接合する。樹脂層封止段階S4では、接合後、常温に戻してから半導体チップ１と基板２との間の空間を樹脂層７で封止する。
【００１８】
実施例１の構造・方法によれば、半導体チップ１と基板２とが、バンプ３と配線パターン５との接合力、ポリイミドテープ８による接合力、封止樹脂層７による接合力の３つの接合力により強固に接合されるため、たとえポリイミドテープ８による接合面積が小さい場合にも、強い接合力が得られ、経時劣化により接触不良が生じる可能性を低く抑えることができる。
【００１９】
また、ポリイミドテープ８がバンプ３とほぼ同一の厚さで設けられているため、加圧・加熱段階での圧力がバンプ部分のみでなくテープ８が接着された部分にも分散され、半導体チップ１のバンプ形成部分にクラックが発生するのを避けることができる。
【００２０】
さらに、実施例１では、基板２の熱膨張係数がポリイミドテープ８の熱膨張係数にほぼ等しく設定されているため、冷却時にポリイミドテープ８が基板２と同程度に収縮し、半導体チップ１と基板２との熱膨張係数の違いにより発生する応力をバンプ３の部分のみでなくポリイミドテープの部分にも分散することができる。半導体チップ１の熱膨張係数は基板２の熱膨張係数より小さく、加熱後の冷却時には基板２側がより大きく収縮する。ここでポリイミドテープ８が基板２と同程度に収縮すれば、半導体チップ１は収縮による応力をバンプ３の部分のみでなく、ポリイミドテープ８が貼られた部分でも受けることとなる。したがって、半導体チップ１の局部への応力の集中を避け、半導体チップ１でのクラックの発生を避けることができる。反対に、テープの熱膨張係数が半導体チップのそれに近い場合には、テープは半導体チップと同程度に収縮するため両者の間に応力は生じず、半導体チップ１と基板２との間に発生する応力がバンプの部分に集中することとなり、これがクラック発生の原因となる。
【００２１】
図５は、実施例２にかかる半導体チップの実装構造を示す断面図である。実施例２では、接合材として樹脂層７を形成する樹脂より速硬化性の速硬化樹脂１０を用いている。速硬化樹脂１０は、硬化後はバンプ３とほぼ同一の厚さを有する。他の構成は図１に示した実施例１と同一である。実施例２でも、図６に示すように、バンプ３に対応する配線パターン５が基板２の周辺部に設けられており、接合材である速硬化樹脂１０は、基板２の中央部に塗布される。
【００２２】
実施例２の構造の実装の前段階では、図７に示されるように、バンプ３が形成された半導体チップ１、スルーホール２ａ上に配線パターン５が形成された基板２が用意される。基板２に設けられた配線パターン５のうち使用されないパターンは、絶縁層６で覆われている。実施例２の構造の実装方法は、図３に示される実施例１の方法とほぼ同様である。ただし、接合材配置段階S1では、図７に矢印Aで示されるように速硬化樹脂供給口(ノズル)１１から基板２の中央に速硬化樹脂１０が供給(塗布)され、位置決め段階S2ではバンプ３と配線パターン５とが一致するように半導体チップ１と基板２とが位置決めされ、図７に矢印Ｂで示したように半導体チップ１を基板２に固定する。速硬化樹脂１０は接合時には流動性を持つため、供給時には図７に示されるように厚さが不均一であっても、接合時には図５に示されるように半導体チップ１と基板２とに挟まれて均一の厚さに延ばされる。加圧・加熱段階S3の後の冷却は、速硬化樹脂１０が硬化した後に行われる。
【００２３】
実施例２の構造では、実施例１と同様に半導体チップ１と基板２とが、バンプ３と配線パターン５との接合力、速硬化樹脂１０による接合力、封止樹脂層７による接合力の３つの接合力により強固に接合される。また、接合材である速硬化樹脂１０と基板２との熱膨張係数をほぼ同一に設定することにより、実施例１と同様に加熱・加熱段階後の冷却時に作用する応力が分散され、半導体チップ１でのクラックの発生を避けることができる。
【００２４】
図８は、実施例３にかかる半導体チップの実装構造を示す断面図である。実施例３では、接合材としてバンプ３とほぼ同一の厚さを持つポリイミドテープ８を用いている。実施例３では、図９(A),(B)に示されるように、バンプ３に対応する基板２上の配線パターン５が基板の中央部に２列に配置されており、接合材であるポリイミドテープ８は、その周辺に配置されている。ポリイミドテープ８は、図９(A)に示すように配線パターン５の両側に２つの領域として貼り付けられてもよいし、図９(B)に示されるように、４箇所に分離して貼り付けられてもよい。
【００２５】
実施例３の構造の実装方法は、接合材配置段階S1におけるポリイミドテープ８の配置位置を除いて、図３に示される実施例１と共通である。実施例３の構造では、実施例１と同様に半導体チップ１と基板２とが、バンプ３と配線パターン５との接合力、ポリイミドテープ８による接合力、封止樹脂層７による接合力の３つの接合力により強固に接合される。また、ポリイミドテープ８がバンプ３とほぼ同一の厚さで設けられているため、加圧・加熱段階での圧力がバンプ部分のみでなくテープ８が接着された部分にも分散され、半導体チップ１のバンプ形成部分にクラックが発生するのを避けることができる。さらに、接合材であるポリイミドテープ８と基板２との熱膨張係数をほぼ同一に設定することにより、実施例１と同様に加熱・加熱段階後の冷却時に作用する応力が分散され、半導体チップ１でのクラックの発生を避けることができる。
【００２６】
なお、実施例３のように中央部にバンプ３、配線パターン５が配置される構造では、これらが周辺部に形成される実施例１，２の構造と比較して、樹脂封止前の段階で半導体チップ１と基板２とを互いに傾けるような力が作用した場合に、バンプ３と配線パターン５との接合が断線する可能性が高い。ただし、実施例３のように接合材としてポリイミドテープ８を設けることにより、構造が補強され、上記のような傾き力が作用した場合にも、バンプ３と配線パターン５との接合を保つことができる。
【００２７】
次に、実施例１のポリイミドテープ８を用いた実装構造と、ポリイミドテープを用いない比較例の実装構造とで加圧・加熱段階後の冷却時にバンプ３に生じる剪断応力をシミュレーションした結果を説明する。シミュレーションは、基板２として以下の表１に示すように材料定数Ｅ、αの異なる４種類の材料ａ，ｂ，ｃ，ｄを用いて行われた。材料定数のＥは、３２５℃から２５℃に冷却された際の材料内の応力であり、材料定数のαは熱膨張係数である。
【００２８】
【表１】
Figure 0003881751
【００２９】
半導体チップ１の主材料はシリコンであり、材料定数はＥ＝１３２７０ｋｇ／ｍｍ2、α＝２．３×１０-6／℃である。また、ポリイミドテープの材料係数は基板材料のａと同一である。
【００３０】
シミュレーションの結果は、図９(A),(B)のグラフに示される。(A)はテープ無しの比較例、(B)はテープを用いた実施例１の値を示す。各グラフの縦軸がバンプ部に発生する剪断応力τ(単位：τ×１０-5ｋｇ／ｍｍ2)、横軸は基板２の熱膨張係数α(単位：α×１０-6／℃)を示す。グラフでは、表１に示される内部応力Ｅを有する材料の熱膨張係数αを変化させた際の剪断応力が折線で示されており、各基板材料の実際の熱膨張係数がグラフ上では○印で表示されている。内部応力Ｅと熱膨張係数αとは、温度変化を一定とすれば材料に固有の値であるが、ここでは熱膨張係数αが実際の基板材料ａ〜ｄとは異なる材料を想定し、想定された材料について剪断応力を求めている。実際の熱膨張係数の値でのバンプ部における剪断応力は表２に示すとおりとなる。
【００３１】
【表２】
Figure 0003881751
【００３２】
表２に示されるとおり、ポリイミドテープ８を用いた実施例１におけるバンプ部の剪断応力は、いずれの基板材料を用いた場合にもテープを用いない比較例の値より小さくなり、バンプ部にかかる応力がポリイミドテープ８が設けられた部位にも分散されていることが理解できる。特に、基板材料としてテープと同じポリイミドを用いた場合には、他の基板材料を用いるより剪断応力を小さく抑えることができる。
【００３３】
【発明の効果】
以上説明したように、請求項１の半導体チップの実装構造によれば、半導体チップと基板とが、バンプと配線パターンとの接合力、接合材による接合力、封止樹脂層による接合力の３つの接合力により強固に接合されるため、たとえ接合材による接合面積が小さい場合にも、強い接合力が得られ、経時劣化により接触不良が生じる可能性を低く抑えることができる。
【００３４】
また、請求項７の半導体チップの実装構造によれば、基板の熱膨張係数が接合材の熱膨張係数にほぼ等しく設定されているため、加熱後の冷却時に半導体チップと基板との熱膨張係数の違いにより発生する応力がバンプの部分のみでなく接合材の部分にも分散され、半導体チップの局部への応力の集中を避け、半導体チップでのクラックの発生を避けることができる。
【図面の簡単な説明】
【図１】 実施例１の半導体チップの実装構造の断面図。
【図２】 実施例１の半導体チップの実装構造の基板の平面図。
【図３】 実施例１の半導体チップの実装構造を構成するための実装方法を示すフローチャート。
【図４】 実施例１の半導体チップの実装構造を構成するための実装方法を示す分解図。
【図５】 実施例２の半導体チップの実装構造の断面図。
【図６】 実施例２の半導体チップの実装構造の基板の平面図。
【図７】 実施例２の半導体チップの実装構造を構成するための実装方法を示す分解図。
【図８】 実施例３の半導体チップの実装構造の断面図。
【図９】 実施例３の半導体チップの実装構造の基板の平面図。
【図１０】 実施例１のポリイミドテープを用いた実装構造と、ポリイミドテープを用いない比較例の実装構造とで加圧・加熱段階後の冷却時にバンプに生じる剪断応力をシミュレーションした結果を示すグラフ。
【符号の説明】
１ 半導体チップ
２ 基板
３ バンプ
４ はんだボール
５ 配線パターン
６ 絶縁層
７ 樹脂層
８ ポリイミドテープ
１０ 速硬化樹脂

Claims (7)

  1. 回路形成面に複数のバンプが形成された半導体チップと、
    前記バンプの形成位置に対応して前記バンプが接合される配線パターンが形成された基板と、
    前記バンプの形成位置を除く位置で前記半導体チップと前記基板との間の一部に配置されて位置決め時に両者を接合する、前記バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材と、
    前記半導体チップと前記基板との接合後に両者の間の空間を封止する樹脂層と
    を有することを特徴とする半導体チップの実装構造。
  2. 前記バンプは、前記半導体チップの周辺部に設けられ、
    前記接合材は、前記半導体チップの中央部で前記半導体チップと前記基板とを接合することを特徴とする請求項１に記載の半導体チップの実装構造。
  3. 前記バンプは、前記半導体チップの中央部に設けられ、
    前記接合材は、前記半導体チップの周辺部で前記半導体チップと前記基板とを接合することを特徴とする請求項１に記載の半導体チップの実装構造。
  4. 前記接合材の熱膨張係数と、前記基板の熱膨張係数とがほぼ同一であることを特徴とする請求項１〜３のいずれかに記載の半導体チップの実装構造。
  5. 回路形成面に複数のバンプが形成された半導体チップと、
    前記バンプの形成位置に対応して配線パターンが形成された基板と、
    前記バンプの形成位置を除く位置で前記半導体チップと前記基板との間の一部に配置されて位置決め時に両者を接合する作用を持ち、前記基板とほぼ同一の熱膨張係数を持つ接合材と
    を有することを特徴とする半導体チップの実装構造。
  6. 前記半導体チップと前記基板との接合後に両者の間の空間を封止する樹脂層を有することを特徴とする請求項５に記載の半導体チップの実装構造。
  7. 回路形成面に複数のバンプが形成された半導体チップを、前記バンプの形成位置に対応して前記バンプが接合される配線パターンが形成された基板に取り付ける半導体チップの実装方法において、
    前記半導体チップと前記基板とのいずれか一方の前記バンプの形成位置を除く位置に、前記半導体チップと前記基板とを接合する、前記バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材を貼り付けて配置する接合剤配置段階と、
    前記バンプと前記配線パターンとが一致するように前記半導体チップと前記基板とを位置決めして前記接合材で固定する位置決め段階と、
    前記固定された前記半導体チップと前記基板とを加圧、加熱する加圧・加熱段階と、
    前記加圧・加熱処理された前記半導体チップと前記基板との間の空間を樹脂で封止する封止段階と
    を備え、これらの段階が順に実行されることを特徴とする半導体チップの実装方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3347335B2 (ja) 1997-11-10 2002-11-20 株式会社エヌ・ティ・ティ・ドコモ インタリービング方法、インタリービング装置、及びインタリーブパターン作成プログラムを記録した記録媒体
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
EP1018760A1 (de) * 1999-01-07 2000-07-12 Alphasem AG Verfahren und Vorrichtung zum Verkapseln eines elektronischen Bauteils, insbesondere eines Halbleiterchips
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
DE19905055A1 (de) * 1999-02-08 2000-08-17 Siemens Ag Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
US7054161B1 (en) * 2000-04-19 2006-05-30 James Stephen L Slotted adhesive for die-attach in BOC and LOC packages
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
JP3613167B2 (ja) * 2000-10-12 2005-01-26 株式会社村田製作所 パッド電極の接続状態の検査方法
CN1327516C (zh) * 2001-05-30 2007-07-18 株式会社萌利克 半导体器件
JP2007521656A (ja) * 2003-06-25 2007-08-02 アドバンスド インターコネクト テクノロジーズ リミテッド 半導体パッケージのためのリード・フレーム・ルーティングされたチップ・パッド
JP5418367B2 (ja) * 2010-03-30 2014-02-19 富士通株式会社 プリント配線板ユニットおよび電子機器
CN109256352B (zh) * 2018-10-15 2021-10-08 深圳成为控股有限公司 芯片热熔、焊接封装机

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296431A (ja) * 1986-06-17 1987-12-23 Alps Electric Co Ltd フリツプチツプの接続方法
JPH0437044A (ja) * 1990-05-31 1992-02-07 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
US5379191A (en) * 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법
JP2616565B2 (ja) 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP3243988B2 (ja) * 1995-12-27 2002-01-07 松下電器産業株式会社 半導体装置の製造方法
JPH09260538A (ja) * 1996-03-27 1997-10-03 Miyazaki Oki Electric Co Ltd 樹脂封止型半導体装置及び製造方法とその実装構造

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