JP2008097699A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2008097699A JP2008097699A JP2006277595A JP2006277595A JP2008097699A JP 2008097699 A JP2008097699 A JP 2008097699A JP 2006277595 A JP2006277595 A JP 2006277595A JP 2006277595 A JP2006277595 A JP 2006277595A JP 2008097699 A JP2008097699 A JP 2008097699A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- circuit
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすること。
【解決手段】クロック信号CLKに従いメモリアレイMARYの通常モード時の読み出し又は書き込み動作を行うとともに、テスト用クロック信号TCLKに従いメモリアレイMARYのテストモード時の読み出し又は書き込み動作を行い、テストモード時にメモリアレイMARYからの複数の出力データDOUT0−255のテストを行ってテスト結果TOUT10−17、TOUT2を出力する半導体記憶装置において、クロック信号CLK及びテスト用クロック信号TCLKに無関係な外部テスト信号TACCに基づいてテストモード時にアクセスタイムに係るテストを実施するように構成される。
【選択図】図2
【解決手段】クロック信号CLKに従いメモリアレイMARYの通常モード時の読み出し又は書き込み動作を行うとともに、テスト用クロック信号TCLKに従いメモリアレイMARYのテストモード時の読み出し又は書き込み動作を行い、テストモード時にメモリアレイMARYからの複数の出力データDOUT0−255のテストを行ってテスト結果TOUT10−17、TOUT2を出力する半導体記憶装置において、クロック信号CLK及びテスト用クロック信号TCLKに無関係な外部テスト信号TACCに基づいてテストモード時にアクセスタイムに係るテストを実施するように構成される。
【選択図】図2
Description
本発明は、メモリマクロを搭載する半導体記憶装置に関し、特に、テストモードにおいて正確なアクセスタイムを測定できる半導体記憶装置に関する。
メモリマクロを搭載する半導体記憶装置のメモリマクロのテスト手法として、一般に、LSIテスタを用いて直接メモリマクロセルのテストを行うDAモード(Direct Access mode)や、チップ内にテスタ機能を装備してLSIテスタを用いることなくメモリマクロセルのテストを行うBISTモード(Built in Self Test mode)がある。そして、これらのテスト手法でメモリマクロセルのアクセスタイムを測定できるようにすることが望まれる。
例えば、特許文献1において、各DRAMマクロセル(DRAM)のDFT回路(DFT)に、アクセス評価のための試験動作時、試験制御信号TACCを選択的に有効レベルとする機能を持たせるとともに、各DRAMマクロセルに、その起動制御信号たるクロック信号CLKNに従ってこれと所定の時間関係を有する内部制御信号COLCを生成するメモリ制御回路CTLと、試験制御信号TACCが無効レベルとされる通常動作時は、内部制御信号COLCを出力ラッチ制御信号OLCとして出力データラッチOLに伝達し、試験制御信号TACCが有効レベルとされる上記試験動作時には、外部の試験装置TSTから供給されるテスト用出力ラッチ制御信号TOLCをそのまま出力ラッチ制御信号OLCとして出力データラッチOLに伝達するマルチプレクサMXLと、を具備する半導体集積回路装置が開示されている(従来例1;図10参照)。
従来例1では、クロック信号CLKNとテスト用出力ラッチ制御信号TOLCも用いてアクセスタイムを測定する。通常動作時は、クロック信号CLKNから生成される内部制御信号COLCで出力データラッチOLを制御するが、試験動作時は、クロック信号CLKNから生成される試験制御信号TACCによりテスト用出力ラッチ制御信号TOLCをそのまま出力データラッチOLに入力させる。これにより、出力データラッチOLは、テスト用出力ラッチ制御信号TOLCの立ち上がりで出力データを確定し、当該出力データをデータ出力端子DOに向けて出力する。アクセスタイムの評価は、試験動作時において、テスト用出力ラッチ制御信号TOLCのクロック信号CLKNに対する時間関係を変化させながら、出力データラッチOLを介して出力される出力データの正常性を確認することで可能となる。ここでのアクセスタイムは、外部の試験装置TSTから起動制御信号たるクロック信号CLKを入力してから、DRAMのデータ出力端子DOから正常な出力データが出力されるまでの時間、つまり、クロック信号CLKNの立ち上がりからテスト用出力ラッチ制御信号TOLCの立ち上がりまでの時間となる。
また、特許文献2において、被試験回路203を自己試験するために所定の論理動作を行う自己試験回路を備えた半導体装置であって、入力信号発生回路201により試験用信号を被試験回路203に印加し、試験結果出力信号を、ストローブ入力信号(ストロボ信号)に応答してラッチ回路208でラッチし、このストロボ信号は同期用クロック入力信号端子に供給されるクロック信号と同一の周期Tを持ち、位相差tθを制御することによりストローブ位置が可変され、ラッチ回路208から出力される出力信号系列をクロック信号に同期して出力信号圧縮回路205により圧縮した後、圧縮信号と出力信号期待値発生回路206からの期待値信号を比較器207で比較し、判定値出力信号端子を介して被試験回路203の動的な良/不良を判定する半導体装置が開示されている(従来例2;図11参照)。ここでのアクセスタイムは、被試験回路203(例えば、SRAM)のアドレス信号が確定した後、該当する番地から記憶信号が読み出される迄の時間となる。
さらに、図12(従来例3)に示すようなメモリマクロを搭載した半導体記憶装置が知られている。この半導体記憶装置は、例えば、コンピュータシステムの所定のボード(図示せず)に搭載され、半導体基板CHIP上にロジック回路LC1〜LC6、メモリマクロMMを有する。半導体基板CHIPには、入出力データ信号用のI/Oピンのほかに、テストモード専用のTDQピンが設けられている。また、半導体基板CHIPには、テストモード専用のクロック信号ピン(TCLKピン)、及び、テストモード専用のパス/フェールのフラグに相当するフラグ信号ピン(TFOUTピン)が設けられている。これらのピンは、アクセス評価に関するプローブ試験の際のテスタとの間を接続するための接触端子となる。
ロジック部LC1は、多数の論理ゲートセルが組み合わされてなり、入力信号(クロック信号CLK、アドレス信号ADDを含む)が入力されることで、入力信号(クロック信号CLK、アドレス信号ADDを含む)をメモリマクロMMに向けて出力する。ロジック部LC2は、多数の論理ゲートセルが組み合わされてなり、テスト用入力信号(クロック信号TCLK、アドレス信号TADD)が入力されることで、テスト用入力信号における所定の信号を調整して、テスト用入力信号をメモリマクロMMに向けて出力する。ロジック部LC2は、メモリマクロMMとロジック部LC2の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロMMとロジック部LC2の信号波形の整形が必要な場合にはバッファ回路が用いられる。
メモリマクロMMは、通常モードにおいて、ロジック部LC1からの入力信号が入力されることで、ロジック部LC3に向けてデータDQを出力する。詳細には、通常モードにおいて、メモリマクロMMに入力信号(クロック信号CLK、アドレス信号ADD含む)が入力されると、制御部CTLが入力信号に基づいて、メモリアレイMARYを活性化し、アドレス信号ADDに相当するデータをメモリアレイMARYにおけるメモリセルから読み出し、メモリアレイMARYから読み出されたデータDOUTが出力部DOに入力され、出力部DOでデータDOUTが調整されたデータDQがロジック部LC3に向けて出力される。
一方、メモリマクロMMは、DAモード等のテストモードでは、ロジック部LC2からのテスト用入力信号が入力されることで、ロジック部LC3に向けてデータDQを出力するとともに、ロジック部LC4又は/及びロジック部LC5に向けてテストデータTOUT又は/及びTOUT2を出力する。詳細には、テストモードにおいて、メモリマクロMMにテスト用入力信号(クロック信号TCLK、アドレス信号TADD含む)が入力されると、制御部CTLがテスト用入力信号に基づいて、メモリアレイMARYを活性化し、アドレス信号TADDに相当するデータをメモリアレイMARYにおけるメモリセルから読み出し、メモリアレイMARYから読み出されたデータDOUTが出力部DO及びDFT回路(Design For Test)に入力され、出力部DOでデータDOUTが調整されたデータDQがロジック部LC3に向けて出力され、DFT回路でデータDOUTが所定の基準のテストにパスするか否かを判定したテストデータTOUT又は/及びTOUT2をロジック部LC4又は/及びロジック部LC5に向けて出力する。
ここで、制御部CTLには、通常の入力信号とテスト用入力信号が入力され、テスト用入力信号におけるテストモード信号の有無により、通常モードかテストモードかを切り替えるようにしている。また、メモリマクロMMは、テスト用の回路(DAモードやBISTモードの回路)としてDFT回路を搭載する。DFT回路は、メモリアレイMARYから読み出されたデータDOUTが入力されることで、データDOUTを圧縮し、圧縮したデータDOUTが所定の基準のテストにパスするか否かを判定し、ロジック部LC4を介してテストデータTDQを半導体基板CHIPの外部に向けて出力し、ロジック部LC5を介してパス/フェールのフラグに相当するフラグ信号TFOUTを半導体基板CHIPの外部に向けて出力する。
ロジック部LC3は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMMからの出力信号(データDQを含む)が入力されることで、出力信号(データDQを含む)を出力する。ロジック部LC4は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMM(DFT回路)からのテストデータTOUTが入力されることで、調整されたデータTDQを出力する。ロジック部LC5は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMM(DFT回路)からのテストデータTOUT2が入力されることで、調整されたフラグ信号TFOUTを出力する。ロジック部LC4、LC5は、メモリマクロMMとロジック部LC4、LC5の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロMMとロジック部LC4、LC5の信号波形の整形が必要な場合にはバッファ回路が用いられる。ロジック部LC6は、メモリマクロMMに関連する部分以外の論理回路の集合体であり、ここではSRAMのマクロやROM、PLL等を含んで表している。
図12のメモリマクロMMの詳細な構成図は図13の通りである。メモリマクロMMが多数I/O構成(例えば、256本)である場合、TDQピンをDQピン数分設けることは半導体基板CHIPのピン数制約で不可能であるから、数本(例えば、8本)設ける形にしている。
通常モードでの読み出し動作は、メモリマクロMMの外部からクロック信号CLK(又はアクセス信号)がメモリマクロMMに入力され、同時に入力されるアドレス信号ADDに相当するメモリアレイMARYにおけるメモリセルからデータDQが読み出され、データDQ0−255が各DQピンから出力される。
DAモードでは、クロック信号CLKの代わりにテストモード専用のクロック信号TCLKが用いられ、アドレス信号ADDの代わりにテストモード専用のアドレス信号TADDが用いられる。DAモードの読み出し動作では、ロジック部LC2からのクロック信号TCLK0がメモリマクロMMに入力され、同時に入力されるアドレス信号TADDに相当するメモリマクロMMにおけるメモリセルからデータが読み出され、8本のTDQピンに出力される。通常、メモリアレイMMと出力部DOの間の配線(各データDOUT0−255用の配線)の節点から取り出したデータDOUT0−255がDFT回路に入力される。DFT回路では、データDOUT0−255が入力されると、第1I/O圧縮回路(図14(a)参照)で8個のデータTOUT10−17になるまで圧縮し、圧縮データTOUT10−17が同一であるか同一でないかを判定したテストデータTDQを各TDQピンから出力させる。DOUT0−255が同一、つまり一致すればTDQ0−7ピンから“0”を出力してパスとし、同一でない、つまり不一致であればTDQ0−7ピンから“1”を出力してフェールとする。これにより、圧縮データTOUT10−17を外部の入力アドレス単位で処理するので、DAモードではパス/フェールの判定のみならず、良/不良アドレスを知ることができる。
一方、BISTモードに関して、パス/フェールのフラグに相当するフラグ信号TFOUTとして、専用のTFOUTピンを半導体基板CHIPに設けている。BISTモードでは、メモリマクロMMの外部からの入力は、テストモード専用のクロック信号TCLKと初期化信号のみであり、アドレス信号は内部で生成する。BISTモードでの読み出し動作は、テストモード専用のクロック信号TCLK0が入力され、TDQピンに出力されるデータTOUT10−17を取り出して、内部クロック遅延信号ICLKD及び初期化信号INITに基づいて第2I/O圧縮回路(図14(b)参照)でデータTOUT10−17を圧縮して1個の圧縮データTOUT2にし、圧縮データTOUT10−17が同一であるか同一でないかをパス/フェールのフラグとしてTFOUTピンから出力させる。同一、つまり一致すればTFOUTピンから“0”を出力してパスとし、同一でない、つまり不一致であればTFOUTピンから“1”を出力してフェールとする。ここで、TDQ0−7ピンの圧縮データTOUT10−17は上書き処理されるため、一致し続けていれば“0”を出力し続けるが、不一致となった時点で“1”を出力し続けることになる。つまり、不良アドレスを知ることは不可能であり、単にメモリマクロMMのパス/フェールのみを知ることができる。ここで、内部クロック遅延信号ICLKDは、内部クロック信号ICLKを遅延させた信号であり、ICLKD初段部(図示せず)にて制御部CTL(ICLK初段部)からの内部クロック信号ICLKに基づいて生成したものである。また、初期化信号INITは、テスト用入力信号に含まれる初期化信号と同相の信号であり、INIT初段部(図示せず)にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
従来例1(図10参照)や従来例2(図11参照)では上述のようにアクセスタイムの測定は可能である。しかしながら、I/Oピン(入出力端子)が多数あれば、直接DQピンの出力を測定することは半導体基板に多数のDQピンが配置されない限り不可能である。また、従来例1(図10参照)では、通常モードで使用するクロック信号CLKNの入力なしには、DQピンの出力を測定することは不可能である。
従来例3について、メモリマクロMMの本来のアクセスタイムは、入力ピン(CLKピン)からDQピンにデータが出力されるまでの時間である。従来例3のDAモードやBISTモードの構成では、クロック信号CLK、TCLK0の入力については、半導体基板CHIPの入力ピンやTCLKピンからロジック部LC1、LC2を介してメモリマクロMMに到達する。また、メモリマクロMMからのDQ、TDQ、TFOUTの出力は、ロジック部LC3、LC4、LC5を介して半導体基板CHIPの出力ピン、TDQピン、TFOUTピンに到達する。したがって、メモリテスタで測定する場合、本来のアクセスタイムに対して大幅に上乗せされたアクセスタイムが見えてしまうことになる。
また、従来例3の各TDQピンのロジック部LC4は一様とは限らないので、本来速いアクセスであるのに遅く見えたり、遅いアクセスであるのに速く見えたりすることも考えられる。つまり、従来例3の構成では、メモリマクロMMの正確なアクセスタイムを測定することができない。
従来例3のタイミングチャート(図15参照)を参照すると、2点鎖線より上側が通常モード時であり、クロック信号CLKが入力されると制御部CTL(CTL初段部)から内部クロック信号ICLKが出力され、メモリアレイMARYを活性化して所定のアクセスタイムtACを要して、DQピンからデータが出力される。例えば、図15の時刻AのアクセスであるデータDQがtACよりアクセスタイムが遅れてtAC’を要したとすると、時刻Aのクロック信号CLKからtAC’後に正規のデータが出力されることになる。
この場合の同一アドレスをDAモードでアクセスすると、図15の2点鎖線の下側のようになる。テストモード専用のクロック信号TCLKが入力され、データDOUT0−255がDOUT0−255ピンに現れるのはほぼtAC後である。時刻Aのアクセスでは、tAC’要するデータDQを含めてほぼtAC’後に正規のデータDOUT0−255がDOUT0−255ピンに現れる。図13のように圧縮データTOUT10−17が同一であるか同一でないかを各TDQピンから出力させる場合はTDQピンからの出力はtACの大小に関わらず、最終的に正しいデータDOUT0−255がDQ0−255ピンに読み出されていれば第1I/O圧縮回路から出力される圧縮データTOUT10−17は「一致」のフラグを出力するので、TDQピンから“0”が出力されパスとなり、“0”の出力が継続する。つまり、従来例3のDAモードでは、アクセスタイムの測定は不可能である。
図13で圧縮データTOUT10−17そのものを各TDQ0−7ピンから出力させる方式をとる場合は、DOUT0−255ピンのデータDOUT0−255がTDQ0−7ピンから出力されることになるから、最終的に正しいデータがDOUT0−255に読み出された後に“0”出力や“1”出力となりデータの切り替わり時刻をアクセスタイムと認識できるようにも見える。しかし、データDOUT0−255に関してメモリアレイMARYからTDQ0−7ピンまでの電気的な距離が長いため、TDQ0−7ピンにデータTDQ0−7が現れるのは、図15の下側におけるtACやtAC’からかなり遅れてのことである。つまり、TDQ0−7毎に電気的な距離が異なるので、TDQ0−7ピンではtACとtAC’の差がそのまま見えてくるとは限らない。たとえ、tACに所定の時刻を加えた時刻でパス/フェールの判定をしても、tACを満たしているアクセスをフェール判定したり、tACを満たしていないアクセスをパス判定したりすることが有り得る。よって、従来例3のDAモードでは、正確なアクセスタイムを測定することはできない。
本発明の主な課題は、半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすることである。
本発明の第1の視点においては、第1の信号に従いメモリアレイの通常モード時の読み出し又は書き込み動作を行うとともに、第2の信号に従い前記メモリアレイのテストモード時の読み出し又は書き込み動作を行い、前記テストモード時に前記メモリアレイからの複数の出力データのテストを行ってテスト結果を出力する半導体記憶装置において、前記第1の信号及び前記第2の信号に無関係な第3の信号に基づいて前記テストモード時に所望のテストを実施するように構成されたことを特徴とする。
本発明の前記半導体記憶装置において、前記第3の信号に基づいて所定の信号を生成して前記所定の信号を前記メモリアレイに向けて出力する第1の初段回路と、前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、前記第1の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第1I/O圧縮回路と、前記第1I/O圧縮回路からの出力データを1個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス/フェールのフラグ信号として出力する第2I/O圧縮回路と、を備えることが好ましい。
本発明の前記半導体記憶装置において、前記第3の信号に基づいて所定の信号を生成する第3の初段回路と、前記第3の初段回路の出力信号に基づいて所定の信号を生成する第4の初段回路と、前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、前記第1の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第1I/O圧縮回路と、前記第1I/O圧縮回路からの出力データを1個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス/フェールのフラグ信号として出力する第2I/O圧縮回路と、を備えることが好ましい。
本発明の第2の視点においては、半導体記憶装置において、メモリアレイと、前記メモリアレイから読み出されたデータを保持するラッチ回路と、前記メモリアレイの動作モードを設定する制御部と、複数の前記ラッチ回路の出力を1つの出力としてまとめる圧縮回路と、前記ラッチ回路を制御するテストアクセス信号を出力するテストアクセス回路と、を備え、前記テストアクセス回路は、外部から入力されるテスト信号を受けて前記制御部に対して前記テスト信号に応じたワンショットパルスを発生させることを特徴とする。
本発明によれば、アクセスタイムを第3の信号のパルス幅で表わすことができるため、メモリテスタで第3の信号を“H”パルスとして発生させ、そのパルス幅を変化させることにより、メモリマクロのアクセスタイムを正確に測定することができ、第1の信号や第2の信号と無関係に、第3の信号のみでメモリアクセスが可能である。また、第3の信号からワンショット信号となる第4の信号を生成し、これを内部クロック信号に使用するため、第3の信号のパルス幅を変化させてもメモリマクロのアクセスには影響しないし、半導体基板に設けられたピンの地点でデータの切り替わり時刻を測定しないので、メモリマクロ外のロジック部の影響を受けない。
(実施形態1)
本発明の実施形態1に係る半導体記憶装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体記憶装置の構成を模式的に示したブロック図である。図2は、本発明の実施形態1に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図3は、本発明の実施形態1に係る半導体記憶装置におけるTACC初段回路の構成を模式的に示したブロック図である。図4は、本発明の実施形態1に係る半導体記憶装置における制御部の構成を模式的に示したブロック図である。図5は、本発明の実施形態1に係る半導体記憶装置におけるCLK初段回路を模式的に示した(a)回路図、及び(b)真理値表である。
本発明の実施形態1に係る半導体記憶装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体記憶装置の構成を模式的に示したブロック図である。図2は、本発明の実施形態1に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図3は、本発明の実施形態1に係る半導体記憶装置におけるTACC初段回路の構成を模式的に示したブロック図である。図4は、本発明の実施形態1に係る半導体記憶装置における制御部の構成を模式的に示したブロック図である。図5は、本発明の実施形態1に係る半導体記憶装置におけるCLK初段回路を模式的に示した(a)回路図、及び(b)真理値表である。
図1を参照すると、実施形態1に係る半導体記憶装置は、例えば、コンピュータシステムの所定のボード(図示せず)に搭載され、半導体基板CHIP上にロジック部LC1〜LC7、メモリマクロMMを有する。実施形態1と従来例3(図12参照)との違いは、半導体基板CHIPにTACCピン及びロジック部LC7を設けたことと、メモリマクロMM内にTACC初段部、レプリカ部REP、及びラッチ回路LATを設けたことである。
半導体基板CHIPには、入出力データ信号用のI/Oピンのほかに、テストモード専用のクロック信号ピン(TCLKピン)、外部テスト信号TACCを入力するためのTACCピン、テストモード専用のTDQピン、及び、テストモード専用のパス/フェールのフラグに相当するフラグ信号ピン(TFOUTピン)が設けられている。これらのピンは、アクセス評価に関するプローブ試験の際のテスタとの間を接続するための接触端子となる。
ロジック部LC1は、多数の論理ゲートセルが組み合わされてなり、入力信号(クロック信号CLK、アドレス信号ADDを含む)が入力されることで、入力信号(クロック信号CLK、アドレス信号ADDを含む)をメモリマクロMMに向けて出力する。ロジック部LC2は、多数の論理ゲートセルが組み合わされてなり、テスト用入力信号(クロック信号TCLK、アドレス信号TADD)が入力されることで、テスト用入力信号における所定の信号を調整して、テスト用入力信号をメモリマクロMMに向けて出力する。ロジック部LC7は、多数の論理ゲートセルが組み合わされてなり、外部テスト信号TACCが入力されることで、調整された外部テスト信号TACCをメモリマクロMMに向けて出力する。ロジック部LC2、LC7は、メモリマクロMMとロジック部LC2、LC7の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロMMとロジック部LC2、LC7の信号波形の整形が必要な場合にはバッファ回路が用いられる。
メモリマクロMMは、TACC初段部と、制御部CTLと、メモリアレイMARYと、出力部DOと、レプリカ部REPと、ラッチ回路LATと、DFT回路と、を有する。
TACC初段部は、TACCピンからロジック部LC7を介して入力された外部テスト信号TACCに基づいて、外部テスト信号TACCの“H”エッジを受けた内部クロック信号となるワンショット信号TACC0を生成してワンショット信号TACC0を制御部CTLに向けて出力するとともに、外部テスト信号TACCと同相(同一の“H”パルス幅)となるパルス信号TACC1(テストアクセス信号)を生成してパルス信号TACC1(テストアクセス信号)をラッチ回路LATに向けて出力するテストアクセス回路である(図3参照)。なお、TACC0は、制御部CTLに入力され、クロック信号CLKの代わりに内部クロック信号ICLKとして使用される。また、TACC1(テストアクセス信号)は、ラッチ回路LATを制御するための信号であり、負論理としてラッチ回路LATのゲートGに入力される。
制御部CTLは、入力信号(クロック信号CLK、アドレス信号ADD含む)、テスト用入力信号(クロック信号TCLK0、アドレス信号TADD)、又はワンショット信号TACC0に基づいて、メモリアレイMARYを制御する。制御部CTLは、動作モードに応じて、入力されたクロック信号CLK、クロック信号TCLK0、TACC0のいずれかを内部クロック信号ICLKとして出力するCLK初段回路を有する(図4、図5参照)。CLK初段回路は、テスト用入力信号に含まれるテストモード信号と制御信号BUNRIとに基づいて動作モードを切り替える。CLK初段回路は、制御信号BUNRI“L”でテストモード信号“L”のときに通常モードとし、制御信号BUNRI“H”でテストモード信号“L”のときにDAモード(BISTモードも含む)とし、制御信号BUNRI“H”でテストモード信号“H”のときにアクセス測定モードとするように切り替える(図5(b)参照)。CLK初段回路は、通常モードのときにクロック信号CLKを選択して内部クロック信号ICLKを出力し、DAモードのときにクロック信号TCLK0を選択して内部クロック信号ICLKを出力し、アクセス測定モードのときにワンショット信号TACC0を選択して内部クロック信号ICLKを出力する。なお、制御信号BUNRIは、集積回路において通常モードとテストモードを制御する信号である。
メモリアレイMARYは、メモリセルと周辺回路を有する。制御部CTLに基づいてメモリアレイMARYが活性化される周辺回路は、アドレス信号ADD、アドレス信号TADD、又は内部で生成したアドレス信号に相当するデータをメモリセルから読み出す。読み出されたデータDOUT0−255は、出力部DO及びレプリカ部REPに向けて出力される(図2参照)。制御部CTLでワンショット信号TACC0が選択される場合は、TACC0が“L”→“H”で周辺回路が活性化され、周辺回路はアドレス信号に相当するデータをメモリセルから読み出す。読み出されたデータDOUT0−255は、出力部DO及びレプリカ部REPに向けて出力される。
出力部DOは、メモリアレイMARYからのデータDOUT0−255をバッファリングする回路であり、例えば、インバータが直列に2段接続された回路を用いることができる。出力部DOは、メモリアレイMARYからのデータDOUT0−255をDQ0−255ピンに向けて出力する(図2参照)。
レプリカ部REPは、メモリマクロMMのCLKピン(入力ピン)からDQピン(出力ピン)までのアクセスパスと、メモリマクロMMのCLKピンからラッチ回路LATまでのアクセスパスとが電気的に等長になるように、メモリアレイMARYからのデータDOUT0−255をバッファリングする回路であり、例えば、インバータが直列に2段接続された回路を用いることができる。レプリカ部REPは、メモリアレイMARYからのデータDOUT0−255をデータDQ0−255としてラッチ回路LATに向けて出力する(図2参照)。
ラッチ回路LATは、TACC初段部からのパルス信号TACC1と、外部からの初期化信号/INITとに基づいて、レプリカ部REPからのデータDQ0−255をラッチする回路である(図2参照)。ラッチ回路LATは、データDQ0−255毎に設けられており、ラッチしたデータDOUT10−1255を第1I/O圧縮回路に向けて出力する。データDQ0−255毎のラッチ回路LATのゲートGには、パルス信号TACC1を負論理(TACC1のNOT信号)とした信号が入力される。ここで、初期化反転信号/INITは、テスト用入力信号に含まれる初期化信号と逆相の信号であり、INIT初段部(図示せず)にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
DFT回路は、従来例3(図13参照)と同様に、ラッチ回路LATからのデータDOUT10−1255が入力されることで、データDOUT10−1255を8個のデータTOUT10−17になるまで圧縮し、圧縮データTOUT10−17が互いに同一であるか同一でないかを判定したテストデータTDQ0−7をロジック部LC4に向けて出力する第1I/O圧縮回路を有する(図14(a)参照)。また、DFT回路は、従来例3(図13参照)と同様に、内部クロック遅延信号ICLKD及び初期化信号INITに基づいて、第1I/O圧縮回路からのデータTOUT10−17を圧縮して1個の圧縮データTOUT2にし、圧縮データTOUT10−17が同一であるか同一でないかをパス/フェールのフラグとしてフラグ信号TFOUTをロジック部LC5に向けて出力する第2I/O圧縮回路を有する(図14(b)参照)。ここで、内部クロック遅延信号ICLKDは、内部クロック信号ICLKを遅延させた信号であり、ICLKD初段部(図示せず)にて制御部CTL(ICLK初段部)からの内部クロック信号ICLKに基づいて生成したものである。また、初期化信号INITは、テスト用入力信号に含まれる初期化信号と同相の信号であり、INIT初段部(図示せず)にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
ロジック部LC3は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMMからの出力信号(データDQを含む)が入力されることで、出力信号(データDQを含む)を出力する。ロジック部LC4は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMM(DFT回路)からのテストデータTOUTが入力されることで、調整されたデータTDQを出力する。ロジック部LC5は、多数の論理ゲートセルが組み合わされてなり、メモリマクロMM(DFT回路)からのテストデータTOUT2が入力されることで、調整されたフラグ信号TFOUTを出力する。ロジック部LC4、LC5は、メモリマクロMMとロジック部LC4、LC5の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロMMとロジック部LC4、LC5の信号波形の整形が必要な場合にはバッファ回路が用いられる。ロジック部LC6は、メモリマクロMMに関連する部分以外の論理回路の集合体であり、ここではSRAMのマクロやROM、PLL等を含んで表している。
次に、本発明の実施形態1に係る半導体記憶装置の動作について図面を用いて説明する。図6は、本発明の実施形態1に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
図6の2点鎖線の上側の通常モード時を参照すると、メモリマクロMMの外部からクロック信号CLKが入力されると制御部CTLから内部クロック信号ICLKが出力され、内部クロック信号ICLKがメモリアレイMARYに入力され、同時に入力されるアドレス信号ADDに相当するメモリアレイMARYにおけるメモリセルからデータDOUT0−255が読み出され、一定時間のtACなるアクセスタイム内に出力部DOを経てDQ0−255ピンから読み出しデータDQ0−255が出力される。
図6の2点鎖線の下側のDAモードでのアクセス測定モード時を参照すると、外部テスト信号TACCが“H”パルスとしてメモリマクロMMに入力されるとTACC初段部にてワンショット信号TACC0が生成され、ワンショット信号TACC0が制御部CTLに入力されることで内部クロック信号ICLKが生成され、メモリアレイMARYに内部クロック信号ICLKが入力されることで読み出し動作が開始される。メモリアレイMARYからデータDOUT0−255が出力されると、データDOUT0−255がレプリカ部REPを経てデータDQ0−255がラッチ回路LATに入力される。一方、パルス信号TACC1はTACC初段部にて“H”パルスとして生成されるので、パルス信号TACC1が“L”→“H”によりラッチ回路LATのゲートが導通状態になる。したがって、パルス信号TACC1が“H”の間にメモリアレイMARYからデータDOUT0−255が出力されるとラッチ回路LATから出力されたデータDOUT10−1255が第1I/O圧縮回路に入力されるが、パルス信号TACC1が“H”→“L”になった後にメモリアレイMARYからデータDOUT0−255が出力されてもラッチ回路LATからデータDOUT10−1255が出力されず、データDOUT10−1255が第1I/O圧縮回路に入力されない。よって、外部テスト信号TACCをtACの時間だけ“H”パルスとして入力させれば、tAC以内のアクセスタイムの読み出しデータについて第1I/O圧縮回路、ロジック部LC4を経て出力されるテストデータTDQ0−7はパス判定となり、tACを超えたアクセスタイムの読み出しデータについてテストデータTDQ0−7はフェール判定となる。
従来例3(図15参照)と同様にAの時刻のアクセスで考えてみる。図6の上側においてAの時刻のアクセスは、tACよりアクセスタイムが遅れてtAC’を要するので、AのCLKからtAC’後にデータ出力されることになる。この場合の同一アドレスをDAモードでアクセスすると図6の下側のようになる。クロック信号TCLKが入力され、DOUT0−255にデータが現れるのはほぼtAC後である。Aの時刻のアクセスでは、ほぼtAC’後に全データがDOUT0−255に現れる。よって、外部テスト信号TACCの“H”の幅がtACであればDOUT0−255のうちtACを要するDQ0−255のいずれかのみがラッチ回路LATを経てDOUT10−1255として第1I/O圧縮回路に入力されるが、外部テスト信号TACCの“H”の幅がtAC’であればDOUT0−255の全部がラッチ回路LATを経てDOUT10−1255として第1I/O圧縮回路に入力される。第1I/O圧縮回路からの圧縮データが同一であるか同一でないかを各TDQ0−7ピンから出力させる場合は、テストデータTDQからの出力はTACCの“H”の幅がtACであればtAC’のデータが到達しないので「不一致」になり“1”である。一方、TACCの“H”の幅がtAC’であれば全データが到達し「一致」になるので“0”である。よって、TACCの“H”の幅の大小で最終的に“0”出力か“1”出力になるので、TDQピンのデータ出力時刻がいつであれ、アクセスタイムの測定が可能となる。
圧縮データそのものを各TDQピンから出力させる場合でも、TACCの“H”の幅がtACであればDOUT0−255の全データが第1I/O圧縮回路の入力DOUT10−1255に入力されないため、TDQピンに所望のデータが出力されないが、TACCの“H”の幅がtAC’であればDOUT0−255の全データが第1I/O圧縮回路にDOUT10−1255が入力されるため、TDQピンに所望のデータが出力される。以上により、TACCの“H”の幅の大小でアクセスタイムを認識できる。
次に、本発明の実施形態1に係る半導体記憶装置におけるアクセス測定方法について図面を用いて説明する。図7は、本発明の実施形態1に係る半導体記憶装置におけるアクセス測定方法を説明するためのタイミングチャートである。
TACCの“H”パルスを狭い状態から広げる方向にしていく場合について考える。TACCのパルス幅を(1)から(2)、(3)と順に広げていく。つまり、TACCの“H”→“L”の時刻を遅らせていく。(1)の場合は、最初のアクセスA1及び次のアクセスA2ともにtACよりもかなり狭いので、DOUT10−1255に“H”/“L”が存在し、どちらも「不一致」でありTDQは“1”を出力するので、tACは(1)よりも遅いと判断できる。(2)の場合は、最初のアクセスA1ではtACより狭いが次のアクセスA2ではtACよりも広いので、DOUT0−255に最初のアクセスA1では“H”/“L”が存在し「不一致」でありTDQは“1”を出力するが、次のアクセスA2では“H”のみとなり「一致」でありTDQは“0”を出力する。よって、tACは(2)に近いと判断できる。(3)の場合は、最初のアクセスA1及び次のアクセスA2ともにtACよりも広いので、DOUT10−1255は最初のアクセスA1では“L”のみで、次のアクセスA2では“H”のみとなるので、どちらも「一致」であり、TDQは“0”を出力するのでパスしており、tACは(3)よりも速いと判断できる。よって、tACは(2)と(3)の間の時間であるといえる。したがって、(2)と(3)の間隔を狭めていけば、正確なアクセスタイムを測定することができる。
実施形態1によれば、アクセスタイムをTACCのパルス幅で表わすことができるため、メモリテスタでTACCを“H”パルスとして発生させ、そのパルス幅を変化させることにより、メモリマクロMMのアクセスタイムを正確に測定することができ、CLKやTCLKと無関係に、TACCのみでメモリアクセスが可能である。また、TACCからワンショット信号TACC1を生成し、これを内部クロック信号ICLKに使用するため、TACCのパルス幅を変化させてもメモリマクロMMのアクセスには影響しないし、半導体基板CHIPに設けられたピンの地点でデータの切り替わり時刻を測定しないので、メモリマクロMM外のロジック部LC1〜LC7の影響を受けない。
(実施形態2)
本発明の実施形態2に係る半導体記憶装置について図面を用いて説明する。図8は、本発明の実施形態2に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図9は、本発明の実施形態2に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
本発明の実施形態2に係る半導体記憶装置について図面を用いて説明する。図8は、本発明の実施形態2に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図9は、本発明の実施形態2に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
実施形態2に係る半導体記憶装置におけるメモリマクロは、ロジック部LC7からの外部テスト信号TACC(ワンショットパルスの“H”パルスよりなる信号)におけるワンショットパルスの2つが入力されると、第1TACC初段回路で“H”エッジを受けて“H”となり、次の“H”エッジを受けて“L”となる“H”パルス信号(TACC2)を生成する。TACC2は、第2TACC初段部に入力され、TACC0とTACC1を生成する。実施形態2のその他の構成は、実施形態1と同様である。
実施形態1において、TACCがマクロに入力されるまでの経路において“L”→“H”遷移の時間と“H”→“L”遷移の時間とが異なるような回路(トランジスタのレシオが通常と異なる回路)が存在する場合、TACCの“H”パルスとTACC1の“H”パルスの幅が一致しなくなる。しかし、実施形態2では2個のワンショットパルスの“H”エッジでTACC1の“H”パルスを決定させるので、“L”→“H”と“H”→“L”の遷移時間の差を見えなくすることができる。これにより、所望のテストを実施する際のアクセスタイムは、TACCにおける連続した“H”エッジの期間で表わすことが可能であり、TACCにおける連続した2つの“H”パルスのうち、後の“H”パルスを時間的に変化させることで測定可能である。
CHIP 半導体基板
LC1〜LC7 ロジック部
MM メモリマクロ
CTL 制御部
MARY メモリアレイ
DO 出力部
REP レプリカ部
LAT ラッチ回路
DFT DFT回路
CLK 外部クロック信号
ADD 外部アドレス信号
TCLK 外部クロック信号
TADD 外部アドレス信号
ICLK 内部クロック信号
DOUT、DOUT0−255、DOUT10−1255 データ
DQ、DQ0−255 データ
TACC 外部テスト信号
TACC0 ワンショット信号
TACC1 パルス信号(テストアクセス信号)
INIT 初期化信号
/INIT 初期化反転信号
TOUT、TOUT10−17、TOUT2 テストデータ
TDQ、TDQ0−7 テストデータ
TFOUT フラグ信号
TACC2 パルス信号
BUNRI 外部制御信号
201 入力信号発生回路
202 セレクタ回路
203 被試験回路
204 ディバイダ回路
205 出力信号圧縮回路
206 出力信号期待値発生回路
207 比較器
208 ラッチ回路
LC1〜LC7 ロジック部
MM メモリマクロ
CTL 制御部
MARY メモリアレイ
DO 出力部
REP レプリカ部
LAT ラッチ回路
DFT DFT回路
CLK 外部クロック信号
ADD 外部アドレス信号
TCLK 外部クロック信号
TADD 外部アドレス信号
ICLK 内部クロック信号
DOUT、DOUT0−255、DOUT10−1255 データ
DQ、DQ0−255 データ
TACC 外部テスト信号
TACC0 ワンショット信号
TACC1 パルス信号(テストアクセス信号)
INIT 初期化信号
/INIT 初期化反転信号
TOUT、TOUT10−17、TOUT2 テストデータ
TDQ、TDQ0−7 テストデータ
TFOUT フラグ信号
TACC2 パルス信号
BUNRI 外部制御信号
201 入力信号発生回路
202 セレクタ回路
203 被試験回路
204 ディバイダ回路
205 出力信号圧縮回路
206 出力信号期待値発生回路
207 比較器
208 ラッチ回路
Claims (13)
- 第1の信号に従いメモリアレイの通常モード時の読み出し又は書き込み動作を行うとともに、第2の信号に従い前記メモリアレイのテストモード時の読み出し又は書き込み動作を行い、前記テストモード時に前記メモリアレイからの複数の出力データのテストを行ってテスト結果を出力する半導体記憶装置において、
前記第1の信号及び前記第2の信号に無関係な第3の信号に基づいて前記テストモード時に所望のテストを実施するように構成されたことを特徴とする半導体記憶装置。 - 前記第3の信号に基づいて所定の信号を生成して前記所定の信号を前記メモリアレイに向けて出力する第1の初段回路と、
前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、
前記第1の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、
前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第1I/O圧縮回路と、
前記第1I/O圧縮回路からの出力データを1個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス/フェールのフラグ信号として出力する第2I/O圧縮回路と、
を備えることを特徴とする請求項1記載の半導体記憶装置。 - 第1の信号と第2の信号が入力される第2の初段回路を備え、
前記第1の初段回路は、前記第3の信号に基づいて第4の信号を生成し、
前記第4の信号は、前記第2の初段回路に入力され、
前記第2の初段回路は、前記所望のテストを実施する際に前記第4の信号を前記メモリアレイに向けて出力するように構成されることを特徴とする請求項2記載の半導体記憶装置。 - 前記メモリアレイの出力データをバッファリングして前記メモリアレイの外部に出力する出力部を備え、
前記テストモード時における前記第2の信号の入力ピンから前記ラッチ回路までのアクセスパスは、前記通常モード時における前記第2の信号の入力ピンから前記出力部の出力データの出力ピンまでのアクセスパスと電気的に等長になるように構成されることを特徴とする請求項2記載の半導体記憶装置。 - 前記第1の初段回路は、前記第3の信号に基づいて第5の信号を生成し、
前記第5の信号は、前記ラッチ回路に入力されることを特徴とする請求項3記載の半導体記憶装置。 - 前記第3の信号は、Hパルスの信号であり、
前記第4の信号は、前記第3の信号のHエッジを受けた内部クロック信号となるワンショット信号であり、
前記第5の信号は、前記第3の信号と同一のHパルス幅のパルス信号であることを特徴とする請求項5記載の半導体記憶装置。 - 前記所望のテストを実施する際のアクセスタイムが、前記第3の信号のHパルス幅で表わすことが可能であることを特徴とする請求項2記載の半導体記憶装置。
- 前記所望のテストを実施する際のアクセスタイムが、前記第3の信号のLエッジを時間的に変化させることによって測定可能であることを特徴とする請求項2記載の半導体記憶装置。
- 前記第3の信号に基づいて所定の信号を生成する第3の初段回路と、
前記第3の初段回路の出力信号に基づいて所定の信号を生成する第4の初段回路と、
前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、
少なくとも前記第1の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、
前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第1I/O圧縮回路と、
前記第1I/O圧縮回路からの出力データを1個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス/フェールのフラグ信号として出力する第2I/O圧縮回路と、
を備えることを特徴とする請求項1記載の半導体記憶装置。 - 前記第3の信号は、ワンショットパルスのHパルスよりなる信号であり、
前記第3の初段回路は、前記第3の信号における最初のHエッジを受けてHとなり、次のHエッジを受けてLとなる第6の信号を生成することを特徴とする、請求項9記載の半導体記憶装置。 - 前記所望のテストを実施する際のアクセスタイムが、前記第3の信号における連続したHエッジの期間で表わすことが可能であることを特徴とする請求項9記載の半導体記憶装置。
- 前記所望のテストを実施する際のアクセスタイムが、前記第3の信号における連続した2つのHパルスのうち、後のHパルスを時間的に変化させることで測定可能であることを特徴とする請求項9記載の半導体記憶装置。
- メモリアレイと、
前記メモリアレイから読み出されたデータを保持するラッチ回路と、
前記メモリアレイの動作モードを設定する制御部と、
複数の前記ラッチ回路の出力を1つの出力としてまとめる圧縮回路と、
前記ラッチ回路を制御するテストアクセス信号を出力するテストアクセス回路と、
を備え、
前記テストアクセス回路は、外部から入力されるテスト信号を受けて前記制御部に対して前記テスト信号に応じたワンショットパルスを発生させることを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006277595A JP2008097699A (ja) | 2006-10-11 | 2006-10-11 | 半導体記憶装置 |
US11/870,623 US7814381B2 (en) | 2006-10-11 | 2007-10-11 | Semiconductor memory device |
CNA2007101807234A CN101162612A (zh) | 2006-10-11 | 2007-10-11 | 半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006277595A JP2008097699A (ja) | 2006-10-11 | 2006-10-11 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008097699A true JP2008097699A (ja) | 2008-04-24 |
Family
ID=39297513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006277595A Pending JP2008097699A (ja) | 2006-10-11 | 2006-10-11 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7814381B2 (ja) |
JP (1) | JP2008097699A (ja) |
CN (1) | CN101162612A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8422568B2 (en) * | 2004-01-28 | 2013-04-16 | Rambus Inc. | Communication channel calibration for drift conditions |
US7095789B2 (en) | 2004-01-28 | 2006-08-22 | Rambus, Inc. | Communication channel calibration for drift conditions |
JP6006911B2 (ja) * | 2008-10-30 | 2016-10-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
KR20120120798A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 메모리 및 메모리의 테스트 방법 |
US10139449B2 (en) * | 2016-01-26 | 2018-11-27 | Teradyne, Inc. | Automatic test system with focused test hardware |
CN108459232A (zh) * | 2018-03-22 | 2018-08-28 | 武汉华显光电技术有限公司 | 触控屏测试装置及方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
JPS615493A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 記憶装置 |
JPH0269686A (ja) * | 1988-09-05 | 1990-03-08 | Nec Corp | 半導体記憶装置の試験方法 |
JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0729375A (ja) * | 1993-07-14 | 1995-01-31 | Seiko Epson Corp | 半導体記憶装置 |
JPH07176189A (ja) * | 1993-10-28 | 1995-07-14 | Fujitsu Ltd | 半導体記憶装置 |
JPH07220487A (ja) * | 1994-01-27 | 1995-08-18 | Toshiba Corp | 不揮発性メモリ回路 |
JPH0883498A (ja) * | 1994-09-12 | 1996-03-26 | Fujitsu Ltd | 半導体記憶装置 |
JPH10233099A (ja) * | 1996-12-21 | 1998-09-02 | Sgs Thomson Microelectron Inc | 外部書込みパルス制御方法及び構造 |
JP2002184200A (ja) * | 2000-12-04 | 2002-06-28 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法 |
JP2002230995A (ja) * | 2001-01-31 | 2002-08-16 | Sharp Corp | 半導体記憶装置およびそのウェハーテスト方法 |
JP2007305202A (ja) * | 2006-05-10 | 2007-11-22 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868823B1 (en) * | 1984-08-31 | 1999-07-06 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
JPH09166646A (ja) | 1995-12-15 | 1997-06-24 | Nec Corp | 半導体装置 |
JP2000040035A (ja) * | 1998-07-24 | 2000-02-08 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
JP2001332099A (ja) | 2000-05-22 | 2001-11-30 | Hitachi Ltd | 半導体集積回路装置 |
KR100639678B1 (ko) * | 2004-11-16 | 2006-10-30 | 삼성전자주식회사 | 테스트 장치 |
-
2006
- 2006-10-11 JP JP2006277595A patent/JP2008097699A/ja active Pending
-
2007
- 2007-10-11 US US11/870,623 patent/US7814381B2/en not_active Expired - Fee Related
- 2007-10-11 CN CNA2007101807234A patent/CN101162612A/zh active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
JPS615493A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 記憶装置 |
JPH0269686A (ja) * | 1988-09-05 | 1990-03-08 | Nec Corp | 半導体記憶装置の試験方法 |
JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0729375A (ja) * | 1993-07-14 | 1995-01-31 | Seiko Epson Corp | 半導体記憶装置 |
JPH07176189A (ja) * | 1993-10-28 | 1995-07-14 | Fujitsu Ltd | 半導体記憶装置 |
JPH07220487A (ja) * | 1994-01-27 | 1995-08-18 | Toshiba Corp | 不揮発性メモリ回路 |
JPH0883498A (ja) * | 1994-09-12 | 1996-03-26 | Fujitsu Ltd | 半導体記憶装置 |
JPH10233099A (ja) * | 1996-12-21 | 1998-09-02 | Sgs Thomson Microelectron Inc | 外部書込みパルス制御方法及び構造 |
JP2002184200A (ja) * | 2000-12-04 | 2002-06-28 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法 |
JP2002230995A (ja) * | 2001-01-31 | 2002-08-16 | Sharp Corp | 半導体記憶装置およびそのウェハーテスト方法 |
JP2007305202A (ja) * | 2006-05-10 | 2007-11-22 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US7814381B2 (en) | 2010-10-12 |
CN101162612A (zh) | 2008-04-16 |
US20080089152A1 (en) | 2008-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2565657B2 (ja) | アレイクロックジェネレータ回路 | |
JP5554476B2 (ja) | 半導体記憶装置および半導体記憶装置の試験方法 | |
US6512707B2 (en) | Semiconductor integrated circuit device allowing accurate evaluation of access time of memory core contained therein and access time evaluating method | |
JP2008097699A (ja) | 半導体記憶装置 | |
KR20090012499A (ko) | 실장테스트회로를 구비하는 반도체 메모리 장치 및실장테스트방법 | |
US20100182857A1 (en) | Tester for semiconductor device and semiconductor device | |
US6452849B1 (en) | Semiconductor device with test mode for performing efficient calibration of measuring apparatus | |
KR101180405B1 (ko) | 반도체 메모리 장치 및 이의 테스트 방법 | |
US7482830B2 (en) | Semiconductor device and method for testing semiconductor device | |
JP2002237200A (ja) | 半導体装置およびその検査方法 | |
KR100632615B1 (ko) | 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 | |
US7948912B2 (en) | Semiconductor integrated circuit with test mode | |
JP4914771B2 (ja) | 半導体装置 | |
JP2001006400A (ja) | メモリデバイス | |
KR20140075347A (ko) | 반도체 장치 | |
US7539598B2 (en) | Semiconductor test apparatus and method thereof and multiplexer and method thereof | |
KR100822241B1 (ko) | 인터페이스 회로 및 반도체 장치 | |
US20110133808A1 (en) | Apparatus | |
KR101552939B1 (ko) | 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법 | |
JP2001319494A (ja) | メモリ回路用の組込み自己試験装置 | |
JP2011002377A (ja) | 半導体装置及び半導体装置の試験方法 | |
JP2019114313A (ja) | 半導体集積回路 | |
JP2006344279A (ja) | 半導体装置及びテスト方法 | |
JP2017040532A (ja) | 可変遅延制御回路の縮退故障診断方法および可変遅延制御回路を有するメモリコントローラ | |
JP2005300436A (ja) | 入力タイミング調整回路を備えたテスト容易化回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090911 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120522 |