JPH05128866A - ランダムアクセスメモリの書き込み、読出し制御回路 - Google Patents
ランダムアクセスメモリの書き込み、読出し制御回路Info
- Publication number
- JPH05128866A JPH05128866A JP3286252A JP28625291A JPH05128866A JP H05128866 A JPH05128866 A JP H05128866A JP 3286252 A JP3286252 A JP 3286252A JP 28625291 A JP28625291 A JP 28625291A JP H05128866 A JPH05128866 A JP H05128866A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- write
- read
- circuit
- current path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、データの書込み時間を十分
確保して書込み直後の読出し動作を高速化でき、書込み
リカバリ時間を改善し得るランダムアクセスメモリの書
き込み、読出し制御回路を提供することである。 【構成】メモリセルの状態を設定する読出し、書込み信
号(R/W) が供給されるインバータ回路(42)に、読出し状
態を示す電位を検出するための第１の閾値、および書込
み状態を検出するための第２の閾値をＰチャネルトラン
ジスタ(M1),(M3),Ｎチャネルトランジスタ(M4)、および
こらよりゲート幅が非常に小さいＰチャネルトランジス
タ(M2)とによって設定し、これら第１、第２の閾値をイ
ンバータ回路(43)、および遅延回路(45)からなる論理回
路により、読出し、書込み信号(R/W) に応じて選択して
いる。したがって、読出し状態から書込み状態、および
書込み状態から読出し状態を高速に検出することができ
る。
確保して書込み直後の読出し動作を高速化でき、書込み
リカバリ時間を改善し得るランダムアクセスメモリの書
き込み、読出し制御回路を提供することである。 【構成】メモリセルの状態を設定する読出し、書込み信
号(R/W) が供給されるインバータ回路(42)に、読出し状
態を示す電位を検出するための第１の閾値、および書込
み状態を検出するための第２の閾値をＰチャネルトラン
ジスタ(M1),(M3),Ｎチャネルトランジスタ(M4)、および
こらよりゲート幅が非常に小さいＰチャネルトランジス
タ(M2)とによって設定し、これら第１、第２の閾値をイ
ンバータ回路(43)、および遅延回路(45)からなる論理回
路により、読出し、書込み信号(R/W) に応じて選択して
いる。したがって、読出し状態から書込み状態、および
書込み状態から読出し状態を高速に検出することができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体基板上
に集積されたランダムアクセスメモリ（以下、ＲＡＭと
略称する）に係わり、特に、チップに入力される信号の
状態によって、一意的に動作状態が規定される非同期型
ＲＡＭに使用される書き込み、読出し制御回路に関す
る。
に集積されたランダムアクセスメモリ（以下、ＲＡＭと
略称する）に係わり、特に、チップに入力される信号の
状態によって、一意的に動作状態が規定される非同期型
ＲＡＭに使用される書き込み、読出し制御回路に関す
る。
【０００２】
【従来の技術】この種の非同期型ＲＡＭとしては、スタ
ティック型メモリセルを使用した非同期型スタティック
ＲＡＭがある。
ティック型メモリセルを使用した非同期型スタティック
ＲＡＭがある。
【０００３】図１は、従来の非同期型スタティックＲＡ
Ｍの一例を示すものである。このスタティックＲＡＭに
ついて、４ビットの場合を例に説明する。ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２およびワード線ＷＬ
１，ＷＬ２には、スタティックＲＡＭセル１１〜１４が
接続されている。前記ビット線ＢＬ１，／ＢＬ１，ＢＬ
２，／ＢＬ２には、ビット線負荷回路１５およびカラム
選択回路１６が接続されている。
Ｍの一例を示すものである。このスタティックＲＡＭに
ついて、４ビットの場合を例に説明する。ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２およびワード線ＷＬ
１，ＷＬ２には、スタティックＲＡＭセル１１〜１４が
接続されている。前記ビット線ＢＬ１，／ＢＬ１，ＢＬ
２，／ＢＬ２には、ビット線負荷回路１５およびカラム
選択回路１６が接続されている。
【０００４】アドレス信号Ａ０，Ａ１は入力ピン１７、
１８に供給される。これら入力ピン１７、１８はノア回
路１９、２０の一方入力端にそれぞれ接続されている。
ノア回路１９の出力端はアドレス信号Ａ０，Ａ１をデコ
ードし、前記ワード線ＷＬ１，ＷＬ２を選択するローデ
コーダ２１に接続されている。前記ノア回路２０の出力
端はアドレス信号Ａ０，Ａ１をデコードし、前記カラム
選択回路１６を介して前記ビット線ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２を選択するカラムデコーダ２２に接続
されている。
１８に供給される。これら入力ピン１７、１８はノア回
路１９、２０の一方入力端にそれぞれ接続されている。
ノア回路１９の出力端はアドレス信号Ａ０，Ａ１をデコ
ードし、前記ワード線ＷＬ１，ＷＬ２を選択するローデ
コーダ２１に接続されている。前記ノア回路２０の出力
端はアドレス信号Ａ０，Ａ１をデコードし、前記カラム
選択回路１６を介して前記ビット線ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２を選択するカラムデコーダ２２に接続
されている。
【０００５】前記カラム選択回路１６には、選択された
スタティックＲＡＭセル１１〜１４にデータを書込む書
込みバッファ２３の出力端、および選択されたスタティ
ックＲＡＭセル１１〜１４から読出されたデータを増幅
するセンスアンプ２４の入力端が接続されている。前記
書込みバッファ２３の一方入力端は、データＤinが入力
される入力ピン２５に接続され、センスアンプ２０の出
力端はインバータ回路２６を介して出力バッファ２７の
第１の入力端に接続されている。この出力バッファ２７
の出力端はデータＤout を出力する出力ピン２８に接続
されている。
スタティックＲＡＭセル１１〜１４にデータを書込む書
込みバッファ２３の出力端、および選択されたスタティ
ックＲＡＭセル１１〜１４から読出されたデータを増幅
するセンスアンプ２４の入力端が接続されている。前記
書込みバッファ２３の一方入力端は、データＤinが入力
される入力ピン２５に接続され、センスアンプ２０の出
力端はインバータ回路２６を介して出力バッファ２７の
第１の入力端に接続されている。この出力バッファ２７
の出力端はデータＤout を出力する出力ピン２８に接続
されている。
【０００６】また、入力ピン２９には、チップセレクト
信号／ＣＳが供給される。この入力ピン２９は、インバ
ータ回路３０，３１を介して前記ノア回路１９，２０の
他方入力端に接続されるとともに、ノア回路３２，３３
の一方入力端に接続されている。さらに、入力ピン３４
には、読出し／書込み信号Ｒ／Ｗが供給される。この入
力ピン３４は前記ノア回路３２の他方入力端に接続され
るとともに、前記ノア回路３３の他方入力端に接続され
る。このノア回路３３は出力イネーブル信号ＯＥ*を生
成するものであり、このノア回路３３の出力端は前記出
力バッファ２７の第２の入力端に接続されている。ま
た、前記ノア回路３２の出力端はインバータ回路３５を
介して前記書込みバッファ２３の他方入力端、およびゲ
ート回路２３ａに接続されている。
信号／ＣＳが供給される。この入力ピン２９は、インバ
ータ回路３０，３１を介して前記ノア回路１９，２０の
他方入力端に接続されるとともに、ノア回路３２，３３
の一方入力端に接続されている。さらに、入力ピン３４
には、読出し／書込み信号Ｒ／Ｗが供給される。この入
力ピン３４は前記ノア回路３２の他方入力端に接続され
るとともに、前記ノア回路３３の他方入力端に接続され
る。このノア回路３３は出力イネーブル信号ＯＥ*を生
成するものであり、このノア回路３３の出力端は前記出
力バッファ２７の第２の入力端に接続されている。ま
た、前記ノア回路３２の出力端はインバータ回路３５を
介して前記書込みバッファ２３の他方入力端、およびゲ
ート回路２３ａに接続されている。
【０００７】上記構成において、メモリが読出し状態と
された場合、選択されたメモリセルから読出されたデー
タは、ビット線、カラム選択回路１６を介してセンスア
ンプ２０に供給され、このセンスアンプ２０によって増
幅された後、出力バッファ２７を介して出力ピン２８に
出力される。また、メモリが書込み状態とされた場合、
入力ピン２５から入力されたデータＤinは、書込みバッ
ファ２３、カラム選択回路１６、ビット線を介して、選
択されたメモリセルに書込まれる。
された場合、選択されたメモリセルから読出されたデー
タは、ビット線、カラム選択回路１６を介してセンスア
ンプ２０に供給され、このセンスアンプ２０によって増
幅された後、出力バッファ２７を介して出力ピン２８に
出力される。また、メモリが書込み状態とされた場合、
入力ピン２５から入力されたデータＤinは、書込みバッ
ファ２３、カラム選択回路１６、ビット線を介して、選
択されたメモリセルに書込まれる。
【０００８】読出しと書込み、入力ピン３４に供給され
る読出し、書込み信号Ｒ／Ｗに応じて切替えられる。す
なわち、読出し、書込み信号Ｒ／Ｗが“１”の場合、読
出し状態となり、センスアンプ２０および出力バッファ
２７が活性化され、読出し、書込み信号Ｒ／Ｗが“０”
の場合、書込み状態とされ、書込みバッファ２３が活性
化される。上記読出し、書込み動作は、チップセレクト
信号／ＣＳが“０”のときのみ行われ、チップセレクト
信号／ＣＳが“１”のとき、メモリは待機状態とされ
る。
る読出し、書込み信号Ｒ／Ｗに応じて切替えられる。す
なわち、読出し、書込み信号Ｒ／Ｗが“１”の場合、読
出し状態となり、センスアンプ２０および出力バッファ
２７が活性化され、読出し、書込み信号Ｒ／Ｗが“０”
の場合、書込み状態とされ、書込みバッファ２３が活性
化される。上記読出し、書込み動作は、チップセレクト
信号／ＣＳが“０”のときのみ行われ、チップセレクト
信号／ＣＳが“１”のとき、メモリは待機状態とされ
る。
【０００９】上記非同期型スタティックＲＡＭは、動作
状態がその時点の読出し、書込み信号Ｒ／Ｗ、チップセ
レクト信号／ＣＳ、アドレス信号の状態によって一意的
に決定され、過去の履歴に影響を受けることがない。し
たがって、動作制御が容易で使い易く、高速動作が可能
という利点を有している。
状態がその時点の読出し、書込み信号Ｒ／Ｗ、チップセ
レクト信号／ＣＳ、アドレス信号の状態によって一意的
に決定され、過去の履歴に影響を受けることがない。し
たがって、動作制御が容易で使い易く、高速動作が可能
という利点を有している。
【００１０】
【発明が解決しようとする課題】しかし、上記非同期型
スタティックＲＡＭは、入力ピンに供給される信号によ
って動作状態が一意的に決定される半面、どのようなタ
イミングの信号が入力されても、仕様に定められている
値で動作することを保証しなければならない。したがっ
て、この種のＲＡＭでは、特に、読出し動作と書込み動
作の切替えの部分で所定の性能を保証することが難し
い。
スタティックＲＡＭは、入力ピンに供給される信号によ
って動作状態が一意的に決定される半面、どのようなタ
イミングの信号が入力されても、仕様に定められている
値で動作することを保証しなければならない。したがっ
て、この種のＲＡＭでは、特に、読出し動作と書込み動
作の切替えの部分で所定の性能を保証することが難し
い。
【００１１】すなわち、この種のＲＡＭの仕様の一例と
して、書込みリカバリ時間ＴWRがある。これは、書込み
動作から読出し動作の切替え、つまり、入力ピン３４に
供給される読出し、書込み信号Ｒ／Ｗが、“０”から
“１”へ遷移する時刻とアドレス信号が遷移する時刻と
の時間差を規定したものである。この書込みリカバリ時
間ＴWRが“０”秒に近い程、書込み動作終了後、次のア
ドレスで指定されたデータの読出し動作へ高速に移るこ
とができ、動作周波数を高くすることができる。
して、書込みリカバリ時間ＴWRがある。これは、書込み
動作から読出し動作の切替え、つまり、入力ピン３４に
供給される読出し、書込み信号Ｒ／Ｗが、“０”から
“１”へ遷移する時刻とアドレス信号が遷移する時刻と
の時間差を規定したものである。この書込みリカバリ時
間ＴWRが“０”秒に近い程、書込み動作終了後、次のア
ドレスで指定されたデータの読出し動作へ高速に移るこ
とができ、動作周波数を高くすることができる。
【００１２】しかし、書込みリカバリ時間ＴWRを“０”
秒に近付けた場合、書込み動作の終了が、次のアドレス
の選択に間に合わず、読出し時間の遅れや、最悪の場
合、メモリセルのデータを破壊することがある。
秒に近付けた場合、書込み動作の終了が、次のアドレス
の選択に間に合わず、読出し時間の遅れや、最悪の場
合、メモリセルのデータを破壊することがある。
【００１３】書込みリカバリ時間ＴWRの仕様を満足する
手段として、読出し、書込み信号Ｒ／Ｗが供給される書
込み制御回路２３のインバータ回路等によって構成され
る論理ゲートの閾値電圧を、読出し、書込み信号Ｒ／Ｗ
が“０”から“１”へ遷移する動作を検出し易い側に予
め設定しておく方法がある。このような構成とすれば、
書込みリカバリ時間ＴWRを“０”秒に近づけることがで
きる。
手段として、読出し、書込み信号Ｒ／Ｗが供給される書
込み制御回路２３のインバータ回路等によって構成され
る論理ゲートの閾値電圧を、読出し、書込み信号Ｒ／Ｗ
が“０”から“１”へ遷移する動作を検出し易い側に予
め設定しておく方法がある。このような構成とすれば、
書込みリカバリ時間ＴWRを“０”秒に近づけることがで
きる。
【００１４】しかし、上記構成とした場合、読出し動作
から書込み動作への遷移時間が遅れ、データの書込み開
始時間が遅れるため、書込み時間ＴWPの最小スペックを
満足できないという問題を有している。
から書込み動作への遷移時間が遅れ、データの書込み開
始時間が遅れるため、書込み時間ＴWPの最小スペックを
満足できないという問題を有している。
【００１５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、データの
書込み時間を十分確保して書込み直後の読出し動作を高
速化でき、書込みリカバリ時間を改善し得るランダムア
クセスメモリの書き込み、読出し制御回路を提供しよう
とするものである。
されたものであり、その目的とするところは、データの
書込み時間を十分確保して書込み直後の読出し動作を高
速化でき、書込みリカバリ時間を改善し得るランダムア
クセスメモリの書き込み、読出し制御回路を提供しよう
とするものである。
【００１６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、メモリセルの読出し状態および書込み状
態を２値の電位によって非同期的に決定する読出し、書
込み信号が供給され、書込み状態を示す電位から読出し
状態を示す電位を検出するための書込み状態を示す電位
に近い第１の閾値、および読出し状態を示す電位から書
込み状態を示す電位を検出するための読出し状態を示す
電位に近い第２の閾値を有する第１の論理回路と、前記
読出し信号に応じて前記第１の閾値を選択し、前記書込
み信号に応じて前記第２の閾値を選択する第２の論理回
路とを設けている。
解決するため、メモリセルの読出し状態および書込み状
態を２値の電位によって非同期的に決定する読出し、書
込み信号が供給され、書込み状態を示す電位から読出し
状態を示す電位を検出するための書込み状態を示す電位
に近い第１の閾値、および読出し状態を示す電位から書
込み状態を示す電位を検出するための読出し状態を示す
電位に近い第２の閾値を有する第１の論理回路と、前記
読出し信号に応じて前記第１の閾値を選択し、前記書込
み信号に応じて前記第２の閾値を選択する第２の論理回
路とを設けている。
【００１７】また、前記第１の論理回路は、ゲートに読
出し、書込み信号が供給された第１のＰチャネルトラン
ジスタと、電流通路の一端に第１の電源が接続され、電
流通路の他端が前記第１のＰチャネルトランジスタの電
流通路の一端に接続された第２のＰチャネルトランジス
タと、ゲートに前記読出し、書込み信号が供給され、電
流通路の一端が前記第１のＰチャネルトランジスタの電
流通路の他端に接続され、電流通路の他端が第２の電源
に接続されたＮチャネルトランジスタと、ゲートが前記
第１のＰチャネルトランジスタのゲートに接続され、電
流通路の一端が前記第１の電源に接続され、電流通路の
他端が前記第１のＰチャネルトランジスタの電流通路の
他端に接続され、電流駆動能力が前記Ｎチャネルトラン
ジスタおよび第１、第２のＰチャネルトランジスタより
小さくされた第３のＰチャネルトランジスタとによって
構成され、前記第２の論理回路は、前記読出し、書込み
信号を反転するインバータ回路と、このインバータ回路
の出力信号をデータの書込み時間より若干短い時間遅延
させ、前記第２のＰチャネルトランジスタのゲートに供
給する遅延回路とによって構成されている。
出し、書込み信号が供給された第１のＰチャネルトラン
ジスタと、電流通路の一端に第１の電源が接続され、電
流通路の他端が前記第１のＰチャネルトランジスタの電
流通路の一端に接続された第２のＰチャネルトランジス
タと、ゲートに前記読出し、書込み信号が供給され、電
流通路の一端が前記第１のＰチャネルトランジスタの電
流通路の他端に接続され、電流通路の他端が第２の電源
に接続されたＮチャネルトランジスタと、ゲートが前記
第１のＰチャネルトランジスタのゲートに接続され、電
流通路の一端が前記第１の電源に接続され、電流通路の
他端が前記第１のＰチャネルトランジスタの電流通路の
他端に接続され、電流駆動能力が前記Ｎチャネルトラン
ジスタおよび第１、第２のＰチャネルトランジスタより
小さくされた第３のＰチャネルトランジスタとによって
構成され、前記第２の論理回路は、前記読出し、書込み
信号を反転するインバータ回路と、このインバータ回路
の出力信号をデータの書込み時間より若干短い時間遅延
させ、前記第２のＰチャネルトランジスタのゲートに供
給する遅延回路とによって構成されている。
【００１８】さらに、前記第１の論理回路は、ゲートに
読出し、書込み信号が供給され、電流通路の一端に第１
の電源が接続された第１のＰチャネルトランジスタと、
ゲートに前記読出し、書込み信号が供給され、電流通路
の一端が前記第１のＰチャネルトランジスタの電流通路
の他端に接続され、電流通路の他端が第２の電源に接続
された前記第１のＰチャネルトランジスタと電流駆動能
力が相違するＮチャネルトランジスタと、電流通路の一
端が第１の電源に接続され、電流通路の他端が前記第１
のＰチャネルトランジスタの電流通路の他端に接続され
た第２のＰチャネルトランジスタとによって構成され、
前記第２の論理回路は、前記読出し、書込み信号をデー
タの書込み時間より若干短い時間遅延させる遅延回路
と、前記読出し、書込み信号を反転するインバータ回路
と、このインバータ回路の出力信号および前記遅延回路
の出力信号の否定論理積を前記第２のＰチャネルトラン
ジスタのゲートに供給するナンド回路とによって構成さ
れている。
読出し、書込み信号が供給され、電流通路の一端に第１
の電源が接続された第１のＰチャネルトランジスタと、
ゲートに前記読出し、書込み信号が供給され、電流通路
の一端が前記第１のＰチャネルトランジスタの電流通路
の他端に接続され、電流通路の他端が第２の電源に接続
された前記第１のＰチャネルトランジスタと電流駆動能
力が相違するＮチャネルトランジスタと、電流通路の一
端が第１の電源に接続され、電流通路の他端が前記第１
のＰチャネルトランジスタの電流通路の他端に接続され
た第２のＰチャネルトランジスタとによって構成され、
前記第２の論理回路は、前記読出し、書込み信号をデー
タの書込み時間より若干短い時間遅延させる遅延回路
と、前記読出し、書込み信号を反転するインバータ回路
と、このインバータ回路の出力信号および前記遅延回路
の出力信号の否定論理積を前記第２のＰチャネルトラン
ジスタのゲートに供給するナンド回路とによって構成さ
れている。
【００１９】また、前記第１の論理回路は、ゲートに読
出し、書込み信号が供給され、電流通路の一端に第１の
電源が接続された第１のＰチャネルトランジスタと、ゲ
ートに素子選択信号が供給され、電流通路の一端に前記
第１の電源が接続された第２のＰチャネルトランジスタ
と、これら第１、第２のＰチャネルトランジスタの電流
通路の他端に電流通路の一端が接続され、電流通路の他
端に第２の電源が接続された電流駆動能力が相違する第
１、第２のＮチャネルトランジスタとによって構成さ
れ、前記第２の論理回路は、前記読出し、書込み信号お
よび素子選択信号の反転信号の否定論理積をとるナンド
回路と、このナンド回路の反転出力信号をデータの書込
み時間より若干短い時間遅延させる遅延回路と、前記ナ
ンド回路の反転出力信号を反転するインバータ回路と、
このインバータ回路の出力信号および前記遅延回路の出
力信号の否定論理和を前記第１、第２のＮチャネルトラ
ンジスタのゲートに供給するノア回路とによって構成さ
れている。
出し、書込み信号が供給され、電流通路の一端に第１の
電源が接続された第１のＰチャネルトランジスタと、ゲ
ートに素子選択信号が供給され、電流通路の一端に前記
第１の電源が接続された第２のＰチャネルトランジスタ
と、これら第１、第２のＰチャネルトランジスタの電流
通路の他端に電流通路の一端が接続され、電流通路の他
端に第２の電源が接続された電流駆動能力が相違する第
１、第２のＮチャネルトランジスタとによって構成さ
れ、前記第２の論理回路は、前記読出し、書込み信号お
よび素子選択信号の反転信号の否定論理積をとるナンド
回路と、このナンド回路の反転出力信号をデータの書込
み時間より若干短い時間遅延させる遅延回路と、前記ナ
ンド回路の反転出力信号を反転するインバータ回路と、
このインバータ回路の出力信号および前記遅延回路の出
力信号の否定論理和を前記第１、第２のＮチャネルトラ
ンジスタのゲートに供給するノア回路とによって構成さ
れている。
【００２０】
【作用】すなわち、この発明は、メモリセルの読出し状
態および書込み状態を２値の電位によって非同期的に決
定する読出し、書込み信号が供給される第１の論理回路
に、書込み状態を示す電位から読出し状態を示す電位を
検出するための書込み状態を示す電位に近い第１の閾
値、および読出し状態を示す電位から書込み状態を示す
電位を検出するための読出し状態を示す電位に近い第２
の閾値を設定し、これら第１、第２の閾値を第２の論理
回路により、読出し、書込み信号に応じて選択してい
る。したがって、データの書込み時間を十分確保して書
込み直後の読出し動作を高速化でき、書込みリカバリ時
間を改善することができる。
態および書込み状態を２値の電位によって非同期的に決
定する読出し、書込み信号が供給される第１の論理回路
に、書込み状態を示す電位から読出し状態を示す電位を
検出するための書込み状態を示す電位に近い第１の閾
値、および読出し状態を示す電位から書込み状態を示す
電位を検出するための読出し状態を示す電位に近い第２
の閾値を設定し、これら第１、第２の閾値を第２の論理
回路により、読出し、書込み信号に応じて選択してい
る。したがって、データの書込み時間を十分確保して書
込み直後の読出し動作を高速化でき、書込みリカバリ時
間を改善することができる。
【００２１】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。尚、図１と同一部分には同一符号を
付す。
参照して説明する。尚、図１と同一部分には同一符号を
付す。
【００２２】図２において、ノア回路３２の出力端には
第１のインバータ回路４１を介して第２、第３のインバ
ータ回路４２、４３の入力端が接続されている。前記第
２のインバータ回路４２はＰチャネルトランジスタＭ
１，Ｍ２，Ｍ３、ＮチャネルトランジスタＭ４によって
構成されている。すなわち、前記Ｐチャネルトランジス
タＭ１、ＮチャネルトランジスタＭ４のゲートは前記イ
ンバータ回路４１の出力端に接続され、このＰチャネル
トランジスタＭ１のドレインはＮチャネルトランジスタ
Ｍ４のドレインに接続されている。このＮチャネルトラ
ンジスタＭ４のソースは接地されている。前記Ｐチャネ
ルトランジスタＭ１のソースはＰチャネルトランジスタ
Ｍ３のドレインに接続され、このＰチャネルトランジス
タＭ３のソースは電源ＶDDに接続されている。前記Ｐチ
ャネルトランジスタＭ２のゲートは前記Ｐチャネルトラ
ンジスタＭ１のゲートに接続され、ソースは電源ＶDDに
接続され、ドレインは前記ＰチャネルトランジスタＭ１
のドレイン、およびＮチャネルトランジスタＭ４のドレ
インに接続されている。このＰチャネルトランジスタＭ
２のサイズ、すなわち、ゲート幅は、Ｎチャネルトラン
ジスタＭ４よりも1/10〜1/20と非常に小さくされてい
る。また、ＰチャネルトランジスタＭ１、Ｍ３、Ｎチャ
ネルトランジスタＭ４のサイズは等しくされている。
第１のインバータ回路４１を介して第２、第３のインバ
ータ回路４２、４３の入力端が接続されている。前記第
２のインバータ回路４２はＰチャネルトランジスタＭ
１，Ｍ２，Ｍ３、ＮチャネルトランジスタＭ４によって
構成されている。すなわち、前記Ｐチャネルトランジス
タＭ１、ＮチャネルトランジスタＭ４のゲートは前記イ
ンバータ回路４１の出力端に接続され、このＰチャネル
トランジスタＭ１のドレインはＮチャネルトランジスタ
Ｍ４のドレインに接続されている。このＮチャネルトラ
ンジスタＭ４のソースは接地されている。前記Ｐチャネ
ルトランジスタＭ１のソースはＰチャネルトランジスタ
Ｍ３のドレインに接続され、このＰチャネルトランジス
タＭ３のソースは電源ＶDDに接続されている。前記Ｐチ
ャネルトランジスタＭ２のゲートは前記Ｐチャネルトラ
ンジスタＭ１のゲートに接続され、ソースは電源ＶDDに
接続され、ドレインは前記ＰチャネルトランジスタＭ１
のドレイン、およびＮチャネルトランジスタＭ４のドレ
インに接続されている。このＰチャネルトランジスタＭ
２のサイズ、すなわち、ゲート幅は、Ｎチャネルトラン
ジスタＭ４よりも1/10〜1/20と非常に小さくされてい
る。また、ＰチャネルトランジスタＭ１、Ｍ３、Ｎチャ
ネルトランジスタＭ４のサイズは等しくされている。
【００２３】前記ＰチャネルトランジスタＭ１、Ｍ２の
ドレインおよびＮチャネルトランジスタＭ４のドレイン
は、インバータ回路４４の入力端に接続されている。こ
のインバータ回路４４の入力端には配線の容量Ｃp が接
続され、出力端は図１に示す前記ノア回路３３の他方入
力端、インバータ回路３５、およびゲート回路２３ａに
接続される。また、前記インバータ回路４３の出力端
は、所定の遅延時間ＴDを有する遅延回路４５を介し
て、前記ＰチャネルトランジスタＭ３のゲートに接続さ
れている。この遅延回路４５の遅延時間は、データの書
込み時間ＴWPよりも若干短く設定されている。
ドレインおよびＮチャネルトランジスタＭ４のドレイン
は、インバータ回路４４の入力端に接続されている。こ
のインバータ回路４４の入力端には配線の容量Ｃp が接
続され、出力端は図１に示す前記ノア回路３３の他方入
力端、インバータ回路３５、およびゲート回路２３ａに
接続される。また、前記インバータ回路４３の出力端
は、所定の遅延時間ＴDを有する遅延回路４５を介し
て、前記ＰチャネルトランジスタＭ３のゲートに接続さ
れている。この遅延回路４５の遅延時間は、データの書
込み時間ＴWPよりも若干短く設定されている。
【００２４】上記構成において、図２に示すように、読
出し、書込み信号Ｒ／Ｗが、書込みから読出しに変化し
た場合、すなわち、読出し、書込み信号Ｒ／Ｗの“１”
レベルから“０”レベルへ変化した場合、インバータ回
路４３の出力信号は“１”レベルとなる。したがって、
ＰチャネルトランジスタＭ３はオフ状態であり、インバ
ータ回路４２の閾値はＰチャネルトランジスタＭ２とＮ
チャネルトランジスタＭ４のサイズの比によって決定さ
れる。ＰチャネルトランジスタＭ２のサイズは、前述し
たようにＮチャネルトランジスタＭ４のサイズより非常
に小さいため、書込み時のインバータ回路４２の閾値は
“０”レベル近傍にあり、書込み状態から読出し状態へ
の遷移、すなわち、読出し、書込み信号Ｒ／Ｗの“０”
レベルから“１”レベルへの変化を高速に検出すること
ができるものである。したがって、インバータ回路４４
より読出し書込み制御信号／ＷＥ*の“０”レベルから
“１”レベルへの変化を高速化することができる。
出し、書込み信号Ｒ／Ｗが、書込みから読出しに変化し
た場合、すなわち、読出し、書込み信号Ｒ／Ｗの“１”
レベルから“０”レベルへ変化した場合、インバータ回
路４３の出力信号は“１”レベルとなる。したがって、
ＰチャネルトランジスタＭ３はオフ状態であり、インバ
ータ回路４２の閾値はＰチャネルトランジスタＭ２とＮ
チャネルトランジスタＭ４のサイズの比によって決定さ
れる。ＰチャネルトランジスタＭ２のサイズは、前述し
たようにＮチャネルトランジスタＭ４のサイズより非常
に小さいため、書込み時のインバータ回路４２の閾値は
“０”レベル近傍にあり、書込み状態から読出し状態へ
の遷移、すなわち、読出し、書込み信号Ｒ／Ｗの“０”
レベルから“１”レベルへの変化を高速に検出すること
ができるものである。したがって、インバータ回路４４
より読出し書込み制御信号／ＷＥ*の“０”レベルから
“１”レベルへの変化を高速化することができる。
【００２５】また、一般にＣＭＯＳにおいては、Ｐチャ
ネルトランジスタＭ２のサイズが小さい場合、Ｐチャネ
ルトランジスタＭ２からＮチャネルトランジスタＭ４へ
の貫通電流が小さくなる。したがって、これも動作の高
速化に寄与している。
ネルトランジスタＭ２のサイズが小さい場合、Ｐチャネ
ルトランジスタＭ２からＮチャネルトランジスタＭ４へ
の貫通電流が小さくなる。したがって、これも動作の高
速化に寄与している。
【００２６】一方、読出し、書込み信号Ｒ／Ｗが、読出
しから書込みに変化した場合、すなわち、読出し、書込
み信号Ｒ／Ｗが“１”レベルから“０”レベルに変化し
た場合、インバータ回路４３、遅延回路４５を介してＰ
チャネルトランジスタＰ３がオンしているため、インバ
ータ回路４２の閾値は直並列接続されたＰチャネルトラ
ンジスタＭ１〜Ｍ３とＮチャネルトランジスタＭ４のサ
イズの比によって決定される。前述したように、Ｐチャ
ネルトランジスタＭ１、Ｍ３のサイズはＭ２に比べて大
きいため、閾値は“１”レベル近傍にあり、書込み状態
への遷移が検出し易いほうにシフトする。したがって、
読出し、書込み信号Ｒ／Ｗの“１”レベルから“０”レ
ベルへの変化を高速に検出することができ、高速に書込
み動作に移行することができるため、書込み時間ＴWPを
十分確保できる。
しから書込みに変化した場合、すなわち、読出し、書込
み信号Ｒ／Ｗが“１”レベルから“０”レベルに変化し
た場合、インバータ回路４３、遅延回路４５を介してＰ
チャネルトランジスタＰ３がオンしているため、インバ
ータ回路４２の閾値は直並列接続されたＰチャネルトラ
ンジスタＭ１〜Ｍ３とＮチャネルトランジスタＭ４のサ
イズの比によって決定される。前述したように、Ｐチャ
ネルトランジスタＭ１、Ｍ３のサイズはＭ２に比べて大
きいため、閾値は“１”レベル近傍にあり、書込み状態
への遷移が検出し易いほうにシフトする。したがって、
読出し、書込み信号Ｒ／Ｗの“１”レベルから“０”レ
ベルへの変化を高速に検出することができ、高速に書込
み動作に移行することができるため、書込み時間ＴWPを
十分確保できる。
【００２７】上記のように、ＰチャネルトランジスタＭ
３のオン、オフによって、インバータ回路４２の閾値が
制御される。このＰチャネルトランジスタＭ３の切替え
は、インバータ回路４３と遅延回路４５の遅延時間によ
って制御されている。したがって、遅延回路４５の遅延
時間をデータの書込み時間ＴWPよりも若干短く設定する
ことにより、インバータ回路４２の閾値を確実に切替え
ることができるとともに、に混入されるノイズ等によっ
てインバータ回路４２の閾値が過敏に変化せず、安定し
た動作を保証できる。図４は、この発明の第２の実施例
を示すものであり、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
３のオン、オフによって、インバータ回路４２の閾値が
制御される。このＰチャネルトランジスタＭ３の切替え
は、インバータ回路４３と遅延回路４５の遅延時間によ
って制御されている。したがって、遅延回路４５の遅延
時間をデータの書込み時間ＴWPよりも若干短く設定する
ことにより、インバータ回路４２の閾値を確実に切替え
ることができるとともに、に混入されるノイズ等によっ
てインバータ回路４２の閾値が過敏に変化せず、安定し
た動作を保証できる。図４は、この発明の第２の実施例
を示すものであり、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００２８】インバータ回路４１の出力端には、インバ
ータ回路５１が接続されている。このインバータ回路５
１は、ＰチャネルトランジスタＭ５、Ｍ６およびＮチャ
ネルトランジスタＭ７によって構成されている。すなわ
ち、ＰチャネルトランジスタＭ５およびＮチャネルトラ
ンジスタＭ７のゲートはそれぞれ前記インバータ回路４
１の出力端に接続されている。前記Ｐチャネルトランジ
スタＭ５のソースは電源ＶDDに接続され、ドレインはＮ
チャネルトランジスタＭ７のドレインに接続されてい
る。このＮチャネルトランジスタＭ７のソースは接地さ
れている。前記ＰチャネルトランジスタＭ６のソースは
電源ＶDDに接続され、ドレインは前記Ｐチャネルトラン
ジスタＭ５のドレイン、およびＮチャネルトランジスタ
Ｍ７のドレインに接続されている。前記Ｐチャネルトラ
ンジスタＭ５のサイズは、ＮチャネルトランジスタＭ７
のサイズに対して非常に小さくされている。
ータ回路５１が接続されている。このインバータ回路５
１は、ＰチャネルトランジスタＭ５、Ｍ６およびＮチャ
ネルトランジスタＭ７によって構成されている。すなわ
ち、ＰチャネルトランジスタＭ５およびＮチャネルトラ
ンジスタＭ７のゲートはそれぞれ前記インバータ回路４
１の出力端に接続されている。前記Ｐチャネルトランジ
スタＭ５のソースは電源ＶDDに接続され、ドレインはＮ
チャネルトランジスタＭ７のドレインに接続されてい
る。このＮチャネルトランジスタＭ７のソースは接地さ
れている。前記ＰチャネルトランジスタＭ６のソースは
電源ＶDDに接続され、ドレインは前記Ｐチャネルトラン
ジスタＭ５のドレイン、およびＮチャネルトランジスタ
Ｍ７のドレインに接続されている。前記Ｐチャネルトラ
ンジスタＭ５のサイズは、ＮチャネルトランジスタＭ７
のサイズに対して非常に小さくされている。
【００２９】一方、前記インバータ回路４１の出力端
は、遅延回路４５を介してナンド回路５２の一方入力端
に接続されるとともに、インバータ回路４３を介してナ
ンド回路５２の他方入力端に接続される。このナンド回
路５２の出力端は前記ＰチャネルトランジスタＭ６のゲ
ートに接続されている。これらインバータ回路４３、遅
延回路４５、ナンド回路５２は単安定パルス発生回路５
３を構成している。
は、遅延回路４５を介してナンド回路５２の一方入力端
に接続されるとともに、インバータ回路４３を介してナ
ンド回路５２の他方入力端に接続される。このナンド回
路５２の出力端は前記ＰチャネルトランジスタＭ６のゲ
ートに接続されている。これらインバータ回路４３、遅
延回路４５、ナンド回路５２は単安定パルス発生回路５
３を構成している。
【００３０】上記構成において、インバータ回路５１の
閾値は、ＰチャネルトランジスタＭ５と、Ｎチャネルト
ランジスタＭ７のサイズの比、すなわち、ゲート幅の比
によって決定される。前述したように、Ｐチャネルトラ
ンジスタＭ５のサイズは、ＮチャネルトランジスタＭ７
のサイズに対して非常に小さくされているため、書込み
時は読出しへの変化を検出しやすいように閾値が設定さ
れている。この点は、第１の実施例と同様であるが、読
出し時から書込み時への遷移の際は、単安定パルス発生
回路５３によってＰチャネルトランジスタＭ６が一定期
間オンし、書込みが開始される。したがって、読出しか
ら書込みへの変化の際は、書込み動作を検出しやすいよ
うにインバータ回路５１の閾値が設定される。この際、
インバータ回路４１は、ＰチャネルトランジスタＭ５を
駆動する必要がないため、一層高速動作が可能である。
上記第１、第２の実施例に示す回路は、容量Ｃp が大き
な配線を駆動する場合、大きな効果を得ることができ
る。
閾値は、ＰチャネルトランジスタＭ５と、Ｎチャネルト
ランジスタＭ７のサイズの比、すなわち、ゲート幅の比
によって決定される。前述したように、Ｐチャネルトラ
ンジスタＭ５のサイズは、ＮチャネルトランジスタＭ７
のサイズに対して非常に小さくされているため、書込み
時は読出しへの変化を検出しやすいように閾値が設定さ
れている。この点は、第１の実施例と同様であるが、読
出し時から書込み時への遷移の際は、単安定パルス発生
回路５３によってＰチャネルトランジスタＭ６が一定期
間オンし、書込みが開始される。したがって、読出しか
ら書込みへの変化の際は、書込み動作を検出しやすいよ
うにインバータ回路５１の閾値が設定される。この際、
インバータ回路４１は、ＰチャネルトランジスタＭ５を
駆動する必要がないため、一層高速動作が可能である。
上記第１、第２の実施例に示す回路は、容量Ｃp が大き
な配線を駆動する場合、大きな効果を得ることができ
る。
【００３１】図５は、この発明の第３の実施例を示すも
のである。前記読出し、書込み信号Ｒ／Ｗが入力される
入力ピン３４には、インバータ回路６１、６２、６３が
直列接続されている。前記インバータ回路６１の出力端
は、インバータ回路６４を介してＰチャネルトランジス
タＭ９のゲートに接続されている。このＰチャネルトラ
ンジスタＭ９のソースは電源ＶDDに接続されている。
のである。前記読出し、書込み信号Ｒ／Ｗが入力される
入力ピン３４には、インバータ回路６１、６２、６３が
直列接続されている。前記インバータ回路６１の出力端
は、インバータ回路６４を介してＰチャネルトランジス
タＭ９のゲートに接続されている。このＰチャネルトラ
ンジスタＭ９のソースは電源ＶDDに接続されている。
【００３２】前記チップセレクト信号／ＣＳが入力され
る入力ピン２９には、インバータ回路６５、６６、６７
が直列接続されている。前記インバータ回路６５の出力
端は、インバータ回路６８を介してＰチャネルトランジ
スタＭ１０のゲートに接続されている。このＰチャネル
トランジスタＭ１０のソースは電源ＶDDに接続されてい
る。このＰチャネルトランジスタＭ１０、Ｍ９のドレイ
ンは互いに接続されるとともに、図１に示す前記ノア回
路３３の他方入力端、インバータ回路３５、およびゲー
ト回路２３ａに接続される。さらに、前記Ｐチャネルト
ランジスタＭ１０、Ｍ９のドレインはＮチャネルトラン
ジスタＭ１１、Ｍ１２のドレインに接続されている。こ
れらＮチャネルトランジスタＭ１１、Ｍ１２のソースは
それぞれ接地されている。
る入力ピン２９には、インバータ回路６５、６６、６７
が直列接続されている。前記インバータ回路６５の出力
端は、インバータ回路６８を介してＰチャネルトランジ
スタＭ１０のゲートに接続されている。このＰチャネル
トランジスタＭ１０のソースは電源ＶDDに接続されてい
る。このＰチャネルトランジスタＭ１０、Ｍ９のドレイ
ンは互いに接続されるとともに、図１に示す前記ノア回
路３３の他方入力端、インバータ回路３５、およびゲー
ト回路２３ａに接続される。さらに、前記Ｐチャネルト
ランジスタＭ１０、Ｍ９のドレインはＮチャネルトラン
ジスタＭ１１、Ｍ１２のドレインに接続されている。こ
れらＮチャネルトランジスタＭ１１、Ｍ１２のソースは
それぞれ接地されている。
【００３３】一方、前記インバータ回路６３、６７の出
力端はナンド回路６９の入力端に接続されている。この
ナンド回路６９の出力端はインバータ回路７０を介して
前記ＮチャネルトランジスタＭ１１のゲートに接続され
るとともに、遅延回路４５、インバータ回路４３の入力
端に接続されている。これら遅延回路４５、インバータ
回路４３の出力端はノア回路７１の入力端に接続されて
いる。このノア回路７１の出力端は前記Ｎチャネルトラ
ンジスタＭ１２のゲートに接続されている。前記Ｎチャ
ネルトランジスタＭ１１のゲート幅は、Ｎチャネルトラ
ンジスタＭ１２のそれより小さくされている。また、図
中／ＷＥ*は読出し書込み制御信号を示している。
力端はナンド回路６９の入力端に接続されている。この
ナンド回路６９の出力端はインバータ回路７０を介して
前記ＮチャネルトランジスタＭ１１のゲートに接続され
るとともに、遅延回路４５、インバータ回路４３の入力
端に接続されている。これら遅延回路４５、インバータ
回路４３の出力端はノア回路７１の入力端に接続されて
いる。このノア回路７１の出力端は前記Ｎチャネルトラ
ンジスタＭ１２のゲートに接続されている。前記Ｎチャ
ネルトランジスタＭ１１のゲート幅は、Ｎチャネルトラ
ンジスタＭ１２のそれより小さくされている。また、図
中／ＷＥ*は読出し書込み制御信号を示している。
【００３４】上記回路の論理は、／ＷＥ*＝／ＷＥ＋／
ＣＥである。ＮチャネルトランジスタＭ１１、Ｍ１２
は、データの書込み開始時、すなわち、読出し、書込み
信号Ｒ／Ｗが“１”レベルから“０”レベルへ変化した
際、オン状態となり、データの書込み中、Ｎチャネルト
ランジスタＭ１２はオフとされ、サイズの小さなＮチャ
ネルトランジスタＭ１１のみがオンとされている。デー
タの書込み状態から読出し状態に復帰する場合、すなわ
ち、読出し、書込み信号Ｒ／Ｗが“０”レベルから
“１”レベルへ変化した際、ＰチャネルトランジスタＭ
９、Ｍ１０のいずれか一方、あるいは両方がオンとなる
ことにより、読出し動作に移行する。
ＣＥである。ＮチャネルトランジスタＭ１１、Ｍ１２
は、データの書込み開始時、すなわち、読出し、書込み
信号Ｒ／Ｗが“１”レベルから“０”レベルへ変化した
際、オン状態となり、データの書込み中、Ｎチャネルト
ランジスタＭ１２はオフとされ、サイズの小さなＮチャ
ネルトランジスタＭ１１のみがオンとされている。デー
タの書込み状態から読出し状態に復帰する場合、すなわ
ち、読出し、書込み信号Ｒ／Ｗが“０”レベルから
“１”レベルへ変化した際、ＰチャネルトランジスタＭ
９、Ｍ１０のいずれか一方、あるいは両方がオンとなる
ことにより、読出し動作に移行する。
【００３５】この実施例においても第１、第２の実施例
と同様の効果を得ることができる。しかも、この実施例
の場合、ＰチャネルトランジスタＭ９、Ｍ１０をワイヤ
ード・オア結線とすることが可能であり、ナンド回路や
オア回路等の論理回路を経由する必要がないため、より
高速に動作させることが可能である。なお、この発明は
上記実施例に限定されるものではなく、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
と同様の効果を得ることができる。しかも、この実施例
の場合、ＰチャネルトランジスタＭ９、Ｍ１０をワイヤ
ード・オア結線とすることが可能であり、ナンド回路や
オア回路等の論理回路を経由する必要がないため、より
高速に動作させることが可能である。なお、この発明は
上記実施例に限定されるものではなく、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、データの書込み時間を十分確保して書込み直後の読
出し動作を高速化でき、書込みリカバリ時間を改善し得
るランダムアクセスメモリの書き込み、読出し制御回路
を提供できる。
ば、データの書込み時間を十分確保して書込み直後の読
出し動作を高速化でき、書込みリカバリ時間を改善し得
るランダムアクセスメモリの書き込み、読出し制御回路
を提供できる。
【図１】ランダムアクセスメモリの構成を示す回路図。
【図２】この発明の第１の実施例を示す回路図。
【図３】図２に示す回路の動作を説明するために示すタ
イミングチャート。
イミングチャート。
【図４】この発明の第２の実施例を示す回路図。
【図５】この発明の第３の実施例を示す回路図。
４２、４３、５１…インバータ回路、４５…遅延回路、
Ｍ１〜Ｍ３、Ｍ５、Ｍ６、Ｍ９、Ｍ１０…Ｐチャネルト
ランジスタ、Ｍ４、Ｍ７、Ｍ１１、Ｍ１２…Ｎチャネル
トランジスタ。
Ｍ１〜Ｍ３、Ｍ５、Ｍ６、Ｍ９、Ｍ１０…Ｐチャネルト
ランジスタ、Ｍ４、Ｍ７、Ｍ１１、Ｍ１２…Ｎチャネル
トランジスタ。
Claims (4)
- 【請求項１】 メモリセルの読出し状態および書込み状
態を２値の電位によって非同期的に決定する読出し、書
込み信号が供給され、書込み状態を示す電位から読出し
状態を示す電位を検出するための書込み状態を示す電位
に近い第１の閾値、および読出し状態を示す電位から書
込み状態を示す電位を検出するための読出し状態を示す
電位に近い第２の閾値を有する第１の論理回路と、 前記読出し信号に応じて前記第１の閾値を選択し、前記
書込み信号に応じて前記第２の閾値を選択する第２の論
理回路と、 を具備することを特徴とするランダムアクセスメモリの
書き込み、読出し制御回路。 - 【請求項２】 前記第１の論理回路は、ゲートに読出
し、書込み信号が供給された第１のＰチャネルトランジ
スタと、電流通路の一端に第１の電源が接続され、電流
通路の他端が前記第１のＰチャネルトランジスタの電流
通路の一端に接続された第２のＰチャネルトランジスタ
と、ゲートに前記読出し、書込み信号が供給され、電流
通路の一端が前記第１のＰチャネルトランジスタの電流
通路の他端に接続され、電流通路の他端が第２の電源に
接続されたＮチャネルトランジスタと、ゲートが前記第
１のＰチャネルトランジスタのゲートに接続され、電流
通路の一端が前記第１の電源に接続され、電流通路の他
端が前記第１のＰチャネルトランジスタの電流通路の他
端に接続され、電流駆動能力が前記Ｎチャネルトランジ
スタおよび第１、第２のＰチャネルトランジスタより小
さくされた第３のＰチャネルトランジスタとによって構
成され、 前記第２の論理回路は、前記読出し、書込み信号を反転
するインバータ回路と、このインバータ回路の出力信号
をデータの書込み時間より若干短い時間遅延させ、前記
第２のＰチャネルトランジスタのゲートに供給する遅延
回路とによって構成されていることを特徴とする請求項
１記載のランダムアクセスメモリの書き込み、読出し制
御回路。 - 【請求項３】 前記第１の論理回路は、ゲートに読出
し、書込み信号が供給され、電流通路の一端に第１の電
源が接続された第１のＰチャネルトランジスタと、ゲー
トに前記読出し、書込み信号が供給され、電流通路の一
端が前記第１のＰチャネルトランジスタの電流通路の他
端に接続され、電流通路の他端が第２の電源に接続され
た前記第１のＰチャネルトランジスタと電流駆動能力が
相違するＮチャネルトランジスタと、電流通路の一端が
第１の電源に接続され、電流通路の他端が前記第１のＰ
チャネルトランジスタの電流通路の他端に接続された第
２のＰチャネルトランジスタとによって構成され、 前記第２の論理回路は、前記読出し、書込み信号をデー
タの書込み時間より若干短い時間遅延させる遅延回路
と、前記読出し、書込み信号を反転するインバータ回路
と、このインバータ回路の出力信号および前記遅延回路
の出力信号の否定論理積を前記第２のＰチャネルトラン
ジスタのゲートに供給するナンド回路とによって構成さ
れていることを特徴とする請求項１記載のランダムアク
セスメモリの書き込み、読出し制御回路。 - 【請求項４】 前記第１の論理回路は、ゲートに読出
し、書込み信号が供給され、電流通路の一端に第１の電
源が接続された第１のＰチャネルトランジスタと、ゲー
トに素子選択信号が供給され、電流通路の一端に前記第
１の電源が接続された第２のＰチャネルトランジスタ
と、これら第１、第２のＰチャネルトランジスタの電流
通路の他端に電流通路の一端が接続され、電流通路の他
端に第２の電源が接続された電流駆動能力が相違する第
１、第２のＮチャネルトランジスタとによって構成さ
れ、 前記第２の論理回路は、前記読出し、書込み信号および
素子選択信号の反転信号の否定論理積をとるナンド回路
と、このナンド回路の反転出力信号をデータの書込み時
間より若干短い時間遅延させる遅延回路と、前記ナンド
回路の反転出力信号を反転するインバータ回路と、この
インバータ回路の出力信号および前記遅延回路の出力信
号の否定論理和を前記第１、第２のＮチャネルトランジ
スタのゲートに供給するノア回路とによって構成されて
いることを特徴とする請求項１記載のランダムアクセス
メモリの書き込み、読出し制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286252A JPH05128866A (ja) | 1991-10-31 | 1991-10-31 | ランダムアクセスメモリの書き込み、読出し制御回路 |
| US07/969,436 US5337276A (en) | 1991-10-31 | 1992-10-30 | Read/write control device for random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286252A JPH05128866A (ja) | 1991-10-31 | 1991-10-31 | ランダムアクセスメモリの書き込み、読出し制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128866A true JPH05128866A (ja) | 1993-05-25 |
Family
ID=17701960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286252A Pending JPH05128866A (ja) | 1991-10-31 | 1991-10-31 | ランダムアクセスメモリの書き込み、読出し制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337276A (ja) |
| JP (1) | JPH05128866A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100225947B1 (ko) * | 1996-06-27 | 1999-10-15 | 김영환 | 라이트 리커버리 보장 회로 |
| US5889728A (en) * | 1998-02-10 | 1999-03-30 | Cypress Semiconductor Corporation | Write control method for memory devices |
| US6081475A (en) * | 1998-02-10 | 2000-06-27 | Cypress Semiconductor Corporation | Write control apparatus for memory devices |
| KR100390241B1 (ko) | 1998-12-31 | 2003-08-19 | 주식회사 하이닉스반도체 | 라이트 동작시 셀 데이터 보장장치 |
| US7257328B2 (en) * | 1999-12-13 | 2007-08-14 | Finisar Corporation | System and method for transmitting data on return path of a cable television system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206713A (ja) * | 1990-01-08 | 1991-09-10 | Mitsubishi Electric Corp | 出力回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530821B2 (ja) * | 1985-07-01 | 1996-09-04 | 日本電気株式会社 | 半導体メモリ |
| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| US4972375A (en) * | 1988-08-30 | 1990-11-20 | Fujitsu Limited | Programmable semiconductor memory circuit |
| JPH0713880B2 (ja) * | 1988-11-21 | 1995-02-15 | 株式会社東芝 | 不揮発性半導体メモリ |
-
1991
- 1991-10-31 JP JP3286252A patent/JPH05128866A/ja active Pending
-
1992
- 1992-10-30 US US07/969,436 patent/US5337276A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206713A (ja) * | 1990-01-08 | 1991-09-10 | Mitsubishi Electric Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5337276A (en) | 1994-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522163B1 (en) | Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times | |
| US6556471B2 (en) | VDD modulated SRAM for highly scaled, high performance cache | |
| US5546355A (en) | Integrated circuit memory having a self-timed write pulse independent of clock frequency and duty cycle | |
| JPH10283783A (ja) | 節電機能付き半導体メモリ装置 | |
| JPH0140437B2 (ja) | ||
| US5357479A (en) | Static random access memory capable of preventing erroneous writing | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US5600601A (en) | Semiconductor memory device with reduced consumption power for bit line precharge | |
| JPH11232873A (ja) | 半導体記憶装置 | |
| US5973993A (en) | Semiconductor memory burst length count determination detector | |
| KR0161306B1 (ko) | 반도체 메모리 장치 | |
| US7440312B2 (en) | Memory write timing system | |
| KR100523507B1 (ko) | 반도체메모리장치 | |
| JPH05128866A (ja) | ランダムアクセスメモリの書き込み、読出し制御回路 | |
| JPH10334667A (ja) | 半導体メモリ装置 | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| US4825410A (en) | Sense amplifier control circuit | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| JP2979185B2 (ja) | ブロックライト制御機能を有するシンクロナスグラフィックｒａｍ | |
| KR100282445B1 (ko) | 센스앰프 | |
| KR100642629B1 (ko) | 반도체 메모리 장치 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| KR0137341B1 (ko) | 리셋 기능을 가지는 동기식 반도체 메모리 장치 | |
| KR20080071815A (ko) | 정적 노이즈 마진을 줄일 수 있는 반도체 메모리 장치 | |
| KR100344759B1 (ko) | 반도체 메모리 |