KR0155177B1 - 반도체 메모리의 출력 회로 - Google Patents

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KR0155177B1
KR0155177B1 KR1019940004431A KR19940004431A KR0155177B1 KR 0155177 B1 KR0155177 B1 KR 0155177B1 KR 1019940004431 A KR1019940004431 A KR 1019940004431A KR 19940004431 A KR19940004431 A KR 19940004431A KR 0155177 B1 KR0155177 B1 KR 0155177B1
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에이지 기따자와
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

열 어드레스 세트 증폭기 타임에 의해 CAS(반전값)의 로우 레벨 기간의 제약을 받은 것을 방지하여 CAS(반전값)사이클 타임을 단축시킨다.
CAS(반전값)과, 지연회로(31)을 통과한 CAS(반전값) 신호를 2입력 NAND 신호(30)에 입력시키고, 그 출력 신호를 메모리 셀 정보를 D 입력으로 한 D 래치 회로의 래치 신호로 하며, D 래치 회로의 동상, 역상 출력 신호를 외부 단자(7)에 출력시키는 출력 트랜지스터(37,38)에 입력시킨 반도체 메모리의 출력 회로에 의해 CAS(반전값)이 상승한 후 시간이 잠시 경과한 시각 t4에서 래치 신호가 로우 레벨이 되어 메무리 셀 정보를 래치하게 된다. 즉 열 어드레스 세트 증폭기 타임이 짧고 CAS(반전값)의 로우 기간이 짧아 CAS(반전값)이 상승한 후 메모리 셀 정보가 출력되는 경우일지라도 원하는 데이타를 래치할 수 있다.

Description

반도체 메모리의 출력 회로
제1도는 본 발명의 제1 실시예의 반도체 메모리의 출력 회로를 도시한 회로도.
제2도는 제1실시예의 동작을 도시한 타이밍도.
제3도는 본 발명의 제2 실시예를 도시한 회로도.
제4도는 일반 반도체 메모리의 주요 부분을 도시한 블럭도.
제5도는 종래의 반도체 메모리의 출력 회로를 도시한 회로도.
제6도는 종래예의 동작을 도시한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 행 어드레스 스트로브 신호 2 : 열 어드레스 스트로브 신호
3 : 외부 어드레스 입력 신호(AO-AU) 4 : 워드선
5 : 열 디코더 출력 신호
6 : 리드 증폭기 출력 신호 (read amplifier output signal)
7 : 출력 단자 8 : 어드레스 래치 회로 출력 신호
9 : 출력 데이타 래치 신호 24, 25, 32, 42, 47 : 인버터
20∼23, 30, 33∼36, 44, 46, 48∼51 : NAND 회로
31, 43 : 지연 회로 40 : 익스크루시브 OR 회로
26, 27, 37, 38, 52, 53 : 전계 효과 트랜지스터
본 발명은 반도체 메모리의 출력 회로에 관한 것으로, 특히 열 어드레스 스트로브(CAS) 신호가 상승할 때의 출력 데이타 래치 회로에 관한것이다.
행 어드레스 스트로브 신호[이하, RAS(반전값)이라 함]의 로우 기간 중에 열 어드레스 스트로브 신호[이하 CAS(반전값)이라 함]를 복수회 동작시켜 RAS(반전값)의 하강시에 선택된 워드선 상의 메모리 셀 데이타를 차례로 판독하는 페이지 사이클은 CAS(반전값) 1사이클에서 메모리 셀 데이타를 판독시키기 때문에 단시간에 효율적으로 할 수 있고 1워드 상의 데이타를 판독시키는 점에서 자주 사용되어 왔다. 단 이런 종류의 페이지 사이클은 CAS(반전값)이 하이 레벨로 되면 출력 데이타를 디스에이블(disable)로 하고 있었기 때문에 CAS(반전값) 사이클 시간을 짧게 하면 출력 유효 기간도 짧게 되어 외부 장치의 제어가 곤란했다. 그래서 최근 CAS(반전값)이 하이 레벨로 되어도 CAS (반전값)하강시에 선택된 출력 데이타를 그대로 계속유지하는 확장 출력 기능 부가 출력 회로를 구비한 반도체 메모리가 개발되었다.
다음에 이런 종류의 반도체 메모리의 출력 회로에 대해 도면을 이용해 설명한다.
제4도는 반도체 메모리의 주요 부분을 도시한 블력도이고, 제5도는 종래의 확장 출력 기능 부가 출력 회로를 도시한 회로도이며 제6도는 제4도와 제5도의 동작을 도시한 타이밍도이다.
제4도에서 본 반도체 메모리의 주요 부분은 메모리 셀(12)과 감시 증폭기 (13)와, 열 디코너(14)와 행 디코너(11)와 어드레스 래치(10)와 리드 증폭기(15)와 출력 회로(16)와, 출력 데이타를 출력하는 출력 단자(7)와 외부 어드레스(3)의 입력(AO-AU) 단지와 RAS(반전값:1) 의 단자와, CAS (반전값:2)의 단자를 구비하고 있다.
제5도에서 종래의 확장 출력 기능 부가 출력 회로는 리드 증폭기 출력(6)과 CAS(반전값:2)가 입력되어 출력 단자(7)에 출력 데이타를 출력하는 회로로서, 인버터(24, 25)와, NAND 회로(20∼23)와, 전계 효과 트랜지스터(26, 27)의 직렬체를 갖는다.
제6도에 제4도, 제5도의 각 부분의 신호 파형이 도시되어 있고 RAS(반전값;1), CAS(반전값;2), 외부 어드레스(3), 열 디코너 출력 신호(5), 리드 증폭기 출력(6), 출력 데이타 래치 신호(9), 출력 데이타의 각 파형이 각 시각(t1∼t4)로 분할되어 있다.
제4도, 제5도, 제6도에서 우선 시각 t1에서 RAS(반전값)가 하강하면 외부어드레스(AO∼AU;3) 를 어드레스 래치(10)에서 행 어드레스 AX로서 래치하고, 행디코더(11)에서 워드선 하나가 선택된다. 그후 감지, 증폭기(13)가 활성화 하고 워드선(4)상의 메모리 셀 정보가 증폭된다. 다음에, 시각 t2에서 CAS(반전값)이 하강하면 외부 어드레스(AO-AU)를 어드레스 래치(10)에서 열 어드레스 AC1로서 래치하고, 열 디코너(14)의 출력 ADC1으로 비트선을 선택하여, 메모리 셀 정보를 리드 증폭기(15)를 통해 데이타D1로서 출력 회로(16)에 입력시킨다.
이 때 CAS(반전값)은 로우 레벨인 채이기 때문에 데이타 래지 신호(9)는 하이 레벨이고, NAND 회로 4개로 구성된 출력 회로 데이타 래치부는 스루 상태가 되며, 리드 증폭기(15)의 출력 D1은 출력 데이타 D01으로서 출력 단자(7)에서 출력된다.
그 후, 시각 t3에서 CAS(반전값)가 하이 레벨로 되면, 다음 사이클에서 사용할 외부 어드레스 AC2가 입력되고, 열 디코너(14)를 통해 외부 어드레스 AC2에 상당하는 비트선을 선택하며, 새로운 메모리 셀 데이타를 리드 증폭기 (15)를 통해 출력 회로 (16)에 입력시키고 있다.
이때, 출력 회로(16)에서는 CAS(반전값)하강시에 선택된 메모리 셀 정보를 CAS(반전값)이 하이 레벨 기간, 확장 출력 기간 중에 계속해서 출력시키기 때문에 CAS(반전값)가 하이 레벨이 된 직후, 데이타를 래치에 다음 사이클의 CAS(반전값)가 하강하는 시각 t4까지 출력데이타를 유지하고 있다.
시각 t4 이후는 상기 설명과 마찬가지로 열 어드레스 AC2 에서 선택된 메모리 셀 정보를 증폭기 (15)로 증폭하고, 그 출력 D2를 출력 데이타 D02로서 출력한다.
상기한 종래의 반도체 메모리의 확장 출력 기능 부가 출력 회로에서는 CAS(반전값)이 상승한 후 바로 메모리 셀 데이타를 출력 회로에서 래치시키고 있었기 때문에 CAS(반전값)의 상승에 대한 열 어드레스 셋업 타임이 짧을 경우, 어드레스가 입력되고 나서 메모리 셀을 선택하고, 그 정보가 리드 증폭기를 통해 출력회로에 입력될 때까지의 사이에 CAS(반전값)를 하이 레벨로 하면, 선택된 메모리 셀 정보를 출력할 수 없다. 그 때문에 CAS(반전값)를 통상보다 길게 로우 레벨로 해야만 했다. 즉, 열 어드레스 셋업 타임에 위해 CAS(반전값)의 로우 레벨 기간이 제약을 받기 때문에 로우 기간을 단축할 수 없었다.
또한 이로써 메모리 셀 데이타를 판독하는 CAS(반전값)사이클도 확장 출 기능이 없는 반도체 메모리보다 짧게 할 수 없었다.
본 발명의 목적은 메모리 셀 데이타를 단시간에 판독시키도록 반도체 메모리의 출력회로를 제공하는데 있다.
본 발명의 제1 반도체 메모리의 출력 회로의 구성은 반도체 메모리의 외부에서 입력되는 열 어드레스 스트로브 신호가 디스에이블 상태로 되어도 메모리 데이타를 계속 출력할 수 있는 반도체 메모리의 출력 회로에 있어서, 상기 열 어드레스 스트로브 신호를 받아서 그 열 어드레스 스트로브 신호가 인에이블(enable)이 되었을 때에 즉시 상태가 변화하지만, 그 열 어드레스 스트로브 신호가 디스에이블로 되었을 때에는 뒤늦게 상태가 변화하는 래치 신호를 발생하는 회로와, 메모리 셀 정보를 증폭시킨 리드 증폭기 출력 신호를 받아 상기 래치 신호에 응답하여 래치하는 래치 회로와, 그 래치 회로의 출력을 받는 출력 버퍼(output buffer)를 갖는 것을 특징으로 하는 반도체 메모리의 출력 회로.
본 발명의 제2 반도체 메모리의 출력 회로의 구성은 반도체 메모리의 외부에서 입력되는 열 어드레스 스트로브 신호가 디스에이블 상태가 되어도 메모리 데이타를 계속 출력할 수 있는 반도체 메모리의 출력 회로에 있어서, 상기 열 어드레스 스트로브 신호와 상기 신호가 지연 회로를 통한 신호를 입력으로 하는 NAND 회로를 설치하고, 상기 NAND 회로의 출력 신호를 래치 신호로 하며, 메모리 셀 정보를 증폭시킨 리드 증폭기 출력 신호를 D 입력으로 한 래치 회로를 설치하여 상기 D 래치 회로의 동상, 역상 신호를 입력으로하는 출력 버퍼를 설치한 것을 특징으로 한다.
본 발명의 제3 반도체 메모리의 출력 회로의 구성은 어드레스 래치 회로 출력 신호와 열 어드레스 스트로브 신호가 입력되는 논리 회로의 출력을 래치 신호로 하고, 메모리 셀 정보를 증폭시킨 리드 증폭기 출력 신호를 D 입력으로 한 래치 회로를 설치하며, 상기 래치 회로의 동상, 역상 신호를 입력으로 하고 출력 데이타를 출력하는 출력 버퍼를 설치하며, 상기 어드레스 래치 회로 출력 신호가 변화하지 않으면 상기 출력 데이타가 상기 래치 회로에 래치되지 않고, 상기 어드레스 래치 회로 출력 신호가 변화할 경우에는 상기 열 어드레스 스트로브 신호의 상승에 대하여 늦은 타이밍으로 출력 데이타를 상기 래치 회로로 래치하도록 상기논리 회로를 구성한 것을 특징으로 한다.
다음으로 본 발명에 대해 도면을 참조하여 설명한다. 제1도는 본 발명의 제1 실시예의 반도체 메모리의 출력 회로를 도시한 회로도이다. 제4도는 반도체 메모리의 주요 부분을 도시한 블럭도이다. 제2도는 제1도와 제4도의 동작을 나타낸 타이밍도이다.
제1도에서 본 실시예의 반도체 메모리의 출력 회로는 CAS(반전값;1)과 리드 증폭기 출력(6)을 입력으로 하고, 출력 단자(7)로 출력 데이타를 출력하는 회로로, 지연 회로(31), 인버터(32)와, NAND 회로(30, 33∼36)과, 전계 효과 트랜지스터(37, 38)의 직렬체를 구비하고 있다.
제2도에서 시각 t1에서 RAS(반전값)가 하강하면 외부 어드레스 AO∼AU를 행 어드레스 AX로 하여 래치(10)에서 래치하여, 행 디코더(11)에서 워드선(4)중하나가 선택된다. 그후, 감지 증폭기(13)가 활성화하고 워드선(4)장의 메모리 셀(12)이 모두 증폭된다.
다음에 시각 t2에서 CAS(반전값)가 하강하면 외부 어드레스 AO∼AU를 열어드레스 AC1 로서 래치한다. 이 때, 열 어드레스 AC1의 CAS(반전값)의 강하게 대한 셋업 타임의 충분히 짧은 것으로 한다.
시각 t3에서 열 디코너 신호 ADC1가 확정되면 비트선이 선택되고, 메모리셀 정보는 리드 증폭기 (15)로 입력된다. 그 후, CAS(반전값)이 상승하지만, 후술하는 바와 같이 리드 증폭기(15)는 정상적으로 작동하고, 그 출력 D1은 출력 회로(16)까지 입력된다.
다음에, CAS(반전값)상승시의 출력 회로(제1도)의 동작에 대해 설명한다.
제1도에 있어서 본 출력 회로는 CAS(반전값)의 역상 신호를 그대로 출력데이타 래치용 신호로 사용한 종래의 회로와 달리, CAS(반전값)과 지연 회로 (31)를 통한 CAS(반전값) 신호를 2입력 NAND 회로(30)로 입력시키고, 그 출력 신호를 출력 데이타 래치용 신호(9)로 하는 구성으로 되어 있다. 본 구성에 의해 출력회로 내의 출력 데이타 래치 신호(9)는 CAS(반전값)가 로우 레벨 시에 리드 증폭기 출력을 스루 상태로 하고, CAS(반전값)가 하이 레벨로 천이한 후 잠시 시간이 경과한 시각 t4에서 출력 데이타를 래치시키는 동작을 한다. 즉, 열 어드레스 셋업 타임이 짧아 CAS(반전값)의 하강에 대해 리드 증폭기 출력이 출력 회로에 입력되기까지의 시간이 길게 될 경우에는 모두 CAS(반전값)을 상승시킬 수 있다는 것을 의미한다.
그후 시각 t5에서 CAS(반전값)가 다시 하강하면 출력 데이타 래치 신호가 하이 레벨이 되고, CAS(반전값)의 하이 레벨 기간 중에 선택된 디코너 출력 ADC2에 의한 리드 증폭기 출력 D2가 출력 회로로 입력된다. 이 때, 출력 회로는 CAS(반전값)의 하강으로 곧 스루 상태로 되기 때문에 리드 증폭기 출력 D2는 출력 데이타 DO2로서 외부로 출력된다.
다음에 본 발명의 제2 실시예에 대해 도면을 참조하여 설명한다. 제3도는 본 발명의 제2실시예의 반도체 메모리의 출력 회로를 도시한 회로도이다. 제3도에 있어서, 본 실시예의 반도체 메모리의 출력 회로는 어드레스 래치회로 출력신호(8)가 입력되는 다수의 지연회로(43)와 인버터(42)와, 배타적 논리합(익스크루시브 OR) 회로(40)와, OR 회로(41)와, 인버터(47)와 NAND 회로(44, 45, 46, 48∼51)와, 전계 효과 트랜지스터(52, 53)의 직렬체를 구비하여, CAS(반전값;2), 리드 증폭기 출력(6)로 입력되고, 출력 단자(7)로 출력 데이타가 출력된다.
외부 어드레스 AO∼AU를 열 어드레스로서 래치한 어드레스 래치 회로 출력 신호(8)를 각각 2입력 익스크루시브 OR 회로(40)로 입력시키고, 어드레스가 변화했을 때 익스크루시브 OR 회로(40)로부터 원 쇼트 하이 레벨이 출력되도록 다른 한쪽의 입력에 어드레스의 역상 지연 신호를 지연 회로(42)로서 입력시키며 각각의 익스크루시브 OR 출력을, OR 회로(41)를 통해 한쪽이 CAS(반전값) 2입력인 2입력 NAND 회로(44)로 입력시키고, NAND 회로(44)의 출력과 CAS(반전값) 회로2를 NAND 회로 (45, 46)으로 이루어진 RS 래치 회로에 입력하며, 그 출력 [NAND 회로(46)의 출력]을 출력 데이타 래치 신호로서 사용하고 있는 점에서 종래의 회로와 다르다.
본 구성에 따르면, CAS(반전값)2가 상승할 때 어드레스 래치 회로 출력 신호(8)가 변화하지 않으면, 출력 데이타가 래치되지 않고, 어드레스 래치 회로 출력신호(8)가 변화할 경우에는 종래보다 CAS(반전값) 22상승에 대하여 늦은 타이밍으로 출력 데이타를 래치시킬 수 있다.
즉, 상기 제1 실시예와 마찬가지로 열 어드레스 셋업 타밍이 짧아, CAS(반전값) 하강에 대하여 리드 증폭기 출력이 출력 회로로 입력되기까지의 시간이 길게 될 경우에도 미리 CAS(반전값) 2를 상승시킬 수 있다.
이상 설명한 바와 같이 본 발명은 CAS(반전값)이 하이 레벨이 되어도 즉시 리드 증폭기 데이타를 래치 않기 때문에, CAS(반전값)의 하강에 대한 열 어드레스 셋업 타임이 짧아, CAS(반전값)이 상승하면서 리드 증폭기 출력을 결정할 경우에도 원하는 출력 데이타를 래치할 수 있어 CAS(반전값)의 로우 기간에 관한 제약이 없게 되기 때문에 1개의 메모리 셀 데이타를 판독할 CAS 사이클이 단축할 수 있는 효과가 있다.

Claims (6)

  1. 외부 장치에서 반도체 메모리로 공급되는 열 어드레스 스트로브 신호가 디스에이블 되어도 메모리 데이타를 계속출력하도록 구성된 반도체 메모리의 출력 회로에 있어서, 상기 열 어드레스 스트로브 신호를 수신하여, 상기 열 어드레스 스트로브신호가 인에이블된 직후에는 변하지만, 상기 열 어드레스 스트로브 신호가 디스에이블될 때는 소정의 지연 후에 변하는 래치 신호를 발생시키기 위한 회로; 상기 메모리 데이타를 증폭시킴으로써 얻어진 판독 증폭기 출력 신호를 수신하고, 상기 래치 신호를 수신하여 상기 래치 신호에 응답하여 상기 판돈 증폭기 출력 신호를 래치 시키기 위한 래치 회로;및 상기 래치 회로의 출력을 수신으로 출력 버퍼를 구비하되, 상기 열 어드레스 스트로브 신호를 수신하는 상기 회로는 상기 열 어드레스 스트로브 신호를 수신하는 지연 회로, 및 상기 열 어드레스 스트로브 신호를 수신하는 제1 입력과 상기 지연 회로의 출력에 접속된 제2 입력을 갖는 논리 게이트를 포함하고, 상기 논리 게이트는 상기 열 어드레스 스트로브 신호가 인에이블된 직후에 디스에이블되지만, 상기 열 어드레스 스트로브 신호가 디스에이블된 때는 상기 지연 후에 인에이블되는 상기 래치 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 출력회로.
  2. 제1항에 있어서, 상기 논리 게이트는 상기 열 어드레스 스트로브 신호가 로우 레벨로 된 직후에 하이 레벨로 되지만, 상기 열 어드레스 스트로브 신호가 하이 레벨로 될 때 상기 지연후에 로우 레벨로 되는 상기 래치 신호를 출력하는 NAND 게이트인 것을 특징으로 하는 반도체 메모리의 출력회로.
  3. 외부 장치에서 반도체 메모리로 공급되는 열 어드레스 스트로브 신호가 디스에이블되어도 메모리 데이타를 계속 출력하도록 구성된 반도체 메모리의 출력 회로에 있어서, 상기 열 어드레스 스트로브 신호를 수신하여 상기 열 어드레스 스트로브신호가 인에이블 된 직후 변하지만, 상기 열 어드레스 스트로브 신호가 디스에이블될 때 소정의 지연후에 변하는 래치 신호를 발생시키기 위한 회로; 상기 메모리 데이타를 증폭시킴으로써 얻어진 판독 증폭기 출력 신호를 수신하고, 상기 래치 신호를 수신하여, 상기 래치 신호에 응답하여 상기 판독 증폭기 출력신호를 래치하기 위한 래치 회로; 및 상기 래치 회로의 출력을 수신하는 출력 버퍼를 구비하되, 상기열 어드레스 스트로브 신호를 수신하는 상기 회로는, 복수 비트의 어드레스 래치 출력 신호를 수신하여 상기 복수 비트의 어드레스 래치 출력 신호 중임의의 한 비트의 논리 레벨이 변할 때 단발 논리 신호(one-shot logical signal)를 생성하기 위한 제1 논리 게이트 회로, 상기 단발 논리 신호 및 상기 열 어드레스 스트로브 신호를 수신하여 상기 단발 논리 신호가 생성되고, 상기 열 어드레스 스트로브 신호가 비활성화될 때 활성화되는 논리 신호를 생성하기 위한 제2 논리게이트 회로, 및 상기 논리 신호 및 상기 열 어드레스 스트로브 신호를 수신하여, 상기 단발 논리 신호가 생성되면 활성화되지 않고, 상기 단발 논리 신호가 생성될 때 상기 열 어드레스 스트로브 신호가 비활성될 때 보다 나중에 활성화되는 상기래치 신호를 생성하기 위한 플립플톱을 포함하는 것을 특징으로 하는 반도체 메모리의 출력 회로.
  4. 반도체 메모리에 있어서, 복수의 행과 복수의 열을 갖는 매트릭스 형태로 배열된 다수의 메모리 셀로 이루어진 메모리 셀 어레이; 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호에 의해 제어되고, 복수의 비트로 이루어진 외부 어드레스를 수신하는 어드레스 래치 회로; 상기 어드레스 래치 회로에서 래치된 상기 어드레스를 수신하고, 상기 메모리 셀 어레이의 행들에 각각 접속된 출력들을 가지며, 상기 메모리 셀 어레이의 복수의 행들로부터 지정된 행을 선택하기 위한 행 디코더; 상기 메모리 셀 어레이의 복수의 열들 중 대응하는 열에 각각 접속된 복수의 감지 증폭기; 상기 어드레스 래치 회로의 출력을 수신하도록 접속되어, 상기 메모리 셀 어레이의 대응하는 열들에 각각 접속된 복수의 출력들을 가지며, 상기 메모리 셀어레이의 복수의 열들로부터 지정된 열을 선택하기 위한 열 디코더; 상기 감지 증폭기의 출력을 수신하는 판독 증폭기;및 상기 판독 증폭기의 출력을 수신하는 출력 회로-상기 출력 회로는 상기열 어드레스 스트로브 신호를 수힌하여, 상기 열 어드레스 스트로브신호가 인 에 이블된 직후 변하지만 상기 열 어드레스 스트로브 신호가 디스에이블될 때 소정이 지연 후에 변하는 래치 신호를 생성하기 위한 회로, 메모리 셀 정보를 증폭하여 얻어지는 판독 증폭기 출력 신호를 수신하여 상기 래치 신호에 응답하여 상기 판독 증폭기 출력을 래치시키기 위한 래치 회로, 및 상기 래치 출력을 수신하기 위한 출력 버퍼를 포함함을 구비하되, 상기 열 어드레스 스트로브 신호를 수신하는 상기 회로는 상기 열 어드레스 스트로브 신호를 수신하는 지연 회로, 및 상기 열 어드레스 스트로브 신호를 수신하는 제 1입력과 상기 지연 회로의 출력에 접속된 제 2 입력을 갖는 논리 게이트를 포함하고, 상기 논리 게이트는 상기 열 어드레스 스트로브 신호가 인에이블된 직후에 디스에이블되지만, 상기 열 어드레스 스트로브 신호가 디스에이블될 때 상기 지연 후에 인에이블되는 상기 래치 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 논리 게이트는 상기 열 어드레스 스토르브 신호가 로우 레벨로 된 직후에 하이 레벨로 되지만, 상기 열 어드레스 스트로브 신호가 하일 레벨로 될 때 상기 지연후에 로우 로벨로 되는 NAAD 게이트인 것을 특징으로 하는 반도체 메모리.
  6. 반도체 메모리에 있어서, 복수의 행과 복수의 열을 갖는 매트릭스 형태로 배열된 다수의 메모리 셀들로 구성된 메모리 셀 어레이; 복수의 비트로 구성된 외부 어드레스를 수신하고, 행 어드레스 스트로브 신호 및 열 어드레스 스트로브 신호에 의해 제어되는 어드레스 래치 회로; 상기 어드레스 래치 회로에서 래치된 상기 어드레스 수신하고 상기 메모리 사람 어레이의 행들에 각각 접속된 출력들을 가지며, 상기 메모리 셀 어레이의 복수의 행들로부터 지정된 행을 선택하기 위한 행 디코더; 상기 메모리 셀 어레이의 복수의 열들 중 대응하는 열에 각각 접속된 복수의 감지 증폭기; 상기 어드레스 래치 회로의 출력을 수신하도록 접속되고, 상기 메모리 셀어레이의 대응하는 열들에 각각 접속된 복수의 출력들을 가지며, 상기 메모리 셀어레이의 복수의 열들로부터 지정된 열을 선택하기 위한 열 디코더; 상기 감지 증폭기의 출력을 수신하는 판독 증폭기; 및 상기 판독 증폭기의 출력을 수신하는 출력 회로-상기 출력 회로는 상기 열 어드레스 스트로브 신호를 수신하여 상기 열 어드레스 스트로브 신호가 인에이 블된 직후 변하지만 상기 열 어드레스 스트로브 신호가 디스에이블될 때 소정의 지연 후에 변하는 래치 신호를 생성하기 위한 회로, 메모리 셀 정보를 증폭하여 얻어지는 판독 증폭기 출력 신호를 수신하여 상기 래치 신호에 응답하여 상기 판독 증폭기 출력 신호를 래치시키기 위한 래치 회로, 및 상기 래치 회로의 출력을 수힌하는 출력 버퍼를 포함함을 구비하되 상기 열 어드레스 스트로브 신호를 수신하는 상기 회로는 복수 비트의 어드레스 래치 출력 신호를 수신하여 상기 복수 비트의 어드레스 래치 출력 신호 중임의의 한 비트의 논리 레벨이 변하면 단발 논리 신호 (one-shot logical signal)를 생성하기 위한 제1논리 게이트 회로, 상기 단발 논리 신호 및 상기 열 어드레스 스트로브 신호를 수신하여 상기 단발 논리 신호가 생성되고 상기 열 어드레스 스트로브 신호가 비활성화될 때 활성화되는 논리 신호를 생성하기 위한 제 2 논리 게이트 회로, 및 상기 논리 신호 및 상기 열 어드레스 스트로브 신호를 수신하여 상기 단발 논리 신호가 생성되면 활성화되지 않고 상기 단발 논리 신호가 생성되면 상기 열 어드레스 스트로브 신호가 활성화될 때 보다 나중에 활성화되는 상기 래치 신호를 생성하는 플립플톱을 포함하는 것을 특징으로 하는 반도체 메모리.
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