JPH0879663A - 駆動回路及び表示装置 - Google Patents

駆動回路及び表示装置

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JPH0879663A
JPH0879663A JP6213962A JP21396294A JPH0879663A JP H0879663 A JPH0879663 A JP H0879663A JP 6213962 A JP6213962 A JP 6213962A JP 21396294 A JP21396294 A JP 21396294A JP H0879663 A JPH0879663 A JP H0879663A
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Naoyuki Shimada
尚幸 島田
Yasunao Akehi
康直 明比
裕 ▲高▼藤
Yutaka Takato
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Sharp Corp
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Abstract

(57)【要約】 【目的】 映像信号の時間軸を変調しなくても表示部の
上，下端部及び左，右側部にしかるべき大きさの余白部
を形成することができ所定のアスペクト比、表示容量を
持つ複数の表示方式の切り替えが可能となる。 【構成】 走査信号駆動回路あるいはデータ駆動回路を
構成するシフトレジスタ１４を、スタート信号ＳＰが入
力されるノードＢｕが、制御信号Ａにより設定され、該
設定されたノードの直前の単位レジスタ１４ａが、該制
御信号Ａにより非動作状態となるようにし、シフト動作
のスタート位置及び終了位置を制御信号Ａによって切替
え可能な構成とした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、駆動回路及び表示装置
に関し、特に縦、横の画素数の異なる複数の表示方式の
映像信号を、駆動回路の動作を切り換えることにより１
つの表示パネルに表示可能に構成したものに関する。
【０００２】
【従来の技術】図６は従来の液晶表示装置の構成の一例
を示す。図において、１００は従来のアクティブマトリ
クス基板を用いた液晶表示装置で、該基板上に一体的に
作り込まれた走査信号駆動回路１０４及びデータ駆動回
路１０５を有している。このアクディブマトリクス基板
には、マトリクス状に配列された画素１０７に対応して
画素ＴＦＴ（薄膜トランジスタ）１０３が形成されてい
る。またこの基板上には、上記画素１０７にデータ信号
を供給するデータ信号線（データバスライン）１０２、
及び上記画素ＴＦＴ１０３に制御信号を供給する走査信
号線１０１が配設されている。上記各データバスライン
１０２はそれぞれ容量１０９を介して接地レベルに接続
されている。
【０００３】上記各画素ＴＦＴ１０３のソースは、対応
するデータ信号線１０２に接続され、そのゲートは、対
応する走査信号線１０１に接続されている。また該画素
ＴＦＴ１０３のドレイン電極には、画素容量１０６が接
続される。ここでは、上記画素１０７を構成する液晶
は、該画素容量１０６と並列に接続された容量として機
能する。各画素容量１０６の一方の端子は、画素容量共
通配線１１０を通じて、対向基板上の対向電極と共に接
地されている。
【０００４】上記走査信号駆動回路１０４は、各段の出
力が各走査信号線に接続されたシフトレジスタを有し、
画素ＴＦＴ１０３のオン，オフ制御信号を走査信号線１
０１へ出力する。データ駆動回路１０５は、映像信号入
力線１０８とデータ信号線（データバスライン）１０２
との間に接続されたアナログスイッチ１１１と、該アナ
ログスイッチをオン，オフ駆動するシフトレジスタ１０
５ａとを有し、データバスライン１０２に対してデータ
信号を供給する。
【０００５】近年、従来のアスペクト比４：３のテレビ
ジョンに加えてＨＤＴＶ（高品位テレビ）に代表される
アスペクト比１６：９のワイドテレビジョンが普及し始
めている。それに対応して複数方式のテレビジョン表示
が可能な表示装置の需要が高まっている。また、表示装
置をコンピュータ等に接続し情報端末用として用いるこ
とも広く行われている。この場合にもコンピュータの使
い方が多様化し、ＶＧＡ（ビデオグラフィックアレ
イ）、ＸＧＡ（エクステンディッドビデオグラフィック
アレイ）、ＥＷＳ（エンジニアリング用ワークステーシ
ョン）等に代表されるように種々の規格が混在するよう
になってきた。そのため情報端末用として用いる場合に
も、それぞれの規格に対応させてその仕様を切り替えて
表示できる表示装置の需要も高まっている。
【０００６】特にマトリクス型の表示パネルを用いて、
複数方式の表示を行う表示装置としては、例えば特開平
３−１３１１８２号公報に開示のものがある。この表示
装置では、入力された映像信号の時間軸を変調して、映
像信号１行分（１走査線分）の有効走査期間の前端部分
及び後端部分に、余白部に対応する所定レベルの信号期
間を有する映像信号を形成することによって、表示画像
の左右両側部を余白部とし、アスペクト比の異なる２種
類の表示を行う方法を採用している。
【０００７】
【発明が解決しようとする課題】ところが、特開平３−
１３１１８２号公報に開示されている方法では、映像信
号の時間軸を変調する必要があり、表示装置の外部駆動
回路が複雑になるという欠点がある。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、行方向、列方向の画素数が異な
る複数の表示方式の画像を、データ信号に時間軸の変調
処理を施すことなく、データ信号の表示方式に合わせて
表示することができる駆動回路及び表示装置を得ること
が本発明の目的である。
【０００９】
【課題を解決するための手段】
（１）この発明に係る駆動回路は、複数の走査信号線を
順次駆動する駆動回路であって、単位レジスタを該各走
査信号線に対応させてシリアルに複数接続してなり、所
定のノードに入力されたスタート信号を、基準信号に基
づいて次々に隣の単位レジスタにシフトして一端側に送
るシフトレジスタを備えている。該シフトレジスタは、
該スタート信号が入力されるノードが、制御信号により
設定され、該設定されたノードの直前の単位レジスタ
が、該制御信号により非動作状態となるよう構成され、
シフト動作のスタート位置及び終了位置の一方またはそ
の両者を制御信号によって切替え可能となっている。そ
のことにより上記目的が達成される。
【００１０】（２）この発明に係る駆動回路は、表示装
置における複数の走査信号線、あるいは表示装置におけ
るデータ信号をサンプリングする複数のサンプリングゲ
ートを駆動制御する駆動回路であって、単位レジスタを
該各走査信号線あるいは該各サンプリングゲートに対応
させてシリアルに複数接続してなり、所定のノードに入
力された信号を、基準信号に基づいて次々に隣の単位レ
ジスタにシフトして一端側に送るシフトレジスタと、該
シフトレジスタの各単位レジスタの保持信号を受け、こ
れを走査信号又はサンプリングゲート制御信号としてバ
ッファへ出力する論理ゲート群とを備えている。該論理
ゲート群は、該シフトレジスタの、一部を走査する時に
シフト動作が行われる領域ではその出力をそのまま該バ
ッファに出力し、該シフトレジスタの、一部を走査する
時にシフト動作が行われない領域では、単位レジスタの
出力、あるいはこれとは別の信号のいずれかを制御信号
に基づいて該バッファに出力するよう構成されている。
そのことにより上記目的が達成される。
【００１１】（３）この発明に係る表示装置は、複数の
走査信号線、及びこれに交差するよう配設された複数の
データ信号線を有し、該走査信号線とデータ信号線との
交差部への電圧印加により表示が行われる表示部と、複
数の走査信号線を順次駆動する走査信号駆動回路と、複
数のデータ信号線を順次駆動するデータ駆動回路とを備
えている。該走査信号駆動回路及びデータ駆動回路の少
なくとも一方は、表示切り替え信号によって制御され、
この表示切り替えによって表示部では、表示画面の周辺
部が余白領域となるよう構成されている。そのことによ
り上記目的が達成される。
【００１２】（４）この発明の表示装置は以下の構成と
することが好ましい。上記走査信号駆動回路及びデータ
駆動回路の少なくとも一方は、単位レジスタを前記各走
査信号線あるいは前記各データ信号線に対応させてシリ
アルに複数接続してなり、所定のノードに入力された信
号を、基準信号に基づいて次々に隣の単位レジスタにシ
フトして一端側に送るシフトレジスタを有している。該
シフトレジスタは、該スタート信号がその端部ノードと
所定の中間ノードとの間で制御信号により切り換えられ
て入力されるよう構成されている。
【００１３】（５）この発明の表示装置は以下の構成と
することが好ましい。上記データ信号線の順次駆動を、
データ信号をサンプリングする複数のサンプリングゲー
トを順次駆動制御して行われるものとし、前記走査信号
駆動回路及びデータ駆動回路の少なくとも一方は、単位
レジスタを前記各走査信号線あるいは前記各サンプリン
グゲートに対応させてシリアルに複数接続してなり、所
定のノードに入力されたスタート信号を、基準信号に基
づいて次々に隣の単位レジスタにシフトして一端側に送
るシフトレジスタと、該シフトレジスタの各単位レジス
タの保持信号を受け、これを走査信号又はサンプリング
ゲート制御信号としてバッファへ出力する論理ゲート群
を備える。該論理ゲートは、該シフトレジスタの、一部
を走査する時にシフト動作が行われる領域ではその出力
をそのまま該バッファに出力し、該シフトレジスタの、
一部を走査する時にシフト動作が行われない領域では、
単位レジスタの出力、あるいはこれとは別の信号のいず
れかを制御信号に基づいて該バッファに出力するよう構
成されている。
【００１４】（６）上記表示装置では、上記シフトレジ
スタは、前記スタート信号がその端部ノードと所定の中
間ノードとの間で制御信号により切り換えられて入力さ
れるよう構成されていることが好ましい。
【００１５】（７）この発明の駆動回路あるいは表示装
置では、上記シフトレジスタは、双方向のシフト動作が
可能な双方向走査対応のものであることが好ましい。
【００１６】（８）この発明の駆動回路あるいは表示装
置では、上記シフトレジスタの途中のノードにスタート
信号を入力する論理ゲートと、該シフトレジスタの、ス
タート信号の入力ノードとそれ以外のノードとで、該シ
フトレジスタの出力信号の遅延量が一定となるようにす
る第１の遅延時間調整手段とを備えていることが好まし
い。
【００１７】（９）この発明の駆動回路あるいは表示装
置では、該シフトレジスタの、一部を走査する時にシフ
ト動作が行われる領域と、該シフトレジスタの、一部を
走査する時にシフト動作が行われない領域との間で、出
力信号の遅延量を一定とする第２の遅延時間調整手段を
有することが好ましい。
【００１８】（１０）この発明に係る駆動回路は、表示
装置における複数の走査信号線、あるいは表示装置にお
ける、データ信号をサンプリングする複数のサンプリン
グゲートを駆動制御する駆動回路であって、複数の出力
ノードを有し、複数の入力信号に基づいて所定の出力ノ
ードに信号を出力するデコーダと、該デコーダの各出力
ノードからの信号を受け、これを走査信号又はサンプリ
ングゲート制御信号としてバッファへ出力する論理ゲー
ト群とを備えている。該論理ゲート群は、該デコーダ
の、各出力ノードへのデコード出力が順次切り替わる領
域ではそのデコード出力をそのまま該バッファに出力
し、該デコーダの、各出力ノードへのデコード出力が一
定である領域では、そのデコード出力、あるいはこれと
は別の信号のいずれかを制御信号に基づいて該バッファ
に出力するよう構成されている。そのことにより上記目
的が達成される。
【００１９】（１１）この発明の表示装置は以下の構成
とすることが好ましい。上記データ信号線の順次駆動
は、データ信号をサンプリングする複数のサンプリング
ゲートを順次駆動制御して行われるものであり、上記走
査信号駆動回路及びデータ駆動回路の少なくとも一方
は、複数の出力ノードを有し、複数の入力信号に基づい
て所定の出力ノードに信号を出力するデコーダと、該デ
コーダの各出力ノードからの信号を受け、これを走査信
号又はサンプリングゲート制御信号としてバッファへ出
力する論理ゲート群とを備えている。該論理ゲート群
は、該デコーダの、各出力ノードへのデコード出力が順
次切り替わる領域ではそのデコード出力をそのまま該バ
ッファに出力し、該デコーダの、各出力ノードへのデコ
ード出力が一定である領域では、そのデコード出力、あ
るいはこれとは別の信号のいずれかを制御信号に基づい
て該バッファに出力するよう構成されている。
【００２０】（１２）この発明の表示装置では、該デコ
ーダの、各出力ノードへのデコード出力が順次切り替わ
る領域と、該デコーダの、各出力ノードへのデコード出
力が一定である領域との間で、デコード出力の遅延量を
一定とする遅延時間調整手段を有していることが好まし
い。
【００２１】（１３）この発明の駆動回路あるいは表示
装置では、上記表示画面の周辺部に表示される余白領域
に対応する映像信号は、水平ブランキング時間、又は垂
直ブランキング時間にデータ駆動回路から各データ信号
線に供給されることが好ましい。
【００２２】（１４）この発明の駆動回路あるいは表示
装置では、上記表示画面の周辺部に表示される余白領域
に対応する映像信号の少なくとも一部は、映像信号をデ
ータ駆動回路からデータ信号線に供給するアナログスイ
ッチとは別のアナログスイッチを通じて水平ブランキン
グ時間、又は垂直ブランキング時間に各データ信号線に
供給されることが好ましい。
【００２３】
【作用】本発明においては、走査信号駆動回路あるいは
データ駆動回路を構成するシフトレジスタを、スタート
信号が入力されるノードが、制御信号により設定され、
該設定されたノードの直前の単位レジスタが、該制御信
号により非動作状態となるようにし、シフト動作のスタ
ート位置及び終了位置の一方またはその両者を制御信号
によって切替え可能な構成としたから、該シフトレジス
タにおいて、走査信号線やデータ信号線の選択信号を一
端側から他端側にシフトさせる範囲を変えることができ
る。これにより行方向、列方向の画素数が異なる複数の
表示方式の画像を、データ信号に時間軸の変調処理を施
すことなく、データ信号の表示方式に合わせて表示する
ことができる。
【００２４】つまり、サイズの大きな表示画面の映像信
号に対しては、上記シフトレジスタの全範囲に渡ってシ
フト動作を行い、サイズの小さい表示画面の映像信号に
対しては、上記シフトレジスタの限られた範囲でシフト
動作をさせることにより、データ信号の時間軸を変調し
なくても表示部の上下端部や左右側部にしかるべき大き
さの余白部を形成することができ、所定のアスペクト
比、表示容量を持つ複数の表示方式の切り替えが可能と
なる。
【００２５】この発明においては、走査信号駆動回路及
びデータ駆動回路の少なくとも一方が、表示切り替え信
号によって制御され、この表示切り替えによって表示部
では、表示画面の周辺部が余白領域となるようにしたの
で、サイズの大きな表示画面の映像信号に対しては、上
記表示画面の全体に渡って画像表示を行い、サイズの小
さい表示画面の映像信号に対しては、上記表示画面の周
辺部を余白とし、該周辺部を除く限られた範囲に画像表
示を行うことにより、データ信号の時間軸を変調しなく
ても表示部の上下左右にしかるべき大きさの余白部を形
成することができ、所定のアスペクト比、表示容量を持
つ複数の表示方式の切り替えが可能となる。
【００２６】この発明においては、複数の出力ノードを
有し、複数の入力信号に基づいて所定の出力ノードに信
号を出力するデコーダと、該デコーダの各出力ノードか
らの信号を受け、これを走査信号又はサンプリングゲー
ト制御信号としてバッファへ出力する論理ゲート群とを
備え、該論理ゲート群を、該デコーダの、各出力ノード
へのデコード出力が順次切り替わる領域ではそのデコー
ド出力をそのまま該バッファに出力し、該デコーダの、
各出力ノードへのデコード出力が一定である領域では、
そのデコード出力、あるいはこれとは別の信号のいずれ
かを制御信号に基づいて該バッファに出力するよう構成
したので、上記のものと同様、行方向、列方向の画素数
が異なる複数の表示方式の画像を、データ信号に時間軸
の変調処理を施すことなく、データ信号の表示方式に合
わせて表示することができる。
【００２７】
【実施例】
（実施例１）図１は本発明の第１の実施例による液晶表
示装置を説明するための図であり、図１（ａ）は、該液
晶表示装置により表示される複数の表示方式における表
示画像を模式的に示し、図１（ｂ）は、上記液晶表示装
置の構成を示す。
【００２８】図において、１は本実施例の液晶表示装置
で、２ａは画素数の多い表示方式（Ａ方式）のデータ信
号をその表示部に表示させたときの表示画像、２ｂは画
素数の少ない表示方式（Ｂ方式）を該表示部に表示させ
たときの表示画像である。例えば本表示装置を情報端末
用として用いた場合に、Ａ方式のデータ信号に対応する
表示画像２ａは、その精細度が高いものとなり、Ｂ方式
のデータ信号に対応する表示画像２ｂは、精細度の低い
ものとなる。ここではＢ方式として、Ａ方式に比べると
行方向、列方向ともに画素数が少ないものについて述べ
るが、本発明は、Ｂ方式が、Ａ方式に比べて行方向及び
列方向のいずれか一方についてのみが画素数が少ないも
のである場合にも適用できることは言うまでもない。
【００２９】ここで、ゲートドライバ（走査信号駆動回
路）４を構成するシフトレジスタは、その各段の出力が
論理ゲート、バッファを通じて表示部内の走査信号線１
０１に供給されるようになっている。一方ソースドライ
バ（データ駆動回路）５を構成するシフトレジスタ１５
は、その各段の出力が論理ゲート、及びバッファを通じ
て、映像信号線１０８と各データ信号線１０２との間の
アナログスイッチ１１１の制御信号となるようにしてあ
る。なお、図６と同一符号は従来の液晶表示装置と同一
のものを示している。
【００３０】図２は上記ゲートドライバ４を構成するシ
フトレジスタの回路構成を示す。図において、１４は、
単位レジスタ１４ａを各走査信号線１０１に対応させて
シリアルに複数接続してなるシフトレジスタで、各単位
レジスタ１４ａは、準スタティック型のＤ−フリップフ
ロップを用いて構成されている。シフトレジスタ１４の
一端（紙面左端）には、スタートパルスＳＰと表示方式
切り替え信号（制御信号）Ａとを入力とするＡＮＤ回路
１４ｂが接続されており、初段の単位レジスタ１４ａに
は、該両信号のＡＮＤ出力が入力されるようになってい
る。上記シフトレジスタ１４の各段の信号ノードのう
ち、Ｂ方式の表示画面２ｂの上端に対応する信号ノード
Ｂｕには、スタートパルスが、信号／Ａによって制御さ
れるクロックトインバータ２４ａを介して入力される。
また上記シフトレジスタ１４の各段の信号ノードのう
ち、Ｂ方式の表示画面２ｂの下端に対応する信号ノード
Ｂｄには、信号／Ａによって制御されるクロックトイン
バータ２４ｂを介して０レベルが入力される。
【００３１】ここでは、信号Ａが１レベルの場合には、
シフトレジスタは、通常のシフト動作を行う。つまりシ
フトレジスタの左端からスタート信号ＳＰが入力され、
それがクロック信号φ（／φ）に応じて順に送られて行
く。これがＡ方式のデータ信号の表示を行う際のシフト
レジスタ１４の動作である。
【００３２】一方信号Ａが０レベルの場合には左端のＡ
ＮＤ回路１４ｂの出力はスタート信号に関係なく０レベ
ルである。このスタート信号（０レベル）はクロック信
号に応じて順に送られて行くが、シフトレジスタの、Ｂ
方式の表示画面２ｂの上端に対応する信号ノードＢｕの
直前のクロックトインバータ２５ａが信号Ａによってオ
フとなっているため、その先には送られない。
【００３３】上記信号ノードＢｕにはスタート信号ＳＰ
が入力され、シフトレジスタ１４の該信号ノードＢｕ以
降の、Ｂ方式の表示画面２ｂに対応した部分では、クロ
ック信号に対応してこのスタート信号ＳＰが順に送られ
る。シフトレジスタ１４の、Ｂ方式の表示画面２ｂの下
端に対応する信号ノードＢｄの直前のクロックトインバ
ータ２５ｂは、上記信号ノードＢｕ直前のものと同様信
号Ａによってオフとなっており、そのためスタート信号
は上記信号ノードＢｄの先には送られない。代わってこ
の信号ノードＢｄには０レベルが入力される。従って、
信号Ａが０レベルの場合には、Ｂ方式の表示領域２ｂに
おいてのみ、順に選択レベルが走査信号線１０１に出力
される。一方、該Ｂ方式のデータ信号を表示していると
きの表示画像の両端部のアナログスイッチ（サンプリン
グゲート）１１１には、常に非選択レベルが出力され
る。
【００３４】この場合、シフトレジスタの途中の信号ノ
ードに入力されるスタートパルスについては、シフトレ
ジスタの他の信号ノードの出力に対する信号の並進対称
性が崩れている。
【００３５】つまり、上記信号ノードにスタートパルス
を入力するための回路構成に起因して、シフトレジスタ
のスタート信号が入力される信号ノードと他の信号ノー
ドとでは、出力される信号のタイミングがずれている。
【００３６】従って、これがデータ駆動回路においてサ
ンプリングタイミングずれにつながり表示に影響するこ
との無いように、例えば、シフトレジスタを構成する単
位レジスタについて、その構成トランジスタのチャネル
幅あるいはチャネル長さを選択的に変えたり、上記タイ
ミングを合わせるために、上記シフトレジスタの所要の
信号ノードに遅延用の負荷を設けたりすることが望まし
い。
【００３７】また、シフトレジスタにおけるスタートパ
ルスの入力ノードは、かならずしもＢ表示領域の境界に
対応するシフトレジスタの信号ノードにきちんと合わせ
る必要はなく、オーバースキャンを考慮して数画素分外
側に設けることも設計上充分に考慮すべきである。
【００３８】図３は上記シフトレジスタの出力とバッフ
ァとの間の論理回路群を示す。図において、１６はシフ
トレジスタ１４の出力とバッファ（図示せず）との間に
設けられている論理回路群で、上記シフトレジスタの各
段の出力に対応する複数の単位論理回路１６ａからな
る。ここでＸ１、・・・Ｘｍはシフトレジスタ１４の出
力である。但し、所望の駆動信号を得るための、論理ゲ
ートによるパルス幅の変換などは既に行われているもの
とする。ＲＢは、Ｂ方式のデータ信号の表示領域に対応
する、シフトレジスタの出力領域で、この出力領域ＲＢ
に対応する単位論理回路１６ｂは、直列接続の２つのイ
ンバータ２６からなり、切り替え信号Ａに関係なくシフ
トレジスタ１４の出力をそのまま通過させてバッファへ
出力する。
【００３９】一方、ＲＡはＢ方式のデータ信号の表示領
域上下の余白領域に対応する、シフトレジスタの出力領
域で、この出力領域ＲＡに対応する単位論理回路１６ａ
は、信号Ａにより制御され、シフトレジスタの出力を受
けるクロックトインバータ２６ａと、信号／Ａにより制
御され、余白サンプリング制御信号ＢＣを受けるクロッ
クトインバータ２６ｂと、該両インバータ２６ａ，２６
ｂの出力に共通接続されたインバータ２６とからなる。
この単位論理回路１６ａは、信号Ａが１レベルの場合に
はシフトレジスタ１４の出力を通過させて直接バッファ
に出力し、信号Ａが０レベルの場合には余白部サンプリ
ング制御信号ＢＣをシフトレジスタ１４の出力のかわり
にバッファに出力する。
【００４０】上記説明では、ゲートドライバを構成する
シフトレジスタについて説明したが、ソースドライバを
構成するシフトレジスタも、行方向（水平走査方向）と
列方向（垂直走査方向）の違いがあるだけで、その他は
上記ゲートドライバのものと同様な構成となっている。
【００４１】図４は上記各駆動回路の駆動タイミングの
一例を示し、図４（ａ）は走査信号駆動回路の動作タイ
ミングを説明するための波形図、図４（ｂ）はデータ駆
動回路の動作タイミングを説明するための波形図であ
る。
【００４２】図において、ＢＣＧが列方向の余白部サン
プリング制御信号であり、これに対応して走査信号側
（垂直方向）の上下の余白部に対応する走査信号線が選
択レベルとなり、これに対応する画素に余白部に対応す
る映像信号がデータ信号線に入力される。
【００４３】図４（ｂ）には図４（ａ）のひとつの走査
信号線Ｘ2に対応する時間内のデータ駆動回路のタイミ
ングの一例を示す。ここでＢＣＳは行方向の余白部サン
プリング制御信号である。この信号に対応して、表示部
の左右の余白部に対応する映像信号がデータ信号線に入
力される。
【００４４】上記シフトレジスタの出力領域Ａ，Ｂによ
って、論理回路やバッファの構成が異なれば出力信号の
遅延量が異なることとなり、データ駆動回路においてサ
ンプリングタイミングずれにつながる可能性がある。
【００４５】そのため該シフトレジスタの、一部を走査
する時にシフト動作が行われる領域と、該シフトレジス
タの、一部を走査する時にシフト動作が行われない領域
との間で、出力信号の遅延量が揃うよう、上記のように
単位レジスタの構成トランジスタのチャネル幅を調整し
たり、タイミングを合わせるための遅延用の負荷をシフ
トレジスタの所要の信号ノードに設けたりすることが望
ましい。
【００４６】また、図９は上記両方式における駆動タイ
ミングを説明するための図であり、図９（ａ）はＡ方式
の駆動タイミングの波形図、図９（ｂ）はＢ方式の駆動
タイミングの波形図である。ここではＡ方式ではＢ方式
に比べて精細度が高いため、駆動周波数は高いものにな
る。また、上記両方式では、ゲート駆動回路（走査信号
線駆動回路）の出力パルス、ソース駆動回路（データ信
号線駆動回路）のサンプリングパルスもデューティ比の
異なったものになっている。
【００４７】Ａ方式のデータ信号（ビデオ信号）につい
ては、上記駆動回路の通常動作により画像表示すること
ができる。一方Ｂ方式のデータ信号（ビデオ信号）を表
示するためには、ドライバ（駆動回路）を構成するシフ
トレジスタの中央部のみを走査する必要がある。
【００４８】次に作用効果について説明する。
【００４９】この実施例では、そのドライバ内部の走査
法の切り替えを制御信号Ａによって行うようにしてい
る。またＢ方式のデータ信号に対応する表示において
は、表示画面の周縁部分が余白となり、通常この部分に
は黒表示を行う。この黒表示部分については、以下に説
明するようにして映像信号を書き込む。
【００５０】即ち、Ｂ方式のデータ信号に対しては、表
示画像の左右両側部の余白部には、水平ブランキング時
間の一部において、この部分に対応するアナログスイッ
チ１１１を開き、対応する映像信号を書き込む。一方、
表示の上下の余白部には垂直ブランキング時間の一部に
対応する走査信号線をすべてオンとし、その間にソース
ドライバを通じて対応する映像信号をデータ信号線に書
き込むことによって行う。この方式によれば余白部は必
ずしも黒しか表示できない訳ではなく、余白部には任意
の階調の表示を行うことが可能である。
【００５１】このように本実施例では、走査信号駆動回
路、データ駆動回路が表示切り替え信号Ａによって制御
される構成としたので、映像信号の時間軸を変調しなく
ても表示部の上下端部や左右側部にしかるべき大きさの
余白部を形成することができ、所定のアスペクト比、表
示容量を持つ複数の表示方式の切り替えが可能となる。
【００５２】（実施例２）図５は本発明の第２の実施例
による表示装置を説明するための図であり、この実施例
では、第１実施例の各駆動回路を構成するシフトレジス
タを双方向走査可能なものとしたものである。ここで
は、入力初段以外の単位レジスタ３０ｂは、２つのクロ
ックドインバータを逆方向に並列接続してなる並列接続
体を、２つ直列に接続して構成されている。また入力初
段の単位レジスタ３０ａは、１つのクロックドインバー
タの出力に上記並列接続体を接続した構成となってい
る。上記単位レジスタにクロック信号とともに入力され
る信号Ｒがシフトレジスタの走査方向の切り替え用の信
号となっている。ここではシフトレジスタ３０の両側か
らスタート信号ＳＰと信号ＡとのＡＮＤが入力される。
またＢ方式の表示画面の左端（上端）に対応する、シフ
トレジスタの信号ノードＢｕ’には、スタート信号と信
号ＲとのＡＮＤ入力がクロックトインバータ３１ａを介
して、信号Ａが０レベルの場合のみ入力される。Ｂ方式
の表示画面の右端（下端）に対応する、シフトレジスタ
の信号ノードＢｄ’には、スタート信号ＳＰと信号／Ｒ
のＡＮＤ出力がクロックトインバータ３１ｂを介して、
信号Ａが０レベルの場合のみ入力される。
【００５３】これによって信号Ａが１レベルの場合には
シフトレジスタ３０全体が走査され、かつその走査方向
が信号Ｒによって切り替え可能となる。
【００５４】一方信号Ａが０レベルの場合には、シフト
レジスタ３０の中でそのＢ方式の表示画面に対応する領
域のみが走査され、かつこの走査領域中では走査方向を
切り替えることができる。この場合にもシフトレジスタ
とバッファとの間には図３に示すような論理ゲート群が
設けられており、第１の実施例の場合と同様の表示を得
ることができる。
【００５５】（実施例３）図７は本発明の第３の実施例
による表示装置を説明するための図であり、これは、上
記第１の実施例におけるゲート駆動回路及びソース駆動
回路を構成するシフトレジスタを、デコーダに置き換え
たのもである。
【００５６】図において、４０は上記ゲート駆動回路を
構成するデコーダで、図７（ａ）に示すように、各走査
信号線に対応する単位選択回路４０ａを複数有してい
る。該各単位選択回路４０ａの出力は、上記第１の実施
例と同様上記論理回路群１６の対応する単位論理回路１
６ａ，１６ｂに接続されている。これらの単位論理回路
１６ａ，１６ｂは図７（ｄ），図７（ｃ）に示すように
上記第１の実施例における構成と全く同一である。ま
た、上記単位選択回路４０ａは、図７（ｂ）に示すよう
に、複数の入力データ信号を受ける２つのＮＡＮＤ回路
４１と、該ＮＡＮＤ回路４１の出力を入力とするＡＮＤ
回路４２とからなる。
【００５７】このような構成の本実施例では、上記シフ
トレジスタを用いる第１の実施例と同様、データ信号
（映像信号）に時間軸の変調をかけなくても、行方向、
列方向の画素数が異なる複数の表示方式のデータ信号
を、一つの表示装置においてその動作を切り替えて表示
することが可能となり、その切り替えもデータ制御信号
の切り替えによって行うことができ、非常に簡便であ
る。
【００５８】また、この実施例では、データ制御信号を
変えることによって、上記デコーダ４０における走査領
域、つまり単位選択回路を駆動する範囲と、走査タイミ
ング、つまり該単位選択回路の駆動タイミングを変更で
きる。
【００５９】（実施例４）図８は本発明の第４の実施例
による表示装置を説明するための図であり、第１実施例
の構成において、データ駆動回路中のアナログスイッチ
１１１とは別にデータバスライン１０２に余白部映像信
号を入力するためのアナログスイッチ１１２を設けたも
のである。これらのアナログスイッチ１１２は余白部映
像信号入力線１１３と各データ信号線１０２との間に接
続されている。
【００６０】ここで、上記Ｂ方式の表示画像における左
右の余白部に対応するアナログスイッチ１１２は、制御
信号ＢＣＳによってオン，オフが制御される。
【００６１】この実施例では、上記第１の実施例の効果
に加えて、映像信号の行方向走査時のブランキング部に
余白部に対応する映像信号を挿入する必要がなくなり、
外部の制御回路が簡略化される。
【００６２】またＢ方式の表示画像の、左右の余白以外
の領域に対応するデータ信号線にも、別の制御信号ＢＣ
Ｓ’によってオン，オフ制御されるアナログスイッチ１
１２ａを介して余白部映像信号を入力する構成とするこ
とができる。これによってＢ方式の表示画像における上
下の余白部に対応する映像信号もこのアナログスイッチ
１１２ａを通じて入力することが可能となる。
【００６３】
【発明の効果】以上のように本発明によれば、走査信号
駆動回路あるいはデータ駆動回路を構成するシフトレジ
スタを、スタート信号が入力されるノードが、制御信号
により設定され、該設定されたノードの直前の単位レジ
スタが、該制御信号により非動作状態となるようにし、
シフト動作のスタート位置及び終了位置の一方またはそ
の両者を制御信号によって切替え可能な構成としたの
で、該シフトレジスタにおいて、走査信号線やデータ信
号線の選択信号を一端側から他端側にシフトさせる範囲
を変えることができる。これにより行方向、列方向の画
素数が異なる複数の表示方式の画像を、データ信号に時
間軸の変調処理を施すことなく、データ信号の表示方式
に合わせて表示することができる効果がある。
【００６４】つまり、サイズの大きな表示画面の映像信
号に対しては、上記シフトレジスタの全範囲に渡ってシ
フト動作を行い、サイズの小さい表示画面の映像信号に
対しては、上記シフトレジスタの限られた範囲でシフト
動作をさせることにより、データ信号の時間軸を変調し
なくても表示部の上下端部や左右側部にしかるべき大き
さの余白部を形成することができ、所定のアスペクト
比、表示容量を持つ複数の表示方式の切り替えが可能と
なる。
【００６５】この発明によれば、走査信号駆動回路及び
データ駆動回路の少なくとも一方が、表示切り替え信号
によって制御され、この表示切り替えによって表示部で
は、表示画面の周辺部が余白領域となるようにしたの
で、サイズの大きな表示画面の映像信号に対しては、上
記表示画面の全体に渡って画像表示を行い、サイズの小
さい表示画面の映像信号に対しては、上記表示画面の周
辺部を余白とし、該周辺部を除く限られた範囲に画像表
示を行うことにより、データ信号の時間軸を変調しなく
ても表示部の上下端部や左右側部にしかるべき大きさの
余白部を形成することができ、所定のアスペクト比、表
示容量を持つ複数の表示方式の切り替えが可能となる効
果がある。
【００６６】この発明によれば、複数の出力ノードを有
し、複数の入力信号に基づいて所定の出力ノードに信号
を出力するデコーダと、該デコーダの各出力ノードから
の信号を受け、これを走査信号又はサンプリングゲート
制御信号としてバッファへ出力する論理ゲートとを備
え、該論理ゲートを、該デコーダの、各出力ノードへの
デコード出力が順次切り替わる領域ではそのデコード出
力をそのまま該バッファに出力し、該デコーダの、各出
力ノードへのデコード出力が一定である領域では、その
デコード出力、あるいはこれとは別の信号のいずれかを
制御信号に基づいて該バッファに出力するよう構成した
ので、上記と同様、行方向、列方向の画素数が異なる複
数の表示方式の画像を、データ信号に時間軸の変調処理
を施すことなく、データ信号の表示方式に合わせて表示
することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による表示装置における
表示状態を模式的に示す図である。
【図２】上記第１実施例の表示装置の走査信号駆動回路
及びデータ駆動回路を構成するシフトレジスタの回路構
成を示す図である。
【図３】上記シフトレジスタと、その出力側のバッファ
との間に設けられている論理ゲート群を説明するための
図である。
【図４】上記第１実施例の表示装置を構成する各駆動回
路の動作タイミングを示す波形図である。
【図５】本発明の第２の実施例による表示装置の駆動回
路を構成するシフトレジスタの回路構成を示す図であ
る。
【図６】従来のアクティブマトリクス基板を用いた液晶
表示装置の構成を示す図である。
【図７】本発明の第３の実施例による表示装置を構成す
る駆動回路の構成を示す図である。
【図８】本発明の第４の実施例による表示装置を構成す
る駆動回路の構成を示す図である。
【図９】上記第１実施例の表示装置におけるＡ方式、Ｂ
方式での駆動波形を示す図である。
【符号の説明】
２ａ Ａ方式の表示画像 ２ｂ Ｂ方式の表示画像 ４ ゲートドライバ（走査信号駆動回路） ５ ソースドライバ（データ駆動回路） １４，１５，３０ シフトレジスタ １４ａ，１４ｂ，３０ａ，３０ｂ 単位レジスタ １６ 論理回路群 １６ａ，１６ｂ 単位論理回路 ２４ａ，２４ｂ，２５ａ，２５ｂ，２６ａ，２６ｂ ク
ロックドインバータ ２６ インバータ ４０ デコーダ ４０ａ 単位選択回路 ４１ ＮＡＮＤ回路 ４２ ＡＮＤ回路 １０１ 走査信号線（ゲートバスライン） １０２ データ信号線（データバスライン） １０３ 画素ＴＦＴ １０６ 画素容量 １０７ 画素 １０８ 映像信号入力線 １１１，１１２，１１２ａ アナログスイッチ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の走査信号線を順次駆動する駆動回
    路であって、 単位レジスタを該各走査信号線に対応させてシリアルに
    複数接続してなり、所定のノードに入力されたスタート
    信号を、基準信号に基づいて次々に隣の単位レジスタに
    シフトして一端側に送るシフトレジスタを備え、 該シフトレジスタは、該スタート信号が入力されるノー
    ドが、制御信号により設定され、該設定されたノードの
    直前の単位レジスタが、該制御信号により非動作状態と
    なるよう構成されており、 該シフトレジスタは、シフト動作のスタート位置及び終
    了位置の一方またはその両者を該制御信号によって切替
    え可能な構成となっている駆動回路。
  2. 【請求項２】 表示装置における複数の走査信号線、あ
    るいは表示装置におけるデータ信号をサンプリングする
    複数のサンプリングゲートを駆動制御する駆動回路であ
    って、 単位レジスタを該各走査信号線あるいは該各サンプリン
    グゲートに対応させてシリアルに複数接続してなり、所
    定のノードに入力された信号を、基準信号に基づいて次
    々に隣の単位レジスタにシフトして一端側に送るシフト
    レジスタと、 該シフトレジスタの各単位レジスタの保持信号を受け、
    これを走査信号又はサンプリングゲート制御信号として
    バッファへ出力する論理ゲート群とを備え、 該論理ゲート群は、該シフトレジスタの、一部を走査す
    る時にシフト動作が行われる領域ではその出力をそのま
    ま該バッファに出力し、該シフトレジスタの、一部を走
    査する時にシフト動作が行われない領域では、単位レジ
    スタの出力、あるいはこれとは別の信号のいずれかを制
    御信号に基づいて該バッファに出力するよう構成されて
    いる駆動回路。
  3. 【請求項３】 複数の走査信号線、及びこれに交差する
    よう配設された複数のデータ信号線を有し、該走査信号
    線とデータ信号線との交差部への電圧印加により表示が
    行われる表示部と、 複数の走査信号線を順次駆動する走査信号駆動回路と、 複数のデータ信号線を順次駆動するデータ駆動回路とを
    備え、 該走査信号駆動回路及びデータ駆動回路の少なくとも一
    方が、表示切り替え信号によって制御され、この表示切
    り替えによって表示部では、表示画面の周辺部が余白領
    域となるよう構成されている表示装置。
  4. 【請求項４】 前記走査信号駆動回路及びデータ駆動回
    路の少なくとも一方は、 単位レジスタを前記各走査信号線あるいは前記各データ
    信号線に対応させてシリアルに複数接続してなり、所定
    のノードに入力されたスタート信号を、基準信号に基づ
    いて次々に隣の単位レジスタにシフトして一端側に送る
    シフトレジスタを有し、 該シフトレジスタは、該スタート信号がその端部ノード
    と所定の中間ノードとの間で制御信号により切り換えら
    れて入力されるよう構成されている請求項３に記載の表
    示装置。
  5. 【請求項５】 前記データ信号線の順次駆動は、データ
    信号をサンプリングする複数のサンプリングゲートを順
    次駆動制御して行われるものであり、 前記走査信号駆動回路及びデータ駆動回路の少なくとも
    一方は、 単位レジスタを前記各走査信号線あるいは前記各サンプ
    リングゲートに対応させてシリアルに複数接続してな
    り、所定のノードに入力されたスタート信号を、基準信
    号に基づいて次々に隣の単位レジスタにシフトして一端
    側に送るシフトレジスタと、 該シフトレジスタの各単位レジスタの保持信号を受け、
    これを走査信号又はサンプリングゲート制御信号として
    バッファへ出力する論理ゲート群とを備え、 該論理ゲート群は、該シフトレジスタの、一部を走査す
    る時にシフト動作が行われる領域ではその出力をそのま
    ま該バッファに出力し、該シフトレジスタの、一部を走
    査する時にシフト動作が行われない領域では、単位レジ
    スタの出力、あるいはこれとは別の信号のいずれかを制
    御信号に基づいて該バッファに出力するよう構成されて
    いる請求項３に記載の表示装置。
  6. 【請求項６】 前記シフトレジスタは、前記スタート信
    号がその端部ノードと所定の中間ノードとの間で制御信
    号により切り換えられて入力されるよう構成されている
    請求項５に記載の表示装置。
  7. 【請求項７】 前記シフトレジスタは、双方向のシフト
    動作が可能な双方向走査対応のものである請求項４ない
    し６のいずれかに記載の表示装置。
  8. 【請求項８】 該シフトレジスタの途中のノードにスタ
    ート信号を入力する論理ゲートと、 該シフトレジスタの、スタート信号の入力ノードとそれ
    以外のノードとで、該シフトレジスタの出力信号の遅延
    量が一定となるようにする第１の遅延時間調整手段とを
    備えた請求項４または６に記載の表示装置。
  9. 【請求項９】 該シフトレジスタの、一部を走査する時
    にシフト動作が行われる領域と、該シフトレジスタの、
    一部を走査する時にシフト動作が行われない領域との間
    で、出力信号の遅延量を一定とする第２の遅延時間調整
    手段を有する請求項５または６に記載の表示装置。
  10. 【請求項１０】 表示装置における複数の走査信号線、
    あるいは表示装置における、データ信号をサンプリング
    する複数のサンプリングゲートを駆動制御する駆動回路
    であって、 複数の出力ノードを有し、複数の入力信号に基づいて所
    定の出力ノードに信号を出力するデコーダと、 該デコーダの各出力ノードからの信号を受け、これを走
    査信号又はサンプリングゲート制御信号としてバッファ
    へ出力する論理ゲート群とを備え、 該論理ゲート群は、該デコーダの、各出力ノードへのデ
    コード出力が順次切り替わる領域ではそのデコード出力
    をそのまま該バッファに出力し、該デコーダの、各出力
    ノードへのデコード出力が一定である領域では、そのデ
    コード出力、あるいはこれとは別の信号のいずれかを制
    御信号に基づいて該バッファに出力するよう構成されて
    いる駆動回路。
  11. 【請求項１１】 前記データ信号線の順次駆動は、デー
    タ信号をサンプリングする複数のゲートを順次駆動制御
    して行われるものであり、 前記走査信号駆動回路及びデータ駆動回路の少なくとも
    一方は、 複数の出力ノードを有し、複数の入力信号に基づいて所
    定の出力ノードに信号を出力するデコーダと、 該デコーダの各出力ノードからの信号を受け、これを走
    査信号又はサンプリングゲート制御信号としてバッファ
    へ出力する論理ゲート群とを備え、 該論理ゲート群は、該デコーダの、各出力ノードへのデ
    コード出力が順次切り替わる領域ではそのデコード出力
    をそのまま該バッファに出力し、該デコーダの、各出力
    ノードへのデコード出力が一定である領域では、そのデ
    コード出力、あるいはこれとは別の信号のいずれかを制
    御信号に基づいて該バッファに出力するよう構成されて
    いる請求項３に記載の表示装置。
  12. 【請求項１２】 該デコーダの、各出力ノードへのデコ
    ード出力が順次切り替わる領域と、該デコーダの、各出
    力ノードへのデコード出力が一定である領域との間で、
    デコード出力の遅延量を一定とする遅延時間調整手段を
    有する請求項１１に記載の表示装置。
  13. 【請求項１３】 前記表示画面の周辺部に表示される余
    白領域に対応する映像信号は、水平ブランキング時間、
    又は垂直ブランキング時間にデータ駆動回路から各デー
    タ信号線に供給される請求項３ないし９、１１、１２の
    いずれかに記載の表示装置。
  14. 【請求項１４】 前記表示画面の周辺部に表示される余
    白領域に対応する映像信号の少なくとも一部は、映像信
    号をデータ駆動回路からデータ信号線に供給するアナロ
    グスイッチとは別のアナログスイッチを通じて水平ブラ
    ンキング時間、又は垂直ブランキング時間に各データ信
    号線に供給される請求項３ないし９、１１、１２、１３
    のいずれかに記載の表示装置。
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