JP3993725B2 - 液晶駆動回路，半導体集積回路及び液晶パネル - Google Patents

液晶駆動回路，半導体集積回路及び液晶パネル Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶素子を駆動させるための液晶駆動回路，液晶駆動回路内に配置される半導体チップ及び半導体チップ内に形成される基準電圧バッファ回路に関するものである。
【０００２】
【従来の技術】
従来より、相対向する１対のガラス基板の間に液晶を介在させる一方、１対のガラス基板の間に電圧を印加して、液晶がその配向状態に応じて光の透過率を変化させる性質を利用して、図形，文字，記号などの各種の視覚的情報を表示しうるように構成された液晶パネルや、この液晶パネルに駆動回路を付加した液晶モジュール）が知られている。
【０００３】
図９は、従来の液晶モジュール１００の平面図である。同図に示すように、液晶モジュール１００は、液晶パネル１０１と、液晶パネル１０１の液晶表示部１０１ａ中の液晶素子１０２を駆動させるための駆動回路とに分かれる。液晶パネル１０１の液晶表示部１０１ａには、液晶を挟む１対のガラス基板が設けられていて、図９に現れている一方のガラス基板（上方のガラス基板）と、図９には現れていない対向ガラス基板（下方のガラス基板）との間に、液晶素子１０２とＴＦＴ１０３とがマトリクス状に配置されている。液晶素子１０２は、例えば上方のガラス基板の下面に形成された透明電極と、対向ガラス基板の上面に形成された対向透明電極の間に介在する液晶により構成されている。また、ＴＦＴ１０３は、上方のガラス基板の下面において透明電極に接続されて、透明電極の電圧を制御するためのトランジスタである。
【０００４】
また、駆動回路は、各ＴＦＴ１０３のソースの電圧を制御するための複数（この例では８個）のソースドライバ１０４と、各ＴＦＴ１０３のゲートの電圧を制御するためのゲートドライバ１０５と、ソースドライバ１０４及びゲートドライバ１０５に供給する電圧信号や制御信号を生成するための電圧生成・制御用回路１２０と、電圧生成・制御用回路１２０とソースドライバ１０４との間に設けられた第１配線用基板１１０と、電圧生成・制御回路１２０とゲートドライバ１０５との間に設けられた第２配線用基板１１２とを備えている。第１配線用基板１１０と各ソースドライバ１０４とはフレキシブル配線１１１を介して接続され、第２配線用基板１１２と各ゲートドライバ１０５とはフレキシブル配線１１３を介して接続されている。駆動回路のうち各ソースドライバ１０４と各ゲートドライバ１０５とは液晶表示部１０１ａを除く液晶パネル１０１に配設されている。すなわち、いわゆるＣＯＧ（Chip On Glass）タイプの構造となっている。各ソースドライバ１０４は、例えば８個のＬＳＩチップ上に個別に形成されている。
【０００５】
そして、液晶パネル１０１において、駆動回路の各ソースドライバ１０４から図９に示す列（コラム）に沿って多数のデータ線１０６が液晶表示部１０１ａに延びており、各データ線１０６は各ＴＦＴ１０３のソースに接続されている。また、ゲートドライバ１０５から図９に示す行（ロウ）に沿って多数のゲート線１０７が液晶表示部１０１ａに延びており、各ゲート線１０７は各ＴＦＴ１０３のゲートに接続されている。また、液晶素子１０２に印加する電圧の制御の方式としては、透明電極が対向透明電極よりも高電位であるときの電圧極性を“正”と定義したときに、対向透明電極の電圧を一定の時間間隔で正負切り換える一方、ＴＦＴ側の透明電極の電圧はｎ段階（この例では６４段階）の電圧値に制御するという第１のタイプと、対向透明電極の電圧は一定（例えば中間電位ＶＤＤ／２）にしておき、ＴＦＴ側の透明電極の電圧を一定の時間間隔で交互に正負ｎ段階（この例では６４段階，合計１２８段階）の電圧値に反転させる第２のタイプとがある。いずれの方式においても、液晶素子１０２に印加される電圧が常に同じ極性であれば、液晶の劣化による明度の誤差が生じるのを回避するようにしている。
【０００６】
図１０は、従来の第１のタイプのソースドライバ１０４Ａの構成を概略的に示すブロック回路図である。同図に示すように、ソースドライバ１０４Ａ内には、基準電圧配線１３１が機械的に接続される部分であるパッド１３３と、基準電圧配線１３１の信号を受けて、さらに細分化した基準電圧を生成する基準電圧生成用抵抗部１３２と、基準電圧生成用抵抗部１３２に接続される多数の電圧レベル選択回路１３４と、各電圧レベル選択回路１３４の後段側に配置された出力バッファ１３５とを備えている。つまり、電圧に関する信号をできるだけソースドライバ１０４Ａ内で生成するようにして基準電圧のみを外部から生成されたものを受ける構成になっている。
【０００７】
基準電圧配線１３１は、電圧生成・制御用回路１２０とソースドライバ１０４Ａとを接続する配線であって、その一部が上記フレキシブル配線１１１となっている。なお、基準電圧配線以外のデータ信号線（例えば６ビット）もソースドライバ１０４Ａに接続されており、第１配線用基板１１０は、極めて多くの配線を支持するために何層もの基板を積層した構造となっている。
【０００８】
基準電圧生成用抵抗部１３２は、１つの液晶素子１０２の配向状態をｎ段階（例えば６４段階）に制御してｎ階調（例えば６４階調）の明度を与えるものである。例えば互いに異なる１０段階の電圧値の信号が流れる１０本の基準電圧配線１３１が基準電圧生成抵抗部１３２に接続され、この１０段階の電圧値を基準電圧生成抵抗部１３２によってさらに６４段階の電圧値に細分化するように構成されている。また、上述の第１配線用基板１１０は基準電圧配線１３１などを支持するものである。
【０００９】
各電圧レベル選択回路１３４は、ｎ本の信号線を介して基準電圧生成用抵抗部１３２から電圧信号を受けており、各電圧レベル選択回路１３４は、電圧選択制御信号Ｓvsの制御により、ｎ本の信号線のうちいずれか１つの信号線から供給される電圧信号を通過させて、出力バッファ１３５を介してデータ線１０６に出力するものである。すなわち、電圧選択制御信号Ｓvsにより、ＴＦＴ１０３を経て液晶素子１０２を挟む１対の透明電極の間に印加される電圧を６４段階のうちいずれか１つに制御することにより、当該液晶素子１０２を通過した光の明度が制御される。また、１つのソースドライバ１０４Ａ内において、電圧レベル選択回路１３４は、カラー表示の場合には例えば３８４個ずつ配置されている。
【００１０】
また、図１１は、従来の第２のタイプのソースドライバ１０４Ｂの構成を概略的に示すブロック回路図である。同図に示すように、ソースドライバ１０４Ｂ内には、対向透明電極に印加される中間電圧よりも高電位の基準電圧を受ける正側基準電圧生成用抵抗部１３２ａと、対向透明電極に印加される中間電圧よりも低電位の基準電圧を受ける負側基準電圧生成部１３２ｂとが設けられていて、各電圧レベル選択回路１３４は、正側基準電圧生成抵抗部１３２ａの出力を受ける正側電圧レベル選択回路１３４ａと、負側基準電圧生成抵抗部１３２ｂの出力を受ける負側電圧レベル選択回路１３４ｂとに分けられ、正側電圧レベル選択回路１３４ａと負側電圧レベル選択回路１３４ｂとが交互に配置されている。そして、正側電圧レベル選択回路１３４ａと負側電圧レベル選択回路１３４ｂとの出力を受けるセレクタ１３６により、セレクタ制御信号Ｓseに応じて、正側電圧レベル選択回路１３４ａの出力と負側電圧レベル選択回路１３４ｂの出力とを交互に切り換えて、両者の出力側に配置される出力バッファ１３５，１３５に供給するように制御される。つまり、相隣接する２つの出力バッファ１３５，１３５からは、一定の時間間隔で交互に高低切り換わる電圧信号が出力されることになる。すなわち、相隣接するデータ線１０６に接続される液晶素子１０２には、常に正負逆の電圧が印加された状態となり、かつ、その状態が一定の時間間隔で逆転することになる。このように、第２のタイプの液晶モジュールに配置されるソースドライバ１０４Ｂにおいては、相隣接するデータ線１０６の電圧を交互に高低切り換えることにより、１つの液晶素子１０２に印加される電圧を一定の時間間隔で正負切り換えるように構成されている。
【００１１】
【発明が解決しようとする課題】
ここで、上記第１のタイプ，第２のタイプのいずれにおいても、ソースドライバ１０４に供給される基準電圧の電圧値のばらつきの少ないことが要求される。例えば数ボルトの電圧を６４階調や２５６階調に細分化すると、約１０〜２０ｍＶ程度の電圧幅に細分化されるからである。かかる要請から、従来の液晶モジュールにおいては、各ソースドライバ１０４に、電圧生成・制御用回路１２０で生成された基準電圧をできるだけ電圧降下がない状態で供給するために、第１配線用基板１１０と各ソースドライバ１０４とを、抵抗が数Ω程度のフレキシブル配線１１１により接続するようになされている。
【００１２】
しかしながら、上記従来の液晶表示モジュールにおいて、第１のタイプ，第２のタイプのいずれにも共通する不具合として、ソースドライバに基準電圧を供給する基準電圧配線の構造の複雑さがある。特に、コンピュータグラフィックなどの映像表示システムの進歩に伴い、ソースドライバから供給すべき電圧信号をより細分化すべき要請が高まっているので、配線数はますます増大することが予想される。そのために、図９に示す構造において、ソースドライバ１０４とフレキシブル配線１１１を介して接続される第１配線用基板１１０が多層基板を積層した複雑なものとなり、かつ、液晶モジュールのトータルコストの低減を妨げる１つの要因となってきている。
【００１３】
本発明の目的は、各ソースドライバに供給される基準電圧の電圧値のばらつきを抑制しつつ基準電圧を供給するための配線の構造を簡素化しうる手段を講ずることにより、液晶モジュールの小型化やトータルコストの低減を実現することにある。
【００１４】
【課題を解決するための手段】
本発明の液晶駆動回路は、液晶素子を駆動するための複数のソースドライバを液晶パネル上に配置してなる液晶駆動回路を前提とし、上記液晶素子を駆動するための複数の基準電圧を生成する基準電圧生成回路と、上記基準電圧生成回路と上記複数のソースドライバ回路装置のうち特定のソースドライバ回路装置とを接続する複数の導出側基準電圧配線と、上記各ソースドライバ回路装置間を接続する複数のチップ間基準電圧配線と、上記各ソースドライバ回路装置の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、上記各ソースドライバ回路装置は、上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子とにより構成されている。
【００１５】
また、本発明の液晶駆動回路は、液晶素子を駆動するための複数のソースドライバを液晶パネル上に配置してなる液晶駆動回路を前提とし、上記液晶素子を駆動するための複数の基準電圧を生成する基準電圧生成回路と、上記基準電圧生成回路と上記複数のソースドライバ回路装置のうち特定のソースドライバ回路装置とを接続する複数の導出側基準電圧配線と、上記各ソースドライバ回路装置間を接続する複数のチップ間基準電圧配線と、上記各ソースドライバ回路装置の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、上記各ソースドライバ回路装置は、上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、上記各バッファ回路は、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と、上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子とにより構成されていることが好ましい。
【００１６】
これにより、一方のバッファ回路でキャパシタにオフセット電圧に相当する電荷を蓄積している間は、当該バッファ回路と出力側ノードとを電気的に遮断しておき、他方のバッファ回路からオフセットキャンセルされた基準電圧を出力側ノードに出力することが可能になる。そして、この状態を交互に切り換えることで、常にオフセットキャンセルされた基準電圧を出力することができ、出力を停止させなければならない無効期間を低減することができる。
【００１７】
上記第２のノードは、上記第１のスイッチング素子の切り換わりによる第２のノードの電気的変化を補償するための第５のスイッチング素子を介設した閉回路をさらに備えることにより、より安定した基準電圧を出力することができる。
【００１８】
本発明の半導体集積回路装置は、液晶モジュール内に配置され、液晶素子を駆動するためのソースドライバ回路を搭載した半導体集積回路装置を前提とし、上記ソースドライバ回路は、上記半導体集積回路装置の一端部から他の一端部まで延びて、互いに異なる複数の基準電圧を供給するための複数のチップ内基準電圧配線と、上記複数のチップ内基準電圧配線からそれぞれ分岐する分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子とにより構成されている。
【００１９】
また、本発明の半導体集積回路装置は、液晶モジュール内に配置され、液晶素子を駆動するためのソースドライバ回路を搭載した半導体集積回路装置を前提とし、上記ソースドライバ回路は、上記半導体集積回路装置の一端部から他の一端部まで延びて、互いに異なる複数の基準電圧を供給するための複数のチップ内基準電圧配線と、上記複数のチップ内基準電圧配線からそれぞれ分岐する分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、上記各バッファ回路は、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子とにより構成されていることが好ましい。
【００２０】
これにより、一方のバッファ回路でキャパシタにオフセット電圧に相当する電荷を蓄積している間は、当該バッファ回路と出力側ノードとを電気的に遮断しておき、他方のバッファ回路からオフセットキャンセルされた基準電圧を出力側ノードに出力することが可能になる。そして、この状態を交互に切り換えることで、常にオフセットキャンセルされた基準電圧を出力することができ、出力を停止させなければならない無効期間を低減することができる。
【００２１】
上記第２のノードは、上記第１のスイッチング素子の切り換わりによる第２のノードの電気的変化を補償するための第５のスイッチング素子を介設した閉回路をさらに備えることにより、より安定した基準電圧を出力することができる。
【００２２】
本発明の液晶パネルは、複数の液晶素子を駆動するための複数のソースドライバ回路が配置された液晶パネルを前提とし、上記複数の液晶素子を駆動するための複数の基準電圧を、上記複数のソースドライバ回路のうち特定のソースドライバ回路へ供給する複数の導出側基準電圧配線と、上記各ソースドライバ回路間を接続する複数のチップ間基準電圧配線と、上記各ソースドライバ回路の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、上記複数の液晶素子はマトリクス状に上記複数のソースドライバ回路に接続され、上記各ソースドライバ回路は、上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子とにより構成されている。
【００２３】
また、本発明の液晶パネルは、複数の液晶素子を駆動するための複数のソースドライバ回路が配置された液晶パネルを前提とし、上記複数の液晶素子を駆動するための複数の基準電圧を、上記複数のソースドライバ回路のうち特定のソースドライバ回路へ供給する複数の導出側基準電圧配線と、上記各ソースドライバ回路間を接続する複数のチップ間基準電圧配線と、上記各ソースドライバ回路の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、上記複数の液晶素子はマトリクス状に上記複数のソースドライバ回路に接続され、上記各ソースドライバ回路は、上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、上記各バッファ回路は、非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、上記キャパシタの第１の電極に接続された第１のノードと、上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、上記演算器の出力端子に接続された第３のノードと、上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と、上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子とにより構成されていることが好ましい。
【００２４】
これにより、一方のバッファ回路でキャパシタにオフセット電圧に相当する電荷を蓄積している間は、当該バッファ回路と出力側ノードとを電気的に遮断しておき、他方のバッファ回路からオフセットキャンセルされた基準電圧を出力側ノードに出力することが可能になる。そして、この状態を交互に切り換えることで、常にオフセットキャンセルされた基準電圧を出力することができ、出力を停止させなければならない無効期間を低減することができる。
【００２５】
上記第２のノードは、上記第１のスイッチング素子の切り換わりによる第２のノードの電気的変化を補償するための第５のスイッチング素子を介設した閉回路をさらに備えることにより、より安定した基準電圧を出力することができる。
【００３４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の各実施形態における液晶モジュール９０の平面図である。同図に示すように、各実施形態における液晶モジュール９０は、液晶パネル１と、液晶パネル１の液晶表示部１ａ中の液晶素子２を駆動させるための駆動回路とに分かれる。液晶パネル１の液晶表示部１ａには、液晶を挟む１対のガラス基板が設けられていて、図１に現れている一方のガラス基板（上方のガラス基板）と、図１には現れていない対向ガラス基板（下方のガラス基板）との間に、液晶素子２とＴＦＴ３とがマトリクス状に配置されている。液晶素子２は、例えば上方のガラス基板の下面に形成された透明電極と、対向ガラス基板の上面に形成された対向透明電極の間に介在する液晶により構成されている。また、ＴＦＴ３は、上方のガラス基板の下面において透明電極に接続されて、透明電極の電圧を制御するためのトランジスタである。また、図１には、示されていないが、カラーフィルタ，下方のガラス基板，対向透明電極，偏光フィルタなどが設けられていて、下方に光の照射部等が設けられている。上記１対のガラス基板，液晶，各透明電極，ＴＦＴ，カラーフィルタ，偏光フィルタ等により液晶パネル１が構成されている。
【００３５】
また、駆動回路は、各ＴＦＴ３のソースの電圧を制御するための複数の（本実施形態においては８個の）ソースドライバ４と、各ＴＦＴ３のゲートの電圧を制御するためのゲートドライバ５と、ソースドライバ４及びゲートドライバ５とに供給する電圧信号や制御信号を生成するための電圧生成・制御用回路２０とを備えている。また、液晶モジュール９０は、電圧生成・制御用回路２０とソースドライバ４との間に設けられた第１配線用基板１０と、電圧生成・制御回路２０とゲートドライバ５との間に設けられた第２配線用基板１２とを備えている。第１配線用基板１０と各ソースドライバ４とはフレキシブル配線１１を介して接続され、第２配線用基板１２と各ゲートドライバ５とはフレキシブル配線１３を介して接続されている。駆動回路のうち各ソースドライバ４と各ゲートドライバ５とは、液晶パネル１のガラス基板の上に配置されている。すなわち、いわゆるＣＯＧ（Chip On Glass）タイプの構造となっている。各ソースドライバ４は、例えば８個のＬＳＩチップとして個別に設けられている。
【００３６】
そして、液晶パネル１において、駆動回路の各ソースドライバ４から図１に示す列（コラム）に沿って液晶表示部１ａまで多数のデータ線６が延びており、各データ線６は各ＴＦＴ３のソースに接続されている。また、ゲートドライバ５から図１に示す行（ロウ）に沿って液晶表示部１ａまで多数のゲート線７が延びており、各ゲート線７は各ＴＦＴ３のゲートに接続されている。
【００３７】
ここで、本実施形態の特徴は、基準電圧配線がフレキシブル配線１１中には含まれておらず、別に電圧生成・制御用回路２０と１つのソースドライバ４との間に、導出側の基準電圧配線１５が設けられ、さらに、各ソースドライバ４間には、それぞれ抵抗値が数１００Ω程度の導体線からなるチップ間基準電圧配線１６（パネル上基準電圧配線）が設けられ、後述するように、各ソースドライバ４内には各チップ間基準電圧配線１６とで１つの連続した配線となるように形成されたチップ内基準電圧配線が複数個（本実施形態においては１０本）設けられている点である。そして、フレキシブル配線１１には、データ供給用の配線，ソースドライバ４内の回路を制御するための信号を供給する配線，各回路のトランジスタ駆動用電圧を供給する配線などだけが含まれている。
【００３８】
図２は、第１の実施形態における第１のタイプのソースドライバ４Ａの構成を概略的に示すブロック回路図である。同図に示すように、ＬＳＩチップにより構成されるソースドライバ４Ａ内には、それぞれ抵抗値が数Ω〜数１００Ωの導体線からなる１０本のチップ内基準電圧配線１７がＬＳＩチップの端部から端部に亘って形成されており、各チップ内基準電圧配線１７の両端部には、チップ間基準電圧配線１６を機械的に接続するための入力側パッド１８ａと出力側パッド１８ｂとがそれぞれ設けられている。また、ソースドライバ４Ａ内には、各基準電圧配線１７からそれぞれ分岐する各分岐基準電圧配線１７ａが設けられ、この分岐基準電圧配線１７ａと同数の基準電圧生成バッファ３１と、基準電圧生成バッファ３１を制御するための制御回路３０と、各基準電圧生成バッファ３１の信号を受けて、基準電圧をｎ段階（例えば６４段階）に細分化するための基準電圧生成用抵抗部３２と、基準電圧生成用抵抗部３２に接続される多数の電圧レベル選択回路３４と、各電圧レベル選択回路３４の後段側に配置された出力バッファ３５とを備えている。
【００３９】
各電圧レベル選択回路３４は、ｎ本の信号線を介して基準電圧生成用抵抗部３２から電圧信号を受けており、各電圧レベル選択回路３４は、電圧選択制御信号Ｓvsの制御により、ｎ本の信号線のうちいずれか１つの信号線から供給される電圧信号を通過させて、出力バッファ３５を介してデータ線６に出力するものである。すなわち、電圧選択制御信号Ｓvsにより、ＴＦＴ３を経て液晶素子２を挟む１対の透明電極の間に印加される電圧を６４段階のうちいずれか１つに制御することにより、当該液晶素子２を通過した光の明度が制御される。また、１つのソースドライバ４Ａ内において、電圧レベル選択回路３４は、カラー表示の場合には例えば３８４個ずつ配置されている。
【００４０】
図３は、基準電圧生成用抵抗部３２の構成を示す電気回路図である。同図に示すように、基準電圧生成用抵抗部３２は、（ｎ−１）個（この例では６３個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して構成されている。そして、各分岐基準電圧配線１７ａから１０段階に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ９が入力されると、各抵抗体Ｒ１〜Ｒ６３間のノードから、６４段階に細分化された電圧信号Ｖ０〜Ｖ６３を出力するように構成されている。
【００４１】
以上の構成により、本実施形態においては、図９に示す従来の液晶モジュール１００では、第１配線用基板１１０に基準電圧配線を含む多くの配線を搭載し、フレキシブル配線１１１を介して基準電圧をソースドライバ１０４に供給していたが、本実施形態の液晶モジュール９０においては、基準電圧は電圧生成・制御用回路２０から、各基準電圧配線１５，１６，１７を介して各ソースドライバ４に供給されるので、第１配線用基板１０には基準電圧を供給するための配線を搭載する必要がなく、その分、第１配線用基板１０の構造を簡素化できる。すなわち、従来多数の基板を積層して構成していた第１配線用基板の構造を簡素化することにより、液晶モジュール９０の小型化とトータルコストの低減とを図ることができる。
【００４２】
ここで、上述のように、従来の液晶モジュール１００における第１配線用基板１１０中の基準電圧供給配線１３１の抵抗値は数Ω程度であるのに対し、本実施形態の液晶モジュール９０における基準電圧配線１５，チップ内基準電圧配線１７及びチップ間基準電圧配線１６の抵抗値は数Ω〜数１００Ωである。したがって、ソースドライバ４が電圧生成・制御用回路２０から離れるほどソースドライバ４が受ける基準電圧は大きな電圧降下を生じるおそれがある。
【００４３】
そこで、本実施形態においては、基準電圧生成バッファ３１を、各ソースドライバ４内の基準電圧生成用抵抗部３２の直前位置に配置することで、基準電圧配線を通して基準電圧生成抵抗に流入・流出する電流がなくなり、各基準電圧配線１５，１６，１７，１７ａの抵抗が数１００Ωでも電圧降下を抑制するようにしている。
【００４４】
さらに、この基準電圧生成バッファ３１における入力電圧と出力電圧の差（オフセット電圧）をできるだけ低減するための手段も講じている。その点について、以下に説明する。
【００４５】
図４（ａ），（ｂ），（ｃ）は、本実施形態におけるオフセットキャンセル機能を有する基準電圧生成バッファ３１Ａの構成と、そのスイッチの開閉制御とを示す電気回路図である。
【００４６】
図４（ａ）に示されるように、この基準電圧生成バッファ３１Ａは、演算増幅器Ｏpaと、キャパシタＣoff と、４つのスイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2とを備えている。演算増幅器Ｏpaの非反転入力端子は、入力側ノードＮ０を介して入力側の信号線である分岐基準電圧配線１７ａに接続されている。演算増幅器Ｏpaの反転入力端子はノードＮ２を介してキャパシタＣoff の一方の電極に接続されている。また、キャパシタＣoff の他方の電極はノードＮ１に接続され、さらに、ノードＮ１とノードＮ０との間にスイッチＳＷa2が介設されている。ノードＮ２にはスイッチＳＷb1を介設した閉回路が付設されている。演算増幅器Ｏpaの出力側端子はノードＮ３に接続されており、ノードＮ３とノードＮ２との間にスイッチＳＷa1が介設され、ノードＮ３とノードＮ１との間にスイッチＳＷb2がそれぞれ介設されている。そして、スイッチＳＷa1，ＳＷa2は制御回路３０から出力される制御信号Ｓａにより開閉制御され、スイッチＳＷb1，ＳＷb2は制御回路３０から出力される制御信号Ｓｂにより開閉制御される。各スイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2は、通常ＭＯＳトランジスタによって構成されている。スイッチＳＷb1はスイッチＳＷa1とオン・オフ動作を反転させて、スイッチＳＷa1の寄生容量をキャンセルする動作補償用のものである。
【００４７】
ここで、基準電圧生成バッファ３１Ａにおいて、演算増幅器Ｏpaが介在することで、入力側ノードＮ０からノードＮ３に電流が流入することはない。また、一般的な演算増幅器は、２つの入力端子から受ける電圧の差分を増幅する差分増幅器として機能するものであるが、本実施形態における演算増幅器Ｏpaは、出力電圧を一方の入力電圧としてフィードバックする負帰還型の構造となっており、このような演算増幅器Ｏpaは、出力電圧Ｖout が入力電圧Ｖinに等しくなるように動作する。ただし、演算増幅器Ｏpaを設けただけでは、その入力側ノードＮ０と出力側のノードＮ３との間に、ある程度の電位差つまりオフセット電圧Ｖoff が発生する。そこで、キャパシタＣoff を設けることにより、オフセット電圧Ｖoff をキャンセルするようにしている。
【００４８】
この基準電圧生成バッファ３１Ａにおける動作について、図４（ｂ），（ｃ）を参照しながら説明する。まず、図４（ｂ）に示すように、スイッチＳＷa1，ＳＷa2を閉じて（オン状態）、スイッチＳＷb1，ＳＷb2を開く（オフ状態）。このとき、ノードＮ１の電圧は入力信号Ｖinの電圧値に、ノードＮ２の電圧は入力信号Ｖinの電圧値に演算増幅器Ｏpaのオフセット電圧Ｖoff が加わった電圧値（Ｖin＋Ｖoff ）になる。したがって、ノードＮ１−Ｎ２間に介在するキャパシタＣoff には、演算増幅器Ｏpaのオフセット電圧Ｖoff に相当する電荷が蓄積される。
【００４９】
次に、図４（ｃ）に示すように、キャパシタＣoff に蓄積された電荷を放出しないように、スイッチＳＷa1，ＳＷa2を開き（オフ状態）、スイッチＳＷb1，ＳＷb2を閉じる（オン状態）。すると、オフセット電圧Ｖoff をキャンセルした電圧が出力電圧Ｖout として出力される。これにより、入力信号Ｖinの電圧値にほぼ等しい電圧を出力することができる。その後、図４（ｂ）に示す接続状態と、図４（ｃ）に示す接続状態とを一定の時間間隔毎に（１クロックサイクル毎とは限らない）交互に切り換えて、オフセットキャンセル機能を果たしていく。
【００５０】
このようなオフセットキャンセル機能を付加した基準電圧生成バッファ３１Ａを設けることにより、基準電圧配線１７から細分化される前の基準電圧として高精度の電圧値を基準電圧生成抵抗部３２に供給することができ、ひいては、各液晶素子２に印加される制御用電圧値のばらつきを抑制することができる。
【００５１】
（第２の実施形態）
上記第１の実施形態における図４（ａ）に示すオフセットキャンセル機能を有する基準電圧生成バッファ３１Ａにおいては、基準電圧配線から供給される基準電圧値は、図４（ｂ）に示す状態では、ノードＮ３の電圧は（Ｖin＋Ｖoff ）となっており、オフセットされた基準電圧が出力されることになる。ところが、キャパシタＣoff にオフセット電圧Ｖoff が充電されるまで図４（ｂ）の状態を保持する必要があるため、この期間が長くなると、オフセットキャンセルされた電圧値が基準電圧として基準電圧生成用抵抗部３２に供給される期間が短くなるので、今後の低電圧化，高精細化に対応できなくなるおそれがある。
【００５２】
そこで、本実施形態では、より確実にオフセットキャンセルを実現できる基準電圧生成バッファを設けた例について説明する。本実施形態においても、第１の実施形態における液晶モジュール９０，ソースドライバ４，基準電圧生成用抵抗部３２（図１〜図３参照）の基本構成をそのまま採用するものとする。
【００５３】
図５は、本実施形態の基準電圧生成バッファ３１Ｂの構成を示す電気回路図である。本実施形態における基準電圧生成バッファ３１Ｂは、演算増幅器Ｏpaと、キャパシタＣoff と、５つのスイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2，ＳＷc とを備えた第１バッファ回路３１Baと、演算増幅器Ｏpaと、キャパシタＣoff と、５つのスイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2，ＳＷd とを備えた第２バッファ回路３１Bbとを備えている。第１バッファ回路３１Baにおいて、演算増幅器Ｏpaの非反転入力端子は、入力側のノードＮ０を介して入力側の信号線である分岐基準電圧配線１７ａに接続されている。演算増幅器Ｏpaの反転入力端子はノードＮ2aを介してキャパシタＣoff の一方の電極に接続されている。また、キャパシタＣoff の他方の電極はノードＮ1aに接続され、さらに、ノードＮ1aとノードＮ０との間にスイッチＳＷa2が介設されている。ノードＮ2aにはスイッチＳＷb1を介設した閉回路が付設されている。演算増幅器Ｏpaの出力側端子はノードＮ3aに接続されており、ノードＮ3aとノードＮ2aとの間にスイッチＳＷa1が介設されている。さらに、基準信号出力部となる出力側ノードＮ４とノードＮ3aとの間にはスイッチＳＷc が、出力側ノードＮ４とノードＮ1aとの間にはスイッチＳＷb2がそれぞれ介設されている。
【００５４】
第２バッファ回路３１Bbは、第１バッファ回路３１BaにおけるスイッチＳＷc に代えてスイッチＳＷd を、スイッチＳＷa1，ＳＷa2に代えてスイッチＳＷb1，ＳＷb2を、スイッチＳＷb1，ＳＷb2に代えてスイッチＳＷa1，ＳＷa2を、ノードＮ1a，Ｎ2a，Ｎ3aに代えてノードＮ1b，Ｎ2b，Ｎ3bをそれぞれ配置した構成となっている。そして、第１バッファ回路３１Ba及び第２バッファ回路３１Bbにおいて、スイッチＳＷa1，ＳＷa2は制御回路３０から出力される制御信号Ｓａにより開閉制御され、スイッチＳＷb1，ＳＷb2は制御回路３０から出力される制御信号Ｓｂにより開閉制御され、スイッチＳＷc は制御回路３０から出力される制御信号Ｓｃにより開閉制御され、スイッチＳＷd は制御回路３０から出力される制御信号Ｓｄにより開閉制御される。このように、第１バッファ回路３１Baと第２バッファ回路３１Bbとは基本的に同じ回路構成を有していると考えてよい。つまり、スイッチＳＷの開閉制御が逆になるだけである。
【００５５】
ここで、第１の実施形態においては、図４（ａ）に示すように、基準電圧生成バッファ３１ＡにおいてスイッチＳＷb2の出力側のノードと、スイッチＳＷa1の出力側のノードとが共通のノード（Ｎ３）となっていたが、図５に示す本実施形態の基準電圧生成バッファ３１Ｂの各バッファ回路３１Ba，３１Bbにおいては、スイッチＳＷb2，ＳＷa2の出力側のノードは出力信号Ｖout を出力するための出力側ノードＮ４に直接つながっており（共通化されており）、スイッチＳＷa1，ＳＷb1の出力側のノードは演算増幅器Ｏpaの出力側とスイッチＳＷc ，ＳＷd との間のノードＮ3a，Ｎ3bにそれぞれ直接つながっている（共通化されている）。
【００５６】
図６（ａ）は、本実施形態の基準電圧生成バッファ３１Ｂの各スイッチの開閉を制御する手順を示すタイミングチャートである。まず、タイミングｔ０では、制御信号Ｓａ，Ｓｄがハイレベルに制御信号Ｓｂ，Ｓｃがロウレベルになることで、スイッチＳＷa1，ＳＷa2，ＳＷd が閉じ（オン状態）、スイッチＳＷb1，ＳＷb2，ＳＷc が開いている（オフ状態）。したがって、第１バッファ回路３１Baは出力側ノードＮ４と遮断された状態となり、第２バッファ回路３１BbのノードＮ3bから、基準信号出力部である出力側ノードＮ４に基準電圧が出力される。このとき、第２バッファ回路３１Bbは図４（ｃ）に示す接続状態と実質的に同じ接続状態となっているので、すでに説明したように、出力側ノードＮ４からはオフセットキャンセルされた基準電圧が出力される。一方、第１バッファ回路３１Baは図４（ｂ）に示す接続状態と実質的に同じ接続状態になっており、キャパシタＣoff にオフセット電圧Ｖoff を充電している状態である。
【００５７】
次に、タイミングｔ１で、それまでの状態から制御信号Ｓｄのみがロウレベルとなり、スイッチＳＷd が開く（オフ状態）。その後、タイミングｔ２で、制御信号Ｓａがロウレベルになるので、スイッチＳＷa1，ＳＷa2が開いて（オフ状態）、第２バッファ回路３１Bbと出力側ノードＮ４とは互いに遮断された状態になる。一方、第１バッファ回路３１BaのスイッチＳＷb2及びＳＷc は開いたままであるので、第１バッファ回路３１Baと出力側ノードＮ４とも互いに遮断された状態になっている。
【００５８】
その後、タイミングｔ３で、制御信号Ｓｂがハイレベルになり、スイッチＳＷb1，ＳＷb2が閉じ（オン状態）、さらに、タイミングｔ４で、制御信号Ｓｃがハイレベルになって、スイッチＳＷc が閉じる（オン状態）と、第１バッファ回路３１Baが図４（ｃ）に示す状態になり、出力側ノードＮ４にはオフセットキャンセルされた基準電圧が出力される。一方、第２バッファ回路３１Bbでは、スイッチＳＷb1，ＳＷb2が閉じることでキャパシタＣoff が充電状態になるが、スイッチＳＷa2，ＳＷd が開いているので、第２バッファ回路３１Bbは出力側ノードＮ４とは遮断された状態になっている。
【００５９】
したがって、タイミングｔ１〜ｔ４の間において、出力信号Ｖout としてオフセット電圧Ｖoff を含む出力電圧（Ｖin＋Ｖoff ）が基準電圧生成用抵抗部３２に出力されることはなく、数クロックサイクルの期間以外はオフセットキャンセルされた基準電圧のみを供給することが可能になる。
【００６０】
その後、タイミングＴ５〜ｔ７において、上述のタイミングｔ１〜ｔ４の制御とは逆の順序で各スイッチＳＷの開閉制御が行なわれる。すなわち、第１バッファ回路３１Ba及び第２バッファ回路３１Bbと、出力側ノードＮ４とを遮断した状態にしてから、第１バッファ回路３１Baを充電状態に切り換え、オフセットキャンセルされた基準電圧を第２バッファ回路３１Bbから出力側ノードＮ４に出力するように切り換えるのである。
【００６１】
一方、タイミングｔ２−ｔ３間やタイミングｔ６−ｔ７間においては、いずれの基準電圧生成バッファ３１Ｂのバッファ回路３１Ba，３１Bbからも生成信号が出力されないが、この無効期間は数クロック周期程度である。
【００６２】
本実施形態においては、上記第１の実施形態の効果に加えて、オフセットキャンセル機能をより確実に得ることができる。つまり、構造上、単一のオフセットキャンセル機能付きバッファ回路においては、オフセットキャンセルを実現するための充電期間の間はオフセット電圧を含む出力電圧を出力するか、その間出力を停止させるようにする必要がある。そのため、基準電圧が出力されない無効期間が長くなるおそれがある。
【００６３】
それに対し、本実施形態においては、一方の生成回路３１Ba（又は３１Bb）が充電している間に、他方の生成回路３１Bb（又は３１Ba）がオフセットキャンセルされた基準電圧を出力するように動作させることにより、無効期間を数クロック周期程度に抑制しつつ、オフセットキャンセルされた基準電圧のみを出力することができる。
【００６４】
図６（ｂ）は、図６（ａ）に示すタイミングｔ１，ｔ２を同じタイミングとし、タイミングｔ３，ｔ４を同じタイミングにした本実施形態の変形例に係るタイミングチャートである。この変形例では、本実施形態と同様の効果を発揮でき、かつ、第１バッファ回路３１ａと第２バッファ回路３１ｂとの充電−出力状態の切り換えに要する時間を図６（ａ）に示すタイミングチャートよりも短縮できる利点がある。
【００６５】
（第３の実施形態）
本実施形態においては、第２のタイプのソースドライバを有する液晶モジュールについて説明する。
【００６６】
図７は、本実施形態における第２のタイプのソースドライバ４Ｂの構成を概略的に示すブロック回路図である。同図に示すように、ソースドライバ４Ｂ内には、対向透明電極に印加される中間電圧よりも高電位の基準電圧を受ける正側基準電圧生成用抵抗部３２ａと、対向透明電極に印加される中間電圧よりも低電位の基準電圧を受ける負側基準電圧生成部３２ｂとが設けられていて、各電圧レベル選択回路３４は、正側基準電圧生成抵抗部３２ａの出力を受ける正側電圧レベル選択回路３４ａと、負側基準電圧生成抵抗部３２ｂの出力を受ける負側電圧レベル選択回路３４ｂとに分けられ、正側電圧レベル選択回路３４ａと負側電圧レベル選択回路３４ｂとが交互に配置されている。そして、正側電圧レベル選択回路３４ａと負側電圧レベル選択回路３４ｂとの出力を受けるセレクタ３６により、セレクタ制御信号Ｓseに応じて、正側電圧レベル選択回路３４ａの出力と負側電圧レベル選択回路３４ｂの出力とを交互に切り換えて、両者の出力側に配置される出力バッファ３５，３５に供給するように制御される。つまり、相隣接する２つの出力バッファ３５，３５からは、一定の時間間隔で交互に高低切り換わる電圧信号が出力されることになる。すなわち、相隣接するデータ線６に接続される液晶素子２には、常に正負逆の電圧が印加された状態となり、かつ、その状態が一定の時間間隔で逆転することになる。このように、第２のタイプの液晶モジュールに配置されるソースドライバ４Ｂにおいては、相隣接するデータ線６の電圧を交互に高低切り換えることにより、１つの液晶素子２に印加される電圧を一定の時間間隔で正負切り換えるように構成されている。
【００６７】
また、図８は、本実施形態の正側基準電圧生成用抵抗部３２ａと、負側基準電圧生成用抵抗部３２ｂとの構成を示す回路図である。同図に示すように、正側基準電圧生成用抵抗部３２ａは、（ｎ−１）個（この例では６３個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して構成されている。そして、各分岐基準電圧配線１７ａから５段階に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ４が入力されると、各抵抗体Ｒ１〜Ｒ６３間のノードから、６４段階に細分化された電圧信号Ｖ０〜Ｖ６３を出力するように構成されている。負側基準電圧生成用抵抗部３２ｂは、（ｎ−１）個（この例では６３個）の抵抗体Ｒ６５〜Ｒ１２７を直列に接続して構成されている。そして、各分岐基準電圧配線１７ａから５段階に分けられた基準電圧ＶＲＥＦ５〜ＶＲＥＦ９が入力されると、各抵抗体Ｒ６５〜Ｒ１２７間のノードから、６４段階に細分化された電圧信号Ｖ６５〜Ｖ１２７を出力するように構成されている。
【００６８】
本実施形態においては、基準電圧生成バッファ３１の構成として、第１の実施形態を採用してもよいし、第２の実施形態を採用してもよい。そして、本実施形態の液晶モジュールにおいても、第１の実施形態と同様に、基準電圧は電圧生成・制御用回路２０から、各基準電圧配線１５，１６，１７，１７ａを介して各ソースドライバ４に供給されるので、第１配線用基板１０には基準電圧を供給するための配線を搭載する必要がなく、その分、第１配線用基板１０の構造を簡素化できる。すなわち、従来多数の基板を積層して構成していた第２配線用基板の構造を簡素化することにより、液晶モジュールの小型化とトータルコストの低減とを図ることができる。
【００６９】
また、上記図４（ａ）又は図５に示すような基準電圧生成バッファ３１Ａ（又は３１Ｂ）を、各ソースドライバ４内の正又は負側の基準電圧生成用抵抗部３２ａ，３２ｂの直前位置に配置することで、電圧降下による各液晶素子２に印加される電圧値の変動を抑制することができる。
【００７０】
【発明の効果】
本発明によると、ソースドライバとして機能する半導体集積回路装置を液晶パネル上で直列に接続する基準電圧配線を設け、ソースドライバ内の基準電圧の電圧降下を回避する手段を講じたので、小型化されトータルコストの安価な液晶モジュールに用いるのに適した液晶駆動回路，半導体集積回路装置，基準電圧バッファ回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態における液晶モジュールの平面図である。
【図２】第１の実施形態における第１のタイプのソースドライバの構成を概略的に示すブロック回路図である。
【図３】第１の実施形態における第１のタイプのソースドライバの基準電圧生成用抵抗部の構成を示す電気回路図である。
【図４】（ａ），（ｂ），（ｃ）は、第１の実施形態におけるオフセットキャンセル機能を有する基準電圧生成バッファの構成と、そのスイッチの開閉制御とを示す電気回路図である。
【図５】第２の実施形態の基準電圧生成バッファの構成を示す電気回路図である。
【図６】（ａ），（ｂ）は、第２の実施形態の基準電圧生成バッファの各スイッチの開閉を制御する手順及びその変形例を示すタイミングチャートである。
【図７】第３の実施形態における第２のタイプのソースドライバの構成を概略的に示すブロック回路図である。
【図８】第３の実施形態の正側基準電圧生成用抵抗部と負側基準電圧生成用抵抗部との構成を示す回路図である。
【図９】従来の液晶モジュールの平面図である。
【図１０】従来の第１のタイプのソースドライバの構成を概略的に示すブロック回路図である。
【図１１】従来の第２のタイプのソースドライバの構成を概略的に示すブロック回路図である。
【符号の説明】
１ 液晶パネル
１ａ 液晶表示部
２ 液晶素子
３ ＴＦＴ
４ ソースドライバ
５ ゲートドライバ
６ データ線
７ ゲート線
１０ 第１配線用基板
１１ フレキシブル配線
１２ 第２配線用基板
１３ フレキシブル配線
１５ 基準電圧配線
１６ チップ間基準電圧配線
１７ チップ内基準電圧配線
１８ａ 入力側パッド
１８ｂ 出力側パッド
２０ 電圧生成・制御用回路
３０ 制御回路
３１ 基準電圧生成バッファ
３１ａ 正側基準電圧生成バッファ
３１ｂ 負側基準電圧生成バッファ
３１Ba 第１バッファ回路
３１Bb 第２バッファ回路
３２ 基準電圧生成用抵抗部
３２ａ 正側基準電圧生成用抵抗部
３２ｂ 負側基準電圧生成用抵抗部
３４ 電圧レベル選択回路
３４ａ 正側電圧レベル選択回路
３４ｂ 負側電圧レベル選択回路
３５ 出力バッファ

Claims (9)

  1. 液晶素子を駆動するための複数のソースドライバ回路装置を液晶パネル上に配置してなる液晶駆動回路において、
    上記液晶素子を駆動するための複数の基準電圧を生成する基準電圧生成回路と、
    上記基準電圧生成回路と上記複数のソースドライバ回路装置のうち特定のソースドライバ回路装置とを接続する複数の導出側基準電圧配線と、
    上記各ソースドライバ回路装置間を接続する複数のチップ間基準電圧配線と、
    上記各ソースドライバ回路装置の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、
    上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、
    上記各ソースドライバ回路装置は、
    上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、
    上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子と
    により構成されていることを特徴とする液晶駆動回路。
  2. 液晶素子を駆動するための複数のソースドライバ回路装置を液晶パネル上に配置してなる液晶駆動回路において、
    上記液晶素子を駆動するための複数の基準電圧を生成する基準電圧生成回路と、
    上記基準電圧生成回路と上記複数のソースドライバ回路装置のうち特定のソースドライバ回路装置とを接続する複数の導出側基準電圧配線と、
    上記各ソースドライバ回路装置間を接続する複数のチップ間基準電圧配線と、
    上記各ソースドライバ回路装置の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、
    上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、
    上記各ソースドライバ回路装置は、
    上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと 、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、
    上記各バッファ回路は、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と、
    上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子と
    により構成されていることを特徴とする液晶駆動回路装置。
  3. 請求項１または２記載の液晶駆動回路装置において、
    上記第２のノードは、第５のスイッチング素子を介設した閉回路をさらに備えていることを特徴とする液晶駆動回路。
  4. 液晶モジュール内に配置され、液晶素子を駆動するためのソースドライバ回路を搭載した半導体集積回路装置において、
    上記ソースドライバ回路は、
    上記半導体集積回路装置の一端部から他の一端部まで延びて、互いに異なる複数の基準電圧を供給するための複数のチップ内基準電圧配線と、
    上記複数のチップ内基準電圧配線からそれぞれ分岐する分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、
    上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子と
    により構成されていることを特徴とする半導体集積回路装置。
  5. 液晶モジュール内に配置され、液晶素子を駆動するためのソースドライバ回路を搭載した半導体集積回路装置において、
    上記ソースドライバ回路は、
    上記半導体集積回路装置の一端部から他の一端部まで延びて、互いに異なる複数の基準電圧を供給するための複数のチップ内基準電圧配線と、
    上記複数のチップ内基準電圧配線からそれぞれ分岐する分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、
    上記各バッファ回路は、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と
    上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子と
    により構成されていることを特徴とする半導体集積回路装置。
  6. 請求項４または５記載の半導体集積回路装置において、
    上記第２のノードは、第５のスイッチング素子を介設した閉回路をさらに備えていることを特徴とする半導体集積回路装置。
  7. 複数の液晶素子を駆動するための複数のソースドライバ回路が配置された液晶パネルにおいて、
    上記複数の液晶素子を駆動するための複数の基準電圧を、上記複数のソースドライバ回路のうち特定のソースドライバ回路へ供給する複数の導出側基準電圧配線と、
    上記各ソースドライバ回路間を接続する複数のチップ間基準電圧配線と、
    上記各ソースドライバ回路の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、
    上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、
    上記複数の液晶素子はマトリクス状に上記複数のソースドライバ回路に接続され、
    上記各ソースドライバ回路は、
    上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作する演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄 積するためのキャパシタと、
    上記バッファへの入力電圧を受け、上記非反転入力端子に接続された入力側ノードと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記第３のノードとの間に介設された第３のスイッチング素子と
    により構成されていることを特徴とする液晶パネル。
  8. 複数の液晶素子を駆動するための複数のソースドライバ回路が配置された液晶パネルにおいて、
    上記複数の液晶素子を駆動するための複数の基準電圧を、上記複数のソースドライバ回路のうち特定のソースドライバ回路へ供給する複数の導出側基準電圧配線と、
    上記各ソースドライバ回路間を接続する複数のチップ間基準電圧配線と、
    上記各ソースドライバ回路の一端部から他の一端部まで延びた複数のチップ内基準電圧配線とを有し、
    上記複数の導出側基準電圧配線と上記複数のチップ間基準電圧配線と上記複数のチップ内基準電圧配線とによって１つの連続した配線を複数形成し、
    上記複数の液晶素子はマトリクス状に上記複数のソースドライバ回路に接続され、
    上記各ソースドライバ回路は、
    上記複数のチップ内基準電圧配線からそれぞれ分岐した分岐基準電圧配線と、
    上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する上記複数の分岐基準電圧配線と同数のバッファと、
    上記複数のバッファから供給される基準電圧のうちいずれか１つを上記液晶素子駆動用電圧として選択する選択回路とを備え、
    上記各バッファは、外部で生成された基準電圧を入力電圧として受ける入力側ノードと、出力電圧を送り出すための出力側ノードとの間に、２つのバッファ回路を並列に配置して構成されており、
    上記各バッファ回路は、
    非反転入力端子に上記バッファへの入力電圧を、反転入力端子に自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧に等しくするよう動作し、上記非反転入力端子には上記入力側ノードが接続された演算器と、
    第１，第２の電極を有し、上記入力電圧と上記出力電圧との電圧差に相当する電荷を蓄積するためのキャパシタと、
    上記キャパシタの第１の電極に接続された第１のノードと、
    上記キャパシタの第２の電極に接続され、上記反転入力端子に接続された第２のノードと、
    上記演算器の出力端子に接続された第３のノードと、
    上記第２のノードと上記第３のノードとの間に介設された第１のスイッチング素子と、
    上記第１のノードと上記入力側ノードとの間に介設された第２のスイッチング素子と、
    上記第１のノードと上記出力側ノードとの間に介設された第３のスイッチング素子と、
    上記第３のノードと上記出力側ノードとの間に介設された第４のスイッチング素子と
    により構成されていることを特徴とする液晶パネル。
  9. 請求項７または８記載の液晶パネルにおいて、
    上記第２のノードは、第５のスイッチング素子を介設した閉回路をさらに備えていることを特徴とする液晶パネル。
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