KR20020013427A - 절연 게이트형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 전극(10)은, 제1 절연막(3) 상에 잔존된 제1 폴리실리콘막(4)과, 이 폴리실리콘층(4) 상에 중첩된 제2 폴리실리콘층(8)의 부분과, 제2 게이트 절연막(6A, 6B) 일부의 상부에 걸쳐진 제2 폴리실리콘층(8)의 부분으로 이루어진다. 이에 따라, 게이트 전극(10)의 제1 게이트 절연막(3) 상에서의 두께는 종래의 게이트 전극과 동일해도 두꺼운 제2 게이트 절연막(6A, 6B) 상에서의 막 두께 t2는 종래예의 막 두께 t1에 비해 얇아진다. 이에 따라, 게이트 전극(10)과 N+소스층(11)과의 단차, 게이트 전극(10)과 N+드레인층(12)과의 단차 h2는 종래에 비교하여 작아지므로, 층간 절연막(13)의 평탄성이 개선된다.

Description

절연 게이트형 반도체 장치 및 그 제조 방법{INSULATED GATE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 고내압 구조(high voltage structure)를 갖는 절연 게이트형 반도체 장치(Insulated Gate Semiconductor Device)와 그 제조 방법에 관한 것이다. 특히, 본 발명은 게이트와 소스 사이의 내압, 게이트와 드레인 사이의 내압을 향상시키는 기술에 관한 것이다.
종래의 절연 게이트형 반도체 장치에 대해, 도 5를 참조하면서 설명한다. 절연 게이트형 반도체 장치는 일반적으로는 MOS 트랜지스터라고 한다. 이하에서는, 고내압 구조를 갖는 MOS 트랜지스터에 대해 설명한다. 이 종류의 MOS 트랜지스터는, LCD 드라이버 등의 출력 버퍼에 이용된다.
도 5에서, P형의 실리콘 기판(51)의 표면에 N-형 소스층(52), N-형 드레인층(53)이 열 확산에 의해 깊게 형성되어 있다. N-형 소스층(52)과 N-형 드레인층(53)은 비교적 저농도(relatively low impurity concentration)의 N형 확산층으로 구성된다.
N-형 소스층(52)과 N-형 드레인층(53) 사이의 영역은 채널 영역 CH이다.
참조 번호 54, 55는 선택 산화법(selective oxidation)에 의해 형성된 두꺼운 게이트 절연막(thick gate oxide film)이다. 두꺼운 게이트 절연막(54)은 N-형 드레인층(53)의 단부에 형성되고, 두꺼운 게이트 절연막(55)은 N-형 소스층(52) 단부에 형성되어 있다. 참조 번호 56은, 상기된 선택 산화법에 따라 동시에 형성된 필드 산화막이다. 두꺼운 게이트 절연막(54, 55) 및 필드 산화막(56)은 일반적으로 로코스(LOCOS)라고 하는 막이다.
참조 번호 57은 MOS 트랜지스터의 채널 영역 CH 상에 형성된 얇은 게이트 절연막이다. 얇은 게이트 절연막(57)과 두꺼운 게이트 절연막(54, 55)은 일체로 되어 게이트 절연막을 구성하고 있다.
N+형 소스층(58)은 두꺼운 산화막(54)과 필드 산화막(56) 사이의 실리콘 기판(51)의 표면에 형성되어 있다. 마찬가지로, N+형 드레인층(59)은 두꺼운산화막(55)과 필드 산화막(56) 사이의 실리콘 기판(51) 표면에 형성되어 있다. N+형 소스층(58) 및 N+형 드레인층(59)은 고농도(high impurity concentration)의 N형 확산층으로 구성되어 있다.
또한, 게이트 전극(60)은 얇은 게이트 절연막(57)을 피복하고, 두꺼운 게이트 절연막(54, 55) 위에 부분적으로 걸쳐 있다.
상술된 MOS 트랜지스터의 구조를 요약하면 이하와 같다. 게이트 전극(60)의 단부는 N+형 소스층(58), N+형 드레인층(59)으로부터 떨어져 있다. 그리고, 게이트 전극(60)과 N+형 소스층(58) 사이의 영역, 게이트 전극(60)과 N+형 드레인층(59) 사이의 영역을 오프셋 영역(offset region)이라고 한다. 이 오프셋 영역에 두꺼운 게이트 절연막(54, 55)이 형성되고, 그 두꺼운 게이트 절연막(54, 55) 아래의 반도체 기판(51) 표면에는 N-형 소스층(52), N-형 드레인층(53)이 형성되어 있다. N-형 소스층(52), N-형 드레인층(53)은 또한, N+형 소스층(58), N+형 드레인층(59)의 하측까지 연장되어 있다.
상기 구조에 따르면, 게이트 전극(60)과 N+형 소스층(58)의 전계 강도가 작아지므로, 게이트·소스간 내압을 향상시킬 수 있다. 또한 마찬가지로 함으로써, 게이트 전극(60)과 N+형 드레인층(59)의 전계 강도가 작아지므로, 게이트·드레인간 내압이 향상된다. 여기서, 게이트·소스간 내압이란, 게이트에 높은 전압을 가했을 때에 게이트와 소스 사이가 절연 파괴되는 전압이다. 게이트·드레인간 내압이란, 게이트에 높은 전압을 가할 때에 게이트와 드레인 사이가 절연 파괴되는 전압이다.
또한, 상기된 구조에 따르면 소스 내압, 드레인 내압, 소스·드레인간 내압도 향상시킬 수 있다. 여기서, 소스 내압이란 소스에 높은 전압을 가했을 때에 브레이크 다운(break-down)이 발생하는 전압이다. 드레인 내압이란 드레인에 높은 전압을 가했을 때에 브레이크 다운이 발생하는 전압이다. 또한, 소스·드레인간 내압이란, 소스와 드레인 사이에 높은 전압을 가했을 때에 브레이크 다운이 발생하는 전압이다.
그러나, 상술된 종래의 구조에서는 게이트 전극(60)이 부분적으로 두꺼운 게이트 절연막(54, 55) 상에 걸쳐지기 때문에, 게이트 전극(60)과 N+소스층(58) 및 N+드레인층(59)과의 단차 h1이 크다.
이 때문에, BPSG막 등으로 구성된 층간 절연막(61)은 이 단차 h1을 반영하여 단차 H1이 생기고, 층간 절연막(61)의 평탄성이 나빠진다. 또, BPSG는 Boron Phosphorous Silicate Glass의 약어이다.
또한, 층간 절연막(61)의 평탄성이 악화하면, 층간 절연막(61) 상에 형성되는 배선층의 가공 정밀도가 열화하는 등의 문제가 생긴다. 예를 들면, 층간 절연막(61) 상에 알루미늄 배선층을 형성하는 경우에는 우선 층간 절연막(61) 상에 알루미늄층을 스퍼터링법에 의해 형성한다. 그리고, 알루미늄층 상에 포토레지스트층을 형성한다. 이어서, 포토레지스트층에 스테퍼(stepper)를 이용하여 노광을 행한다. 그 후 포토레지스트층은 현상 처리가 실시되며, 포토레지스트층은 원하는 선폭(linewidth)을 갖도록 가공된다. 층간 절연막(61)의 평탄성이 나쁘면 현상 후의 포토레지스트층의 선폭의 정밀도가 떨어진다.
이 후, 가공된 포토레지스트층을 마스크로 사용하여, 알루미늄층의 에칭이 행해지고, 그 결과 알루미늄 배선층이 형성된다. 그러나, 포토레지스트층의 선폭의 정밀도가 나쁘면 알루미늄 배선층의 선폭의 정밀도도 나빠진다. 즉, 층간 절연막(61)의 평탄성의 악화는 배선층의 가공 정밀도의 악화로 연결되는 문제이다.
그래서, 본 발명은 게이트 전극(60)과 소스층(58) 및 드레인층(59)과의 단차 h1을 아주 작게 하여, 층간 절연막(61)의 평탄성을 개선하는 것이다.
본 발명의 절연 게이트형 반도체 장치는 제1 도전형의 반도체 기판 상에 형성된 제1 게이트 절연막과, 이 제1 게이트 절연막에 인접함과 함께 제1 게이트 절연막보다 두꺼운 막 두께를 갖는 제2 게이트 절연막과, 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극으로부터 떨어진 위치에 형성된 제2 도전형의 소스층 및 드레인층을 구비하고, 상기 게이트 전극은 상기 제1 게이트 절연막 상에 형성된 제1 실리콘층과, 상기 제1 실리콘층 상에 중첩됨과 함께 상기 제2 게이트 절연막의 일부 상에 걸쳐진 제2 실리콘층으로 이루어지는 것을 특징으로 한다.
이러한 구성에 따르면, 제2 게이트 절연막 상에 걸쳐진 게이트 전극은 제2실리콘층만으로 이루어지기 때문에, 제2 게이트 절연막 상의 게이트 전극 부분에 대해서는 그 막 두께를 작게 할 수 있다. 그 때문에, 게이트 전극과 소스층, 드레인층사이에 생기는 단차를 종래에 비해 작게 할 수 있다. 따라서, 이들의 상측에 형성되는 층간 절연막의 평탄성이 양호해진다. 한편, 제1 게이트 절연막 상에는 제1 및 제2 실리콘층이 중첩되기 때문에, 충분한 게이트 전극의 막 두께를 확보할 수 있다.
또한, 본 발명의 절연 게이트형 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기판 상에 제1 게이트 절연막을 형성하는 공정과, 상기 제1 게이트 절연막의 소정 영역 상에 제1 실리콘층 및 내산화성막을 중첩하여 형성하는 공정과, 상기 내산화성막을 마스크로 한 선택 산화에 의해, 필드 산화막 및 제2 게이트 절연막을 형성하는 공정과, 상기 내산화성막을 제거한 후에, 전면에 제2 실리콘층을 형성하는 공정과, 상기 제1 게이트 절연막 상에 잔존한 상기 제1 실리콘층과, 제1 실리콘층 상에 중첩됨과 함께 상기 제2 게이트 절연막 상에 걸쳐진 제2 실리콘층으로 이루어진 게이트 전극을 형성하는 공정과, 상기 게이트 전극으로부터 떨어진 위치에 제2 도전형의 소스층 및 드레인층을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성에 있어서, 제1 실리콘층은 필드 산화막 및 제2 게이트 절연막을 선택 산화에 의해 형성할 때에, 소위 패드 실리콘층으로서 기능한다. 패드 실리콘층은 소위 LOCOS의 버즈빅(bird's beak)을 작게 한다.
또한, 패드 실리콘층은 선택 산화 시의 스트레스를 완화하여 반도체 기판에결정 결함이 발생하는 것을 방지한다. 본 발명의 제조 방법으로는, 제1 실리콘층을 그대로 남겨 게이트 전극의 일부로서 이용하고 있다.
또한, 제2 게이트 절연막 상에 걸쳐진 게이트 전극은 제2 실리콘층만으로 형성되기 때문에, 제2 게이트 절연막 상의 게이트 전극 부분에 대해서는 그 막 두께를 작게 할 수 있다. 그 때문에, 게이트 전극과 소스층, 드레인층 사이에 생기는 단차를 종래에 비해 작게 할 수 있다.
따라서, 본 발명의 제조 방법에 따르면, 단차의 완화와 제조 공정의 단축화라는 효과를 얻을 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 실리콘 기판
2A : N-형 소스층
2B : N-형 드레인층
3 : 제1 게이트 절연막
4 : 제1 폴리실리콘층
5 : 실리콘 질화막
6A, 6B : 제2 게이트 절연막
7 : 필드 산화막
8 : 제2 폴리실리콘층
9 : 포토레지스트층
10 : 게이트 전극
11 : N+형 소스층
12 : N+형 드레인층
본 발명의 실시의 형태에 따른 절연 게이트형 반도체 장치의 제조 방법 대해, 도 1∼도 4를 참조하면서 설명한다. 도 1에 도시된 바와 같이, P형 실리콘 기판(1)(붕소 불순물 농도 : 약 1×1015/㎠)의 표면에 N-형 소스층(2A), N-형 드레인층(2B)을 이온 주입 공정(ion implantation process) 및 확산 공정(diffusion process)에 의해 형성한다. N-형 소스층(2A)과 N-형 드레인층(2B) 사이가 채널 영역 CH가 된다. 여기서, 이온 주입 조건과 확산 조건은 목표로 하는 소스 내압 및 드레인 내압에 따라 적절하게 선택할 수 있다.
예를 들면, 30V의 내압을 목표로 하는 경우, 인 이온을 도우즈량 약 1×1013/㎠의 조건으로 이온 주입하고, 그 후 약 1100℃의 열 처리 노(爐) 속에서 수 시간의 열 확산을 행한다.
계속해서, P형 실리콘 기판(1) 상에 10㎚∼15㎚ 정도의 막 두께를 갖는 제1 게이트 절연막(3)(여기서는, SiO2막)을 열 산화에 의해 형성한다. 이 제1 게이트 절연막(3) 상에 50㎚∼100㎚의 막 두께를 갖는 제1 폴리실리콘층(4), 50㎚∼100㎚의 막 두께를 갖는 질화 실리콘막(Si3N4막 : 5)을 LPCVD 법에 따라 형성하고, 도시되지 않는 포토레지스트를 마스크로 하여 질화 실리콘막(5)을 선택적으로 드라이에칭을 행한다. 이 드라이 에칭은 예를 들면, CHF3가스를 이용한 반응성 이온 에칭(reactive ion etching)이다. 여기서, 제1 폴리실리콘층(4)을 대신하여 비정질 실리콘층(amorphous silicon layer)도 형성해도 좋다.
이에 따라, 나중에 N+소스층, N+드레인층이 형성되는 영역 상과, 채널 영역 CH 상에 질화 실리콘막(5)을 선택적으로 형성한다. 또, 상기된 드라이에칭시에, 상기된 포토레지스트를 마스크로서 이용하여, 또한 제1 폴리실리콘층(4)을 에칭하도록 해도 좋다.
이어서, 1000℃ 정도의 열 산화를 행하면, 도 2에 도시된 바와 같이 질화 실리콘막(5)이 에칭에 의해 제거된 영역에, 500㎚ 정도의 두꺼운 제2 게이트 절연막(6A, 6B)(여기서는, SiO2막), 필드 산화막(7)이 형성된다.
여기서, 질화 실리콘막(5)은 내산화막으로서 기능한다. 또한, 제1 게이트 절연막(3)은 패드 산화막이라고 하는 것으로, 필드 산화막(7)의 소위 버즈빅 아래의 P형 실리콘 기판(1)에 결정 결함이 발생하는 것을 방지한다.
또한, 제1 폴리실리콘층(4)은, 패드 폴리실리콘층(pad polysilicon layer)이라고 하는 것으로, 버즈빅을 짧게 억제함과 함께, P형 실리콘 기판(1)에 결정 결함이 발생하는 것을 방지한다고 하는 기능을 한다. 또한, 제1 폴리실리콘층(4)은, 후에 게이트 전극의 일부가 된다. 그래서, 제1 폴리실리콘층(4) 필드 산화 후 또는 필드 산화 전에 있어서, 제1 폴리실리콘층(4)에 대해 이온 주입 등에 의해 붕소나 인과 같은 불순물을 도입함으로써, 그 저항율을 낮추는 것이 바람직하다.
이어서, 도 3에 도시된 바와 같이 질화 실리콘막(5)을 열 인산(hot POCl3) 등의 약품으로 제거한 후에, 전면에 50㎚∼100㎚의 제2 폴리실리콘층(8)을 LPCVD 법에 따라 퇴적한다. 제2 폴리실리콘층(8)은 나중에 게이트 전극의 일부가 되기 때문에, 인 등의 불순물이 도핑되어 저항율이 저하된다. 그리고, 제2 폴리실리콘층(8) 상의 전면에 포토레지스트를 도포하고, 원하는 마스크를 이용하여 노광한다. 그 후 현상 처리를 실시함으로써, 게이트 전극이 형성되는 영역을 피복하는 포토레지스트층(9)을 형성한다.
그리고, 도 4에 도시된 바와 같이 포토레지스트층(9)을 마스크로 하여 제2 폴리실리콘층(8), 제1 폴리실리콘층(4)을 에칭 제거한다. 이에 따라, 게이트 전극(10)이 형성된다. 게이트 전극(10)은, 제1 게이트 절연막(3) 상에 잔존된 제1 폴리실리콘막(4)과, 이 폴리실리콘층(4) 상에 중첩된 제2 폴리실리콘층(8)의 부분과, 제2 게이트 절연막(6A, 6B) 상에 부분적으로 걸쳐진 제2 폴리실리콘층(8)의 부분으로 이루어진다.
또한, 이온 주입에 의해 N+소스층(11), N+드레인층(12)을 형성한다. 여기서, CMOS 프로세스에서는 P 채널형 MOS 트랜지스터를 형성하는 영역을 포토레지스트로 마스크한다. 그리고, 소스·드레인 형성을 위한 이온 주입이 행해진다. 이온 주입 조건은 적절하게 선택 가능하지만, 표준적으로는 비소 이온(arsenicion)을 도우즈량(dose)이 약 1×1015/㎠인 조건 하에서 주입한다.
이에 따라, N+소스층(11)은 제2 게이트 절연막(6A)과 필드 산화막(7)의 단부에 자기 정합적(self-aligned)으로 형성된다. 또한, N+드레인층(12)은 제2 게이트 절연막(6B)과 필드 산화막(7) 단부에 자기 정합적으로 형성된다. 즉, N+소스층(11)은 제2 게이트 절연막(6A)과 필드 산화막(7) 사이에 형성된다. N+드레인층(12)은 제2 게이트 절연막(6B)과 필드 산화막(7) 사이에 형성된다.
상술된 제조 방법에 따라 형성된 절연 게이트형 반도체 장치, 즉 N 채널형의 고내압 MOS 트랜지스터에 의하면, 게이트 전극(10)의 단부에 N+형 소스층(11), N+형 드레인층(12)으로부터 떨어짐과 함께, 그 오프셋 영역에 두꺼운 제2 게이트 절연막(6A, 6B)이 형성된다. 또한 그 두꺼운 제2 게이트 절연막(6A, 6B) 하의 실리콘 기판(51) 표면에는 N-형 소스층(2A), N-형 드레인층(2B)이 형성되어 있다.
이에 따라, 게이트 전극(10)과 N+형 소스층(11) 사이의 전계 강도, 게이트전극(10)과 N+형 드레인층(12) 사이의 전계 강도가 약해진다. 이에 따라, 게이트·소스간 내압 및 게이트·드레인간 내압을 향상시킬 수 있다.
또한, N+형 소스층(11)은 N-형 소스층(2A) 내에 얕게 형성되고, N+형 드레인층(12)은 N-형 드레인층(2B) 내에 얕게 형성된다. 이에 따라, 소스 내압, 드레인 내압, 및 소스 드레인 사이의 내압이 향상한다.
그리고, 게이트 전극(10)은 제1 게이트 절연막(3) 상에서는 제1 폴리실리콘막(4)과 제2 폴리실리콘층(8)의 적층 구조를 이루고, 한편 두꺼운 제2 게이트 절연막(6A, 6B) 상에서는 제2 폴리실리콘층(8)의 단층 구조를 이루므로, 게이트 전극(10)의 제1 게이트 절연막(3) 상에서의 두께는 종래의 게이트 전극과 동일한 두께라도, 제2 게이트 절연막(6A, 6B) 상에서의 막 두께 t2는 종래예의 막 두께 t1에 비해 당연히 얇아진다.
이에 따라, 게이트 전극(10)과 N+형 소스층(11), N+형 드레인층(12)과의 단차 h2는 종래예와 비교하여 작아지므로, 층간 절연막(13)의 평탄성이 개선된다. 즉, 도 4에 도시된 바와 같이, 층간 절연막(13)의 단차 H2는 종래예의 단차 H1에 비해 작게 할 수 있다. 따라서, 층간 절연막(13)의 평탄성이 개선되는 결과, 층간 절연막(13) 상에 포토리소그래피 공정에 의해 Al 배선층 등을 형성할 때의 가공 정밀도가 향상한다.
이상 설명한 바와 같이, 본 발명의 절연 게이트형 반도체 장치 및 그 제조 방법에 따르면, 고내압 특성을 실현할 수 있음과 함께, 게이트 전극(10)과 N+형 소스층(11)과의 단차, 게이트 전극(10)과 N+형 드레인층(12)과의 단차 h2가 종래에 비교하여 작아지므로, 층간 절연막(13)의 평탄성이 개선된다는 효과를 발휘한다.

Claims (9)

  1. 제1 도전형(first conduction type)의 반도체 기판 상에 형성된 제1 게이트 절연막, 이 제1 게이트 절연막에 인접함과 함께 제1 게이트 절연막보다 두꺼운 막 두께를 갖는 제2 게이트 절연막, 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 전극으로부터 떨어진 위치에 형성된 제2 도전형의 소스층 및 드레인층을 구비하고,
    상기 게이트 전극은 상기 제1 절연막 상에 형성된 제1 실리콘층과, 상기 제1 실리콘층 상에 중첩됨과 함께 상기 제2 게이트 절연막의 일부 상에 걸쳐진 제2 실리콘층으로 이루어지는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  2. 제1항에 있어서, 상기 제2 도전형의 소스층 및 드레인층은 제2 실리콘층의 단부로부터 떨어진 위치에 형성되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 제1항에 있어서, 상기 제1 실리콘층은 패드 폴리실리콘층(pad polysilicon layer)인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  4. 제1항에 있어서, 상기 제2 도전형의 소스층 및 드레인층은 제2 도전형의 저농도의 소스층 및 드레인층 내에 형성되어 있는 것을 특징으로 하는 절연 게이트형반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 실리콘층은, 폴리실리콘층 또는 비정질 실리콘층으로 이루어진 것을 특징으로 하는 절연 게이트형 반도체 장치.
  6. 절연 게이트형 반도체 장치의 제조 방법에 있어서,
    제1 도전형의 반도체 기판 상에 제1 게이트 절연막을 형성하는 공정,
    상기 제1 게이트 절연막의 소정 영역 상에 제1 실리콘층 및 내산화성막을 중첩하여 형성하는 공정,
    상기 내산화성막을 마스크로 한 선택 산화에 의해, 필드 산화막 및 제2 게이트 절연막을 형성하는 공정,
    상기 내산화성막을 제거한 후에, 전면에 제2 실리콘층을 형성하는 공정,
    상기 제1 게이트 절연막 상에 잔존한 상기 제1 실리콘층과, 이 제1 실리콘층 상에 중첩됨과 함께 상기 제2 게이트 절연막 상에 걸쳐진 제2 실리콘층으로 이루어진 게이트 전극을 형성하는 공정, 및
    상기 게이트 전극으로부터 떨어진 위치에 제2 도전형의 소스층 및 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  7. 절연 게이트형 반도체 장치의 제조 방법에 있어서,
    제1 도전형의 반도체 기판 상에 제2 도전형의 저농도의 소스층 및 드레인층을 형성하는 공정,
    상기 반도체 기판 상에 제1 게이트 절연막을 형성하는 공정,
    상기 제1 게이트 절연막의 소정 영역 상에 제1 실리콘층 및 내산화성막을 중첩하여 형성하는 공정,
    상기 내산화성막을 마스크로 한 선택 산화에 의해, 필드 산화막 및 제2 게이트 절연막을 형성하는 공정,
    상기 내산화성막을 제거한 후에, 전면에 제2 실리콘층을 형성하는 공정,
    상기 제1 게이트 절연막 상에 잔존한 상기 제1 실리콘층과, 상기 제1 실리콘층 상에 적층됨과 함께 상기 제2 게이트 절연막 상으로 연장한 제2 실리콘층으로 이루어진 게이트 전극을 형성하는 공정과, 및
    상기 게이트 전극으로부터 떨어진 위치에 제2 도전형의 고농도의 소스층 및 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 제1 및 제2 실리콘층은, 폴리실리콘 또는 비정질 실리콘으로 이루어진 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서, 내산화성막은 질화 실리콘(silicon nitride)으로 이루어진 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
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