JP2010212636A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧MOSトランジスタを実現する。
【解決手段】 P型ウェル10上に、チャネル領域chを隔てて、ドレイン領域12及びドレイン側ドリフト領域7を含むN型の第一不純物拡散領域と、ソース領域12及びそース側ドリフト領域8を含むN型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜6を介してゲート電極20が形成されている。ゲート電極20は、N型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極20bの不純物濃度が、前記チャネル領域の上方に位置する部分20aの不純物濃度よりも低濃度である。
【選択図】 図1

Description

本発明は、半導体装置及びその製造方法に関し、特に、MOSトランジスタを高耐圧化させるための技術に関する。
半導体装置の高性能化、高機能化に伴い、半導体装置上に搭載されるトランジスタ等の素子数は近年飛躍的に増加しており、サイズの縮小化、微細化が要求されている。これは、液晶ドライバーのような高耐圧が要求されるトランジスタにおいても例外ではない。
トランジスタのサイズを縮小化するに際しては、いわゆる短チャネル効果が生じることのないよう、ゲート酸化膜を薄膜化することが行われてきた。しかし、ゲート酸化膜の薄膜化に伴い、ゲート電極とドレインとが重なり合う部分に電界(ゲート電界)が集中し、この高電界により、価電子帯から伝導帯へ電子がトンネリングすることによるリーク電流(GIDL:Gate Induced Drain Leakage)が増大するという問題が顕在化してきている。
上記問題を解決する方法として、従来、ゲート電極端部の下方に位置するゲート酸化膜の膜厚をチャネル領域上方よりも厚くすることで、ゲート電極端部の電界を低くする技術(オフセットLOCOS)が用いられている。しかし、この方法の場合、ゲート電極の端部がゲート酸化膜よりも厚いLOCOS酸化上に配置される構成となるため、素子全体として非常に大きな占有領域を必要とする。
このような課題を解決すべく、下記特許文献1に記載の技術が提案されている。この技術では、図8に示すように、MOSトランジスタの高濃度ドレイン領域73とシリサイド81をゲート電極76から離隔させるためのオフセット領域w1を設けることにより、ドレイン領域73とゲート電極76のドレイン側端部の間の電界を緩和させ、前記リーク電流の低減と高耐圧化を図っている。
なお、図8において、71は素子分離絶縁膜、72はドリフト領域、73はドレイン領域、74はソース領域、75はゲート酸化膜、76はゲート電極、77,78は絶縁膜、81〜83はシリサイド領域を示す。
特開2004−47721号公報
しかしながら、上記特許文献1に記載の技術においても、やはりオフセットw1を確保する必要があることから、当該オフセット分のサイズ拡大を余儀なくされ、この点がトランジスタサイズ縮小化の障壁となる。
本発明はこのような問題点に鑑み、リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧MOSトランジスタを実現することを目的とするものである。
上記目的を達成するため、本発明に係る半導体装置は、
基板上に形成された第一導電型のウェルと、
前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
前記ゲート電極は、
前記第二導電型にドープされており、
前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを第一の特徴とする。
本発明の上記特徴によれば、ゲート電極において、チャネル領域上方に位置する部分と比較して、電極端部における不純物濃度が低下する。これにより、ゲート電極に対し、トランジスタの電気的特性に影響を与えるチャネル領域上方位置の空乏化については抑制しながらも、電極端部に対してのみ空乏化を進展させることができる。
これにより、見かけ上、ゲート電極の端部の領域においてのみゲート酸化膜を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
そして、この構成によれば、現実にゲート酸化膜を厚膜化する必要はないため、オフセットLOCOS技術を用いた従来構造と比較して素子サイズを縮小化することができる。また、図8のようにゲート電極とドレイン領域とを離隔させる必要がないため、特許文献1の技術と比較しても素子サイズを縮小化できる。
また、この構成は、単にゲート電極の不純物濃度を位置に応じて異ならせるのみで良いため、複雑な工程を必要とせず、簡易な製造方法によって、リーク電流の抑制と素子サイズの縮小化の両立の実現が可能な半導体装置を実現することができる。
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを別の特徴とする。
この場合において、前記濃度勾配が、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、0.2〜0.6μmの長さにわたって形成されるものとすることができる。
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の0.1倍以下であることを別の特徴とする。
本発明の上記特徴によれば、ゲート電極端部の電界集中を緩和する効果を十分に発揮することができる。
本発明に係る半導体装置は、上記の特徴に加えて、
前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを別の特徴とする。
本発明の上記特徴によれば、ドリフト領域を形成するMOSトランジスタの構造においても、リーク電流の抑制と素子サイズの縮小化を両立することができる。
本発明に係る半導体装置の製造方法は、上記第一の特徴を有する半導体装置の製造方法であって、
前記ウェルを形成する工程と、
前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする。
本発明の上記特徴によれば、イオン注入時にゲート材料膜の外縁から所定の幅にわたってマスクが施されているため、当該領域に対して不純物イオンが注入されない。一方、それよりも内側の、マスクが施されていない領域においては、ゲート材料膜に対して不純物イオンが注入されることになる。このようなイオン注入条件の下でイオン注入を行った後にアニーリングを行うことにより、マスクが施されていた、外縁から所定の幅にわたる部分の領域(端部側領域)は、それよりも内側の、マスクが施されていなかった領域(内側領域)と比べて、不純物濃度が低下する。
従って、上記特徴を有する製造方法に従って製造された半導体装置は、端部側領域の不純物濃度が内側領域よりも低下したゲート電極を備える構成となる。
前記内側領域は、その下方に位置する基板上の領域が、MOSトランジスタのチャネル領域として寄与する部分となるため、この内側領域の不純物濃度は、MOSトランジスタの電気的特性を決定付けるものとなる。一方、端部側領域の不純物濃度は、内側領域と比較してMOSトランジスタの電気的特性に影響を与えない。
上述したように、ゲート電極の端部側の不純物濃度が低下することにより、同領域において空乏化を進展させ、同領域における電界集中を緩和させることが可能となる。そして、この方法によって製造された半導体装置は、現実にゲート酸化膜の厚膜化や、オフセット領域の確保が必要とされないため、半導体装置の素子サイズを縮小させることができる。
そして、この方法は、通常のMOSトランジスタの製造方法と比較して、不純物イオンの注入時に、ゲート材料膜の一部(外縁から所定の幅にわたる領域)に対して予めマスクを施しておき、この状態でイオン注入を行う点が異なるのみであり、本発明に特有の専用工程を別途必要とするものではない。従って、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
なお、上記方法において、不純物イオン注入時において、ゲート材料膜の一部領域をマスクする際、当該マスクとしてレジスト膜を利用しても、CVD酸化膜を利用しても構わない。
本発明に係る半導体装置の製造方法は、上記の特徴に加えて、
前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを別の特徴とする。
本発明の上記特徴によれば、ドリフト領域を有するMOSトランジスタの構造においても、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
本発明の半導体装置の構成によれば、ゲート電極は、チャネル領域上方と比較して電極端部における不純物濃度が低下する。これにより、電極端部における電界集中が緩和され、リーク電流の発生が防止できる。
しかも、本発明の構成の場合、ゲート電極にドープされる不純物の濃度を電極位置に応じて変化させるのみであるため、従来のようにオフセット領域を必要とせず、これにより従来と比べてその素子サイズを縮小化することができる。
本発明の半導体装置の概略断面図 本発明の半導体装置の効果を説明するためのグラフ 本発明の半導体装置の製法を示す工程断面図(その1) 本発明の半導体装置の製法を示す工程断面図(その2) 本発明の半導体装置の別の製法を示す工程断面図(その1) 本発明の半導体装置の別の製法を示す工程断面図(その2) 本発明の半導体装置の別の概略断面図 従来の高耐圧MOSトランジスタの概略断面図
以下、本発明の実施の形態につき、詳細に説明する。
図1は、本発明の半導体装置の概略断面図の一部である。なお、図1は、模式的に図示されたものであり、紙面上の寸法比と実際の寸法比は必ずしも一致しない。
図1に示す本発明の半導体装置は、基板2上の領域A1に高耐圧のMOSトランジスタを、領域A2に低耐圧のMOSトランジスタを有して構成されている。高耐圧MOSトランジスタは、ウェル10上に形成されており、ドレイン領域12,ドレイン側ドリフト領域7,ソース領域13,ソース側ドリフト領域8,ゲート酸化膜6,ゲート電極20を備える。
また、低耐圧MOSトランジスタは、ウェル50上に形成されており、ドレイン領域56,ドレイン側LDD領域53,ソース領域57,ソース側LDD領域54,ゲート酸化膜51,ゲート電極60を備える。
なお、本実施例では、両MOSトランジスタともに、Nチャネル型であるとして説明するが、後述するようにPチャネル型においても同様の構成が実現可能である。
図1に示される高耐圧MOSトランジスタ(領域A1)について説明する。
高耐圧MOSトランジスタは、基板2上の素子分離絶縁膜3で分離された領域内にP型のウェル10が形成されている。そして、このウェル10上に、N型の低濃度不純物拡散領域であるドリフト領域7,8(ドレイン側ドリフト領域7,ソース側ドリフト領域8)が離隔して形成されている。なお、基板2としてP型の半導体基板を用いる場合には、基板2でウェル10を兼ねて良い。
ドレイン側ドリフト領域7上には、それよりも高濃度のN型不純物拡散領域であるドレイン領域12が形成されている。同様に、ソース側ドリフト領域8上には、それよりも高濃度のN型不純物拡散領域であるソース領域13が形成されている。
両ドリフト領域7,8の一部、並びにこれらのドリフト領域に挟まれた領域(図面上のチャネル領域ch)にまたがるように、ゲート酸化膜6を介してゲート電極20が形成されている。また、ゲート電極20の側壁には、サイドウォール絶縁膜11が形成されている。
そして、基板2上の活性領域並びにゲート電極20の上面を覆うように層間絶縁膜23が形成されており、その上層には配線層25が形成されている。この配線層25は、コンタクトプラグ24を介して、ドレイン領域12並びにソース領域13とそれぞれ独立して電気的に接続されている。
ここで、ゲート電極20は、N型にドープされており、例えばポリシリコンで形成される。そして、このゲート電極20は、チャネル領域chの上方に位置する部分20aと、ドリフト領域7及びドリフト領域8の一部上方に位置する部分20bとで不純物濃度が異なっている。チャネル領域chの上方(内側)に位置するゲート電極の部分を「部分電極20a」、それよりも外側で、ドリフト領域7,8の上方(端部側)に位置するゲート電極の部分を「部分電極20b」と呼ぶとすれば、部分電極20bは部分電極20aよりも不純物濃度が低濃度に構成されている。
そして、特にこの部分電極20bは、電極端部(ドレイン領域12側,ソース領域13側)に向かうに連れて不純物濃度が低下する濃度勾配を示す構成である。
一方、低耐圧のMOSトランジスタにおいては、高耐圧MOSトランジスタの場合のように、ゲート電極60に位置に応じた不純物濃度の相違は形成されていない。つまり、図1に示す低耐圧MOSトランジスタは、いわゆる従来のMOSトランジスタの構成と同様であるため、説明を省略する。なお、図面上、50はP型のウェル、53はドレイン側LDD領域、54はソース側LDD領域、56はドレイン領域、57はソース領域、51はゲート酸化膜、60はゲート電極、55はサイドウォール絶縁膜である。
図1の高耐圧MOSトランジスタのように、ゲート電極20の不純物濃度を位置に応じて異ならせ、特に、端部側に位置する部分電極20bを、それよりも内側に位置する部分電極20aよりも低濃度に設定することで、電圧印加時に、部分電極20b内においてゲート電極の空乏化を積極的に発生させることができる。これにより、見かけ上、当該領域においてのみゲート酸化膜6を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
そして、部分電極20b内の、特にゲート電極端部(ドレイン領域12,ソース領域13側)に対し、内側の部分電極20aよりも十分に低濃度に設定することで,ゲート電極20の端部に高電界が集中するのを防ぐ効果を高めることができる。
このとき、MOSトランジスタの電気的特性を左右する、チャネル領域上方に位置する部分、すなわち内側に位置する部分電極20aにおいては、要求される電気的特性に応じた不純物濃度に設定することができるため、MOSトランジスタの電気的特性そのものに影響を与えることはない。
図2は、従来の高耐圧MOSトランジスタ(破線f1)と、本発明の半導体装置に含まれる高耐圧MOSトランジスタ(実線f2)とのオフ耐圧性能の比較であり、ドレイン−ソース間電圧を横軸とし、ドレイン電流(対数表示)を縦軸としたときの関係を図示したものである。
図2によれば、本発明の構成の方が、従来よりもリーク電流量が低減していると認められる(図2内のd参照)。これは、ゲート電極端部とドレイン領域の間に、電界集中が起こりにくくなっていることを示すものである。
更に本発明は、オフセットLOCOSのように、現実にゲート酸化膜を厚膜化するわけではないため、素子全体の占有領域の拡大を招くことがない。また、単に、ゲート電極の不純物濃度を位置に応じて異ならせるのみであるため、図8に示す従来技術のようにオフセット領域を確保するという必要がなく、図8の構成と比べても素子サイズの縮小化を図ることができる。
なお、本実施形態の構成では、ドレイン側ドリフト領域7及びドレイン領域12が、「第一不純物拡散領域」に相当し、ソース側ドリフト領域8及びソース領域13が、「第二不純物拡散領域」に相当する。すなわち、この構成によれば、ゲート電極20は、第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、チャネル領域chの上方に位置する部分の不純物濃度よりも低濃度となる。
以下、本発明の半導体装置の製造方法を、図3(a)〜(c)、及び図4(a)〜(c)の工程断面図を参照して説明する。なお、図1に示したように、高耐圧MOSトランジスタの周辺に低耐圧MOSトランジスタを形成する場合について説明する。
まず、高耐圧MOSトランジスタを形成領域A1,及び低耐圧MOSトランジスタの形成領域A2を確定すべく、基板上に、素子分離絶縁膜3を公知の方法(STI法,LOCOS法)を用いて深さ0.3〜0.8μmで形成する。なお、この基板としては、高耐圧MOSトランジスタの形成に好ましい材料であれば特に限定されるものではなく、元素半導体又は化合物半導体で構成された半導体基板や、ガラス基板上に多結晶シリコン又はアモルファスシリコンを堆積してなる基板でも良い。
次に、この素子分離絶縁膜3で区画された活性領域上にパッド酸化膜を形成し、公知のイオン注入技術及びアニール技術を用いてP型ウェル領域10,50を形成する。なお、前述のように、基板をP型基板とする場合には、基板でウェルを兼ねることができるためウェル領域の形成工程は不要である。
次に、800〜1000℃の酸素雰囲気中(例えば、酸素,窒素含有酸素,ハロゲン系添加酸素(HCl又はDCE:ジクロルエチレン)で、ゲート酸化膜6を膜厚30〜60nmで形成する。
次に、ウェル10上の所定領域に、例えば、80〜150keV,3×1012〜1.2×1013(ions/cm)のリン(P)イオン注入を行うことによって、N型のドリフト領域7,8を形成する(図3(a)参照)。なお、ドリフト領域7,8は、所定の離隔を有して形成されている。
次に、低耐圧MOSトランジスタの形成領域A2内における酸化膜6を除去し、それよりも薄い低耐圧用のゲート酸化膜51を改めて堆積する(膜厚3〜8nm)。
次に、全面にゲート電極用の材料膜(例えばポリシリコン、アモルファスシリコン等)を150〜350nm堆積した後、パターニング処理を行って、ゲート材料膜9,ゲート材料膜52を形成する。その後、周知の技術により、低耐圧トランジスタ用のLDD領域53,54を形成する(図3(b)参照)。このとき、ゲート材料膜9が、ドリフト領域7の一部,及びドリフト領域8の一部、及び両ドリフト領域の離間部にまたがるように、パターニングを行う。
次に、周知の技術により、ゲート材料膜9の側壁にサイドウォール絶縁膜11を、ゲート材料膜52の側壁にサイドウォール絶縁膜55を、それぞれ形成する(図3(c)参照)。
次に、領域A1内のゲート材料膜9のうち、チャネル領域ch上方の外側の部分をレジスト30でマスクした状態で、30〜60keV,5×1015〜2×1016(ions/cm)のリン(P)イオン注入を行う(以下、このイオン注入工程を「工程S1」と呼ぶ)。この工程S1により、ドリフト領域7,8、ゲート材料膜9のうちマスクされていないチャネル領域ch上方の部分、並びに、LDD領域53,54に対して、ドリフト領域7,8、或いはLDD領域53,54の形成時よりも高濃度の不純物イオンが注入される(図4(a)参照)。
次に、800〜900℃程度の温度下で、10〜20分程度の熱拡散炉によるアニール処理を行うか、又は、900〜1050℃程度の温度下で、10〜60秒程度の高速アニール処理を行い、不純物の活性化を行なう。
これにより、ドレイン側ドリフト領域7内にはドレイン領域12,ソース側ドリフト領域8内にはソース領域13が形成され、またLDD領域53,54内にはそれぞれドレイン領域56,ソース領域57が形成される。また、ゲート材料膜9,52に注入された不純物イオンも活性化し、それぞれがN型にドープされたゲート電極20,60に変化する(図4(b)参照)。
ここで、図4(a)に示したように、工程S1の実行時において、ゲート材料膜9はチャネル領域chの上方のみが露出され、その外側のドリフト領域7,8の上方位置においてはレジスト30でマスクされている。すなわち、ゲート材料膜9は、チャネル領域chの上方にのみ不純物イオンが直接注入され、その外側のドリフト領域7,8の上方位置にはイオン注入がなされない。このため、マスクされていなかったチャネル領域ch上方に比べ、その外側に位置するマスクされていた領域は、アニール処理後の不純物濃度が大きく低下する。
この結果、ゲート電極20は、チャネル領域chの上方に位置し不純物濃度が高い部分電極20aと、その外側に位置し不純物濃度が低い部分電極20bを有する構成となる。そして、この部分電極20bは、ドレイン領域12及びソース領域13が形成されている側の端部に向かうに連れ、直接イオン注入された箇所から距離が離れるため、不純物濃度が低下する。すなわち、前記マスクがされていた領域にわたって(本実施例であれば、両サイドに0.2〜0.6μm程度にわたって)、ゲート電極端部に向かって不純物濃度が低下する濃度勾配を有する構成となる。
その後、層間絶縁膜23をCVD法等により形成し、公知の技術によって、コンタクトプラグ24,配線層25を形成する(図4(c)参照)。これにより、図1の構成が形成される。
このように形成された半導体装置の高耐圧MOSトランジスタは、ゲート電極20のドレイン側(並びにソース側)の端部の不純物濃度が、チャネル領域ch上方よりも低下しているため、当該端部への高電界の集中が緩和され、リーク電流を抑制できる。
そして、上述したように、本発明の半導体装置は、ドレイン領域並びにソース領域の形成のためのイオン注入時(工程S1)に、ゲート電極の材料膜の一部をレジストでマスクしておく措置を予め行っておくことのみで、前記効果を得ることができる。すなわち、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
なお、ゲート電極20の端部位置における不純物濃度が、チャネル領域ch上方の部分電極と比べて0.1倍以下となるように、工程S1におけるレジスト30のマスク幅を設定することで、ゲート電極20の端部への電界集中の緩和作用を更に高めることができる。
また、上述の実施例では、工程S1のマスクとしてレジスト30を用いたが、酸化膜をマスクとして工程S1に対応するイオン注入処理を行うものとしても良い。以下、この場合の工程を、図5及び図6を参照して簡単に説明する。
図3(a)までの工程は上記実施例と同一である。その後、ゲート電極の材料となる材料膜(ポリシリコン膜等)を150〜350nm程度、並びにCVD酸化膜を50〜150nm程度全面に堆積し、パターニング処理を行う。これにより、領域A1内には、ゲート材料膜9及びその上層にCVD酸化膜32を形成し,領域A2内には、ゲート材料膜52及びその上層にCVD酸化膜62を形成する、その後、周知の技術によりLDD領域53,54を形成する(図5(a)参照)。
次に、周知の技術により、ゲート材料膜9及びCVD酸化膜32の積層部の側壁にサイドウォール絶縁膜11を形成し、ゲート材料膜52及びCVD酸化膜62の積層部の側壁にサイドウォール絶縁膜52を形成する(図5(b)参照)。
次に、CVD酸化膜32のうち、チャネル領域ch上方の外側の部分をレジスト35でマスクした状態で、CVD酸化膜32及びCVD酸化膜62をエッチング除去する。これにより、領域A1内のチャネル領域chの上方領域34が開口し、当該領域にゲート材料膜9の上面が露出する(図5(c)参照)。
そして、レジスト35を除去し、図4(a)に示す工程S1と同様にイオン注入を行う(図6(a)参照)。このとき、図5(c)において、チャネル領域ch上方の外側においてはCVD酸化膜32が除去されずに残存していたため、この酸化膜がマスクとなって不純物イオンが当該領域には直接注入されない。すなわち、図4(a)と比較して、マスクがレジスト30であるかCVD酸化膜32であるかが異なるのみであり、その効果は同じである。
なお、レジスト30に代えてCVD酸化膜32を使う場合には、ゲート材料膜9に不純物イオンが注入されない領域を決めるレジスト35のパターンを微細にする必要が無くなり、ゲート材料膜9との位置合わせ(エッジ側)精度を緩和できるというメリットがある。
その後、図4(b)に示す工程と同様のアニール処理を行う。これによりゲート材料膜9は端部ほど不純物濃度が低いゲート電極20に変化する。また、ゲート材料膜52はゲート電極60に変化する。以後は、上述した実施例と同様である。
[別実施形態]
〈1〉 上記実施形態では、基板上にNチャネル型高耐圧MOSトランジスタとNチャネル型低耐圧MOSトランジスタを有する場合を例に挙げて説明したが、注入する不純物イオンの導電型を異ならせるのみで、Pチャネル型の場合も実現可能である。更に、これを応用して、Pチャネル型とNチャネル型を混載する半導体装置も実現可能である。図7は、Pチャネル型とNチャネル型の双方において、高耐圧MOSトランジスタ及び低耐圧MOSトランジスタを備える場合の構成を図示したものである。領域A1,A2,A3,A4には、それぞれ高耐圧N型、低耐圧N型、高耐圧P型、低耐圧P型のMOSトランジスタが形成されている。図7では、P型MOSトランジスタ(高耐圧、低耐圧)が、N型MOSトランジスタ(高耐圧、低耐圧)に挟まれて構成される場合を例示している。
図7では、高耐圧Pチャネル型MOSトランジスタを構成するゲート電極21が、チャネル領域上方位置(21a)と、その外側のドリフト領域上方に位置する端部位置(21b)とで不純物濃度が異なり、21aが21bよりも高濃度に構成されている。図7において、その他の点については、導電型が異なるのみであり、説明を割愛する。
なお、図面上、10a,50aはNウェルを、7a、8a,53a,54aはP型の低濃度不純物拡散領域を、12a,13a,56a,57aはP型の高濃度不純部図拡散領域を示す。
〈2〉 上記実施形態では、高耐圧MOSトランジスタとして、低濃度のドリフト領域と高濃度のドレイン(ソース)領域を備える構成としたが、耐圧その他の要求される電気的特性に応じて適宜ドリフト領域を省略しても良い。この場合は、ゲート電極は、チャネル領域上方に位置する部分と、当該部分のドレイン領域並びにソース領域側(外側)に位置する部分(すなわち、ドレイン領域の一部上方、並びにソース領域の一部上方)の不純物濃度が異なり、後者が前者よりも不純物濃度が低い構成となる。この場合、ドレイン領域及びソース領域が、第一及び第二不純物拡散領域に対応する。
なお、このような構成を実現するには、上記実施形態で説明した工程からドリフト領域を形成する工程を省略すれば良い。
〈3〉 上述した製法は、あくまで一実施例であり、ゲート電極の不純物濃度がチャネル領域上方位置よりも端部位置が低濃度となる構成が実現できれば、他の方法によっても構わない。
2: 基板
3: 素子分離絶縁膜
6: ゲート酸化膜
7: ドレイン側ドリフト領域
8: ソース側ドリフト領域
9: ゲート材料膜
10: ウェル
11: サイドウォール絶縁膜
12: ドレイン領域
13: ソース領域
20: ゲート電極
20a,20b: ゲート電極の部分(部分電極)
23: 層間絶縁膜
24: コンタクトプラグ
25: 配線層
30: レジスト
32: CVD酸化膜
34: 開口領域
50: ウェル
51: ゲート酸化膜
53: ドレイン側LDD領域
54: ソース側LDD領域
55: サイドウォール絶縁膜
56: ドレイン領域
57: ソース領域
60: ゲート電極
62: CVD酸化膜
71: 素子分離絶縁膜
72: ドリフト領域
73: ドレイン領域
74: ソース領域
75: ゲート酸化膜
76: ゲート電極
77,78: 絶縁膜
81,82,83: シリサイド領域
ch: チャネル領域
A1,A2、A3,A4: 領域

Claims (7)

  1. 基板上に形成された第一導電型のウェルと、
    前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
    前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
    前記ゲート電極は、
    前記第二導電型にドープされており、
    前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを特徴とする半導体装置。
  2. 前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを特徴とする請求項1に記載の半導体装置。
  3. 前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、0.2〜0.6μmの長さにわたって前記濃度勾配を有することを特徴とする請求項2に記載の半導体装置
  4. 前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の0.1倍以下であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
    前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
    前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
  6. 請求項1に記載の半導体装置の製造方法であって、
    前記ウェルを形成する工程と、
    前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
    その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする半導体装置の製造方法。
  7. 前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
    前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
    前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを特徴とする請求項6に記載の半導体装置の製造方法。

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