JPH08204177A - 高耐圧ｍｏｓトランジスタの製造方法 - Google Patents
高耐圧ｍｏｓトランジスタの製造方法Info
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- JPH08204177A JPH08204177A JP770495A JP770495A JPH08204177A JP H08204177 A JPH08204177 A JP H08204177A JP 770495 A JP770495 A JP 770495A JP 770495 A JP770495 A JP 770495A JP H08204177 A JPH08204177 A JP H08204177A
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- forming
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Abstract
(57)【要約】
【目的】 微細化及び高集積化を可能とする高耐圧ＭＯ
Ｓトランジスタの製造方法を提供すること。 【構成】 ゲート電極４の端と高濃度のドレイン拡散層
８との間のＮ型シリコン基板１上に前記ゲート電極４よ
りも厚い膜厚を有する熱酸化膜１０を形成する工程を設
けたので、電気力線が空乏層の端からゲート電極４に向
かう際に、該電気力線が通過する層が厚い熱酸化膜なの
で、従来のＣＶＤ法により形成されるＢＰＳＧ膜から成
る層間絶縁膜に比して絶縁耐圧が高いため、従来のよう
にゲート酸化膜３が破壊されるおそれがなく、高いドレ
イン耐圧が実現できる。
Ｓトランジスタの製造方法を提供すること。 【構成】 ゲート電極４の端と高濃度のドレイン拡散層
８との間のＮ型シリコン基板１上に前記ゲート電極４よ
りも厚い膜厚を有する熱酸化膜１０を形成する工程を設
けたので、電気力線が空乏層の端からゲート電極４に向
かう際に、該電気力線が通過する層が厚い熱酸化膜なの
で、従来のＣＶＤ法により形成されるＢＰＳＧ膜から成
る層間絶縁膜に比して絶縁耐圧が高いため、従来のよう
にゲート酸化膜３が破壊されるおそれがなく、高いドレ
イン耐圧が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイコン等のオープン
・ドレイン型の出力トランジスタ、特にＦＬＴ（蛍光表
示管）の駆動用トランジスタに用いられ、ドレイン耐圧
４５Ｖ程度を必要とする高耐圧ＭＯＳトランジスタの製
造方法に関する。
・ドレイン型の出力トランジスタ、特にＦＬＴ（蛍光表
示管）の駆動用トランジスタに用いられ、ドレイン耐圧
４５Ｖ程度を必要とする高耐圧ＭＯＳトランジスタの製
造方法に関する。
【０００２】
【従来の技術】此種の高耐圧トランジスタの製造方法に
ついて図９を基に説明する。図９に示す５１は一導電型
の半導体基板、例えばＮ型シリコン基板で、先ず該基板
５１上に素子分離用の選択酸化膜５２（ＬＯＣＯＳ）を
形成する。次工程で、当該選択酸化膜５２を除くＮ型シ
リコン基板５１上にゲート酸化膜５３を形成し、続いて
当該ゲート酸化膜５３上に例えばポリシリコンから成る
ゲート電極５４を形成する。
ついて図９を基に説明する。図９に示す５１は一導電型
の半導体基板、例えばＮ型シリコン基板で、先ず該基板
５１上に素子分離用の選択酸化膜５２（ＬＯＣＯＳ）を
形成する。次工程で、当該選択酸化膜５２を除くＮ型シ
リコン基板５１上にゲート酸化膜５３を形成し、続いて
当該ゲート酸化膜５３上に例えばポリシリコンから成る
ゲート電極５４を形成する。
【０００３】次に、前記基板５１全面をリオキサイド膜
５５で被着し、前記ゲート電極５４に隣接するドレイン
領域に低濃度のＰ- のドレイン拡散層５６を形成する。
続いて、ゲート電極５４に隣接するソース領域にＰ+ の
高濃度のソース拡散層５７が形成され、かつ前記低濃度
のドレイン拡散層５６内の前記ゲート電極５４から離間
された領域に高濃度のＰ+ のドレイン拡散層５８が形成
される。
５５で被着し、前記ゲート電極５４に隣接するドレイン
領域に低濃度のＰ- のドレイン拡散層５６を形成する。
続いて、ゲート電極５４に隣接するソース領域にＰ+ の
高濃度のソース拡散層５７が形成され、かつ前記低濃度
のドレイン拡散層５６内の前記ゲート電極５４から離間
された領域に高濃度のＰ+ のドレイン拡散層５８が形成
される。
【０００４】そして、ＣＶＤ法によりＢＰＳＧ膜から成
る層間絶縁膜５９が形成され、図示しないフォトレジス
ト膜をマスクにして該層間絶縁膜５９にコンタクト孔を
形成し、該コンタクト孔を介して前記ソース拡散層５７
及びドレイン拡散層５８に接続されるアルミニウムから
成るソース電極６０及びドレイン電極６１を形成する。
る層間絶縁膜５９が形成され、図示しないフォトレジス
ト膜をマスクにして該層間絶縁膜５９にコンタクト孔を
形成し、該コンタクト孔を介して前記ソース拡散層５７
及びドレイン拡散層５８に接続されるアルミニウムから
成るソース電極６０及びドレイン電極６１を形成する。
【０００５】図に点線で示した領域が、前記ドレイン電
極６１に高電圧をかけた際に拡がる空乏層である。この
ような高耐圧ＭＯＳトランジスタでは、空乏層の拡がり
によってドレイン電極６１に負の高電圧（例えばＶd ＝
−４５Ｖ）を加え、かつゲート電極５４及びソース電極
６０に接地電圧（Ｖg ＝Ｖs ＝０）を加えた状態におい
て、ゲート酸化膜５３にかかる強電界が弱められるた
め、高耐圧用ＭＯＳトランジスタとして使用される。
極６１に高電圧をかけた際に拡がる空乏層である。この
ような高耐圧ＭＯＳトランジスタでは、空乏層の拡がり
によってドレイン電極６１に負の高電圧（例えばＶd ＝
−４５Ｖ）を加え、かつゲート電極５４及びソース電極
６０に接地電圧（Ｖg ＝Ｖs ＝０）を加えた状態におい
て、ゲート酸化膜５３にかかる強電界が弱められるた
め、高耐圧用ＭＯＳトランジスタとして使用される。
【０００６】しかしながら、近年のＬＳＩ化の微細化及
び高集積化に伴い、トランジスタのゲート酸化膜は必然
的に薄くなってきている。例えば、０．８μｍルールの
ＬＳＩでは１７０Å、０．５μｍルールのＬＳＩでは１
００Å乃至９０Åという薄さである。この結果、ゲート
酸化膜にかかる電界が強くなるため、ドレイン耐圧が劣
化してしまう。そこで従来は、図９に示すようにゲート
電極５４とドレイン拡散層５８との間の距離Ｌを９μｍ
程度に長く設計しなければならなかったが、これではパ
ターンサイズが大きくなり、ＬＳＩの高集積化の要望に
反することになる。
び高集積化に伴い、トランジスタのゲート酸化膜は必然
的に薄くなってきている。例えば、０．８μｍルールの
ＬＳＩでは１７０Å、０．５μｍルールのＬＳＩでは１
００Å乃至９０Åという薄さである。この結果、ゲート
酸化膜にかかる電界が強くなるため、ドレイン耐圧が劣
化してしまう。そこで従来は、図９に示すようにゲート
電極５４とドレイン拡散層５８との間の距離Ｌを９μｍ
程度に長く設計しなければならなかったが、これではパ
ターンサイズが大きくなり、ＬＳＩの高集積化の要望に
反することになる。
【０００７】一方、通常のトランジスタ用に薄いゲート
酸化膜と高耐圧トランジスタ用に厚いゲート酸化膜の２
種類を形成することも考えられるが、ゲート酸化膜選択
マスクと酸化に関する製造工程が増えることになり、好
ましくない。また、このときゲート酸化膜の膜厚が異な
るため、しきい値電圧調整用マスクが必要となり、マス
ク２枚追加となる。しかも、ゲート酸化膜が厚くなるこ
とによって高耐圧トランジスタの駆動能力が低下する。
酸化膜と高耐圧トランジスタ用に厚いゲート酸化膜の２
種類を形成することも考えられるが、ゲート酸化膜選択
マスクと酸化に関する製造工程が増えることになり、好
ましくない。また、このときゲート酸化膜の膜厚が異な
るため、しきい値電圧調整用マスクが必要となり、マス
ク２枚追加となる。しかも、ゲート酸化膜が厚くなるこ
とによって高耐圧トランジスタの駆動能力が低下する。
【０００８】
【発明が解決しようとする課題】従って、本発明は微細
化及び高集積化を可能とする高耐圧ＭＯＳトランジスタ
の製造方法を提供することを目的とする。
化及び高集積化を可能とする高耐圧ＭＯＳトランジスタ
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】そこで請求項１の発明
は、一導電型の半導体基板上に選択酸化膜を形成する工
程と、前記選択酸化膜を除く半導体基板上にゲート酸化
膜を形成する工程と、前記ゲート酸化膜を介してゲート
電極を形成する工程と、前記ゲート電極の一方の端に接
するように低濃度の逆導電型のドレイン拡散層を形成す
る工程と、前記ゲート電極の他方の端に接するように高
濃度の逆導電型のソース拡散層を形成し、かつ前記低濃
度のドレイン拡散層内に前記ゲート電極の一方の端から
離間させて高濃度の逆導電型のドレイン拡散層を形成す
る工程と、前記ゲート電極の一方の端と高濃度のドレイ
ン拡散層との間の半導体基板上にゲート酸化膜より厚い
膜厚を有する熱酸化膜を形成する工程とを有するもので
ある。
は、一導電型の半導体基板上に選択酸化膜を形成する工
程と、前記選択酸化膜を除く半導体基板上にゲート酸化
膜を形成する工程と、前記ゲート酸化膜を介してゲート
電極を形成する工程と、前記ゲート電極の一方の端に接
するように低濃度の逆導電型のドレイン拡散層を形成す
る工程と、前記ゲート電極の他方の端に接するように高
濃度の逆導電型のソース拡散層を形成し、かつ前記低濃
度のドレイン拡散層内に前記ゲート電極の一方の端から
離間させて高濃度の逆導電型のドレイン拡散層を形成す
る工程と、前記ゲート電極の一方の端と高濃度のドレイ
ン拡散層との間の半導体基板上にゲート酸化膜より厚い
膜厚を有する熱酸化膜を形成する工程とを有するもので
ある。
【００１０】また請求項２の発明は、一導電型の半導体
基板上に選択酸化膜を形成する工程と、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を介してゲート電極を形成する工程
と、前記ゲート電極の一方の端に接するように低濃度の
逆導電型のドレイン拡散層を形成する工程と、前記ゲー
ト電極の他方の端に接するように高濃度の逆導電型のソ
ース拡散層を形成し、かつ前記低濃度のドレイン拡散層
内に前記ゲート電極の一方の端から離間させて高濃度の
逆導電型のドレイン拡散層を形成する工程と、全面にシ
リコン窒化膜を形成する工程と、少なくとも前記ゲート
電極の一方の端と高濃度のドレイン拡散層との間の前記
シリコン窒化膜を選択的に除去し開口部分を形成する工
程と、前記シリコン窒化膜をマスクとして選択酸化を行
うことにより、前記ゲート電極の一方の端と高濃度のド
レイン拡散層との間の半導体基板上にゲート酸化膜より
厚い膜厚を有する熱酸化膜を形成する工程とを有するも
のである。
基板上に選択酸化膜を形成する工程と、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を介してゲート電極を形成する工程
と、前記ゲート電極の一方の端に接するように低濃度の
逆導電型のドレイン拡散層を形成する工程と、前記ゲー
ト電極の他方の端に接するように高濃度の逆導電型のソ
ース拡散層を形成し、かつ前記低濃度のドレイン拡散層
内に前記ゲート電極の一方の端から離間させて高濃度の
逆導電型のドレイン拡散層を形成する工程と、全面にシ
リコン窒化膜を形成する工程と、少なくとも前記ゲート
電極の一方の端と高濃度のドレイン拡散層との間の前記
シリコン窒化膜を選択的に除去し開口部分を形成する工
程と、前記シリコン窒化膜をマスクとして選択酸化を行
うことにより、前記ゲート電極の一方の端と高濃度のド
レイン拡散層との間の半導体基板上にゲート酸化膜より
厚い膜厚を有する熱酸化膜を形成する工程とを有するも
のである。
【００１１】更に請求項３の発明は、一導電型の半導体
基板上に選択酸化膜を形成する工程と、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を介してゲート電極を形成する工程
と、前記ゲート電極の一方の端に接するように低濃度の
逆導電型のドレイン拡散層を形成する工程と、前記ゲー
ト電極の他方の端に接するように高濃度の逆導電型のソ
ース拡散層を形成し、かつ前記低濃度のドレイン拡散層
内に前記ゲート電極の一方の端から離間させて高濃度の
逆導電型のドレイン拡散層を形成する工程と、全面にシ
リコン窒化膜を形成する工程と、少なくとも前記ゲート
電極の一方の端と高濃度のドレイン拡散層との間の前記
シリコン窒化膜を選択的に除去し開口部分を形成する工
程と、前記開口部分から逆導電型不純物を注入し高濃度
のドレイン拡散層の補償用拡散層を形成する工程と、前
記シリコン窒化膜をマスクとして選択酸化を行うことに
より、前記ゲート電極の一方の端と高濃度のドレイン拡
散層との間の半導体基板上にゲート酸化膜より厚い膜厚
を有する熱酸化膜を形成する工程とを有するものであ
る。
基板上に選択酸化膜を形成する工程と、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を介してゲート電極を形成する工程
と、前記ゲート電極の一方の端に接するように低濃度の
逆導電型のドレイン拡散層を形成する工程と、前記ゲー
ト電極の他方の端に接するように高濃度の逆導電型のソ
ース拡散層を形成し、かつ前記低濃度のドレイン拡散層
内に前記ゲート電極の一方の端から離間させて高濃度の
逆導電型のドレイン拡散層を形成する工程と、全面にシ
リコン窒化膜を形成する工程と、少なくとも前記ゲート
電極の一方の端と高濃度のドレイン拡散層との間の前記
シリコン窒化膜を選択的に除去し開口部分を形成する工
程と、前記開口部分から逆導電型不純物を注入し高濃度
のドレイン拡散層の補償用拡散層を形成する工程と、前
記シリコン窒化膜をマスクとして選択酸化を行うことに
より、前記ゲート電極の一方の端と高濃度のドレイン拡
散層との間の半導体基板上にゲート酸化膜より厚い膜厚
を有する熱酸化膜を形成する工程とを有するものであ
る。
【００１２】
【作用】以上の構成から、請求項１の発明では一導電型
の半導体基板上に選択酸化膜を形成し、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成し、前記ゲー
ト酸化膜を介してゲート電極を形成し、前記ゲート電極
の一方の端に接するように低濃度の逆導電型のドレイン
拡散層を形成し、前記ゲート電極の他方の端に接するよ
うに高濃度の逆導電型のソース拡散層を形成し、かつ前
記低濃度のドレイン拡散層内に前記ゲート電極の一方の
端から離間させて高濃度の逆導電型のドレイン拡散層を
形成し、前記ゲート電極の一方の端と高濃度のドレイン
拡散層との間の半導体基板上にゲート酸化膜より厚い膜
厚を有する熱酸化膜を形成することにより、強電界によ
り前記ゲート酸化膜が破壊されるおそれがなく、高いド
レイン耐圧が実現できる。
の半導体基板上に選択酸化膜を形成し、前記選択酸化膜
を除く半導体基板上にゲート酸化膜を形成し、前記ゲー
ト酸化膜を介してゲート電極を形成し、前記ゲート電極
の一方の端に接するように低濃度の逆導電型のドレイン
拡散層を形成し、前記ゲート電極の他方の端に接するよ
うに高濃度の逆導電型のソース拡散層を形成し、かつ前
記低濃度のドレイン拡散層内に前記ゲート電極の一方の
端から離間させて高濃度の逆導電型のドレイン拡散層を
形成し、前記ゲート電極の一方の端と高濃度のドレイン
拡散層との間の半導体基板上にゲート酸化膜より厚い膜
厚を有する熱酸化膜を形成することにより、強電界によ
り前記ゲート酸化膜が破壊されるおそれがなく、高いド
レイン耐圧が実現できる。
【００１３】また請求項２の発明では、請求項１の発明
のように各拡散層を形成した後、基板の全面にシリコン
窒化膜を形成し、少なくともゲート電極の一方の端と高
濃度のドレイン拡散層との間の前記シリコン窒化膜を選
択的に除去し開口部分を形成し、前記シリコン窒化膜を
マスクとして選択酸化を行うことにより、前記ゲート電
極の一方の端と高濃度のドレイン拡散層との間の半導体
基板上にゲート酸化膜より厚い膜厚を有する熱酸化膜を
形成することができ、高耐圧トランジスタとして使用可
能となる。
のように各拡散層を形成した後、基板の全面にシリコン
窒化膜を形成し、少なくともゲート電極の一方の端と高
濃度のドレイン拡散層との間の前記シリコン窒化膜を選
択的に除去し開口部分を形成し、前記シリコン窒化膜を
マスクとして選択酸化を行うことにより、前記ゲート電
極の一方の端と高濃度のドレイン拡散層との間の半導体
基板上にゲート酸化膜より厚い膜厚を有する熱酸化膜を
形成することができ、高耐圧トランジスタとして使用可
能となる。
【００１４】更に請求項３の発明では、請求項２の発明
のようにシリコン窒化膜を選択的に除去して形成した開
口部分から逆導電型不純物を注入し高濃度のドレイン拡
散層の補償用拡散層を形成し、前記シリコン窒化膜をマ
スクとして選択酸化を行うことにより、ゲート電極の一
方の端と高濃度のドレイン拡散層との間の半導体基板上
にゲート酸化膜より厚い膜厚を有する熱酸化膜を形成す
ることができ、高耐圧トランジスタとして使用可能とな
ると共に前記補償用拡散層を形成しておくことにより、
ドレイン拡散層の濃度維持がはかれる。
のようにシリコン窒化膜を選択的に除去して形成した開
口部分から逆導電型不純物を注入し高濃度のドレイン拡
散層の補償用拡散層を形成し、前記シリコン窒化膜をマ
スクとして選択酸化を行うことにより、ゲート電極の一
方の端と高濃度のドレイン拡散層との間の半導体基板上
にゲート酸化膜より厚い膜厚を有する熱酸化膜を形成す
ることができ、高耐圧トランジスタとして使用可能とな
ると共に前記補償用拡散層を形成しておくことにより、
ドレイン拡散層の濃度維持がはかれる。
【００１５】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。図１に示す１は一導電型の半導体基板、例えばＮ型
シリコン基板で、先ず該基板１上に選択酸化法によりお
よそ６０００Å程の素子分離用の選択酸化膜２（ＬＯＣ
ＯＳ）を形成し、次工程で当該選択酸化膜２を除いた前
記Ｎ型シリコン基板１上におよそ１７０Å乃至２４０Å
程のゲート酸化膜３を形成し、その上に図２に示すよう
におよそ２５００Å程のゲート電極４を形成し、ボロン
イオンによるイオン注入により該ゲート電極４の一端に
接するように低濃度のドレイン拡散層５を形成する。
る。図１に示す１は一導電型の半導体基板、例えばＮ型
シリコン基板で、先ず該基板１上に選択酸化法によりお
よそ６０００Å程の素子分離用の選択酸化膜２（ＬＯＣ
ＯＳ）を形成し、次工程で当該選択酸化膜２を除いた前
記Ｎ型シリコン基板１上におよそ１７０Å乃至２４０Å
程のゲート酸化膜３を形成し、その上に図２に示すよう
におよそ２５００Å程のゲート電極４を形成し、ボロン
イオンによるイオン注入により該ゲート電極４の一端に
接するように低濃度のドレイン拡散層５を形成する。
【００１６】続いて、図３に示すようにＮ型シリコン基
板１上にリオキサイド膜６を形成する。そして、ＢＦ2
イオンによるイオン注入により前記ゲート電極４の他端
に接するように高濃度のソース拡散層７及び前記低濃度
のドレイン拡散層６内に含まれた形でゲート電極４から
離間されて高濃度のドレイン拡散層８を形成する。次
に、図４に示すように基板１上の全面にシリコン窒化膜
９を形成し、少なくとも前記ゲート電極４の一方の端と
高濃度のドレイン拡散層８との間のシリコン窒化膜９を
選択的に除去し開口部分を形成し、当該シリコン窒化膜
９をマスクとして選択酸化して、図５に示すように少な
くとも前記選択酸化膜２とゲート電極４との間のＮ型シ
リコン基板１上に前記ゲート酸化膜３より厚い膜厚を有
するおよそ３０００Å程の熱酸化膜１０（ＳｉＯ2 膜）
を形成する。当該熱酸化膜１０は、高い絶縁耐圧を有す
るので強電界がかかっても前記ゲート酸化膜３が破壊さ
れない。
板１上にリオキサイド膜６を形成する。そして、ＢＦ2
イオンによるイオン注入により前記ゲート電極４の他端
に接するように高濃度のソース拡散層７及び前記低濃度
のドレイン拡散層６内に含まれた形でゲート電極４から
離間されて高濃度のドレイン拡散層８を形成する。次
に、図４に示すように基板１上の全面にシリコン窒化膜
９を形成し、少なくとも前記ゲート電極４の一方の端と
高濃度のドレイン拡散層８との間のシリコン窒化膜９を
選択的に除去し開口部分を形成し、当該シリコン窒化膜
９をマスクとして選択酸化して、図５に示すように少な
くとも前記選択酸化膜２とゲート電極４との間のＮ型シ
リコン基板１上に前記ゲート酸化膜３より厚い膜厚を有
するおよそ３０００Å程の熱酸化膜１０（ＳｉＯ2 膜）
を形成する。当該熱酸化膜１０は、高い絶縁耐圧を有す
るので強電界がかかっても前記ゲート酸化膜３が破壊さ
れない。
【００１７】尚、熱酸化膜１０を形成する前に高濃度の
ドレイン拡散層８の濃度を補償するため、例えば注入量
５Ｅ１３／ｃｍ2 （尚、５Ｅ１３は５掛ける１０の１３
乗の意である。）以下のボロンイオンを注入するように
してもよい。続いて、シリコン窒化膜９を選択除去した
後（図６参照）、図７に示すように前記基板１をＣＶＤ
法により形成されるＢＰＳＧ膜から成る層間絶縁膜１１
で被着し、該層間絶縁膜１１にコンタクト孔を形成し、
当該コンタクト孔を介して図８に示すようにソース拡散
層７及びドレイン拡散層８にアルミニウムから成るソー
ス電極１２及びドレイン電極１３を形成する。
ドレイン拡散層８の濃度を補償するため、例えば注入量
５Ｅ１３／ｃｍ2 （尚、５Ｅ１３は５掛ける１０の１３
乗の意である。）以下のボロンイオンを注入するように
してもよい。続いて、シリコン窒化膜９を選択除去した
後（図６参照）、図７に示すように前記基板１をＣＶＤ
法により形成されるＢＰＳＧ膜から成る層間絶縁膜１１
で被着し、該層間絶縁膜１１にコンタクト孔を形成し、
当該コンタクト孔を介して図８に示すようにソース拡散
層７及びドレイン拡散層８にアルミニウムから成るソー
ス電極１２及びドレイン電極１３を形成する。
【００１８】図８に点線で示した領域は、ドレイン電極
１３に負の高電圧をかけた際に拡がる空乏層で、電気力
線（図において矢印で示す。）が当該空乏層の端からゲ
ート電極４に向かう際、該電気力線が厚い熱酸化膜１０
を通過する。ここで、熱酸化膜１０は一般にＢＰＳＧ膜
のＣＶＤ膜に比して高い絶縁耐圧を有するので、強電界
が加わっても十分破壊に耐え得る。これにより、従来例
のようにゲート酸化膜が破壊されるおそれがなく、高い
ドレイン耐圧を実現できる。
１３に負の高電圧をかけた際に拡がる空乏層で、電気力
線（図において矢印で示す。）が当該空乏層の端からゲ
ート電極４に向かう際、該電気力線が厚い熱酸化膜１０
を通過する。ここで、熱酸化膜１０は一般にＢＰＳＧ膜
のＣＶＤ膜に比して高い絶縁耐圧を有するので、強電界
が加わっても十分破壊に耐え得る。これにより、従来例
のようにゲート酸化膜が破壊されるおそれがなく、高い
ドレイン耐圧を実現できる。
【００１９】また、前記熱酸化膜１０がゲート電極４の
端に重ならないように形成されているため、しきい値電
圧が変化することがなく、電流の駆動能力が維持され
る。更に、本発明製造方法はＰ型半導体基板に対しても
同様に適用される。
端に重ならないように形成されているため、しきい値電
圧が変化することがなく、電流の駆動能力が維持され
る。更に、本発明製造方法はＰ型半導体基板に対しても
同様に適用される。
【００２０】
【発明の効果】以上、本発明の高耐圧トランジスタの製
造方法によればゲート電極の端と高濃度のドレイン拡散
層との間の半導体基板上に前記ゲート電極よりも厚い膜
厚を有する熱酸化膜を形成する工程を設けたので、電気
力線が空乏層の端からゲート電極に向かう際に、該電気
力線が通過する層が厚い熱酸化膜なので、従来のＣＶＤ
法により形成されるＢＰＳＧ膜から成る層間絶縁膜に比
して絶縁耐圧が高いため、従来のようにゲート酸化膜が
破壊されるおそれがなく、高いドレイン耐圧が実現でき
る。
造方法によればゲート電極の端と高濃度のドレイン拡散
層との間の半導体基板上に前記ゲート電極よりも厚い膜
厚を有する熱酸化膜を形成する工程を設けたので、電気
力線が空乏層の端からゲート電極に向かう際に、該電気
力線が通過する層が厚い熱酸化膜なので、従来のＣＶＤ
法により形成されるＢＰＳＧ膜から成る層間絶縁膜に比
して絶縁耐圧が高いため、従来のようにゲート酸化膜が
破壊されるおそれがなく、高いドレイン耐圧が実現でき
る。
【００２１】また、熱酸化膜がゲート電極と重ならない
ように形成されているため、しきい値電圧が変化するこ
とがなく、電流の駆動能力が維持できる。更に、例えば
０．５μｍルールのＬＳＩにおいて、従来９μｍ程度で
あった距離Ｌが、本発明によれば４．５μｍ程度とな
る。従って、その寸法分パターンサイズが小さくでき、
かつ、その部分の抵抗が下がるので、トランジスタのオ
ン抵抗も低減できる効果がある。また、高耐圧トランジ
スタのゲート酸化膜と通常のトランジスタのゲート酸化
膜との膜厚を同じにできるため、同じしきい値電圧にで
きるため、従来のようにしきい値電圧調整用マスクが必
要なくなる。
ように形成されているため、しきい値電圧が変化するこ
とがなく、電流の駆動能力が維持できる。更に、例えば
０．５μｍルールのＬＳＩにおいて、従来９μｍ程度で
あった距離Ｌが、本発明によれば４．５μｍ程度とな
る。従って、その寸法分パターンサイズが小さくでき、
かつ、その部分の抵抗が下がるので、トランジスタのオ
ン抵抗も低減できる効果がある。また、高耐圧トランジ
スタのゲート酸化膜と通常のトランジスタのゲート酸化
膜との膜厚を同じにできるため、同じしきい値電圧にで
きるため、従来のようにしきい値電圧調整用マスクが必
要なくなる。
【図１】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の高耐圧ＭＯＳトランジスタの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図９】従来の高耐圧ＭＯＳトランジスタの製造方法を
説明するための断面図である。
説明するための断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板上に選択酸化膜を
形成する工程と、前記選択酸化膜を除く半導体基板上に
ゲート酸化膜を形成する工程と、前記ゲート酸化膜を介
してゲート電極を形成する工程と、前記ゲート電極の一
方の端に接するように低濃度の逆導電型のドレイン拡散
層を形成する工程と、前記ゲート電極の他方の端に接す
るように高濃度の逆導電型のソース拡散層を形成し、か
つ前記低濃度のドレイン拡散層内に前記ゲート電極の一
方の端から離間させて高濃度の逆導電型のドレイン拡散
層を形成する工程と、前記ゲート電極の一方の端と高濃
度のドレイン拡散層との間の半導体基板上にゲート酸化
膜より厚い膜厚を有する熱酸化膜を形成する工程とを有
することを特徴とする高耐圧ＭＯＳトランジスタの製造
方法。 - 【請求項２】 一導電型の半導体基板上に選択酸化膜を
形成する工程と、前記選択酸化膜を除く半導体基板上に
ゲート酸化膜を形成する工程と、前記ゲート酸化膜を介
してゲート電極を形成する工程と、前記ゲート電極の一
方の端に接するように低濃度の逆導電型のドレイン拡散
層を形成する工程と、前記ゲート電極の他方の端に接す
るように高濃度の逆導電型のソース拡散層を形成し、か
つ前記低濃度のドレイン拡散層内に前記ゲート電極の一
方の端から離間させて高濃度の逆導電型のドレイン拡散
層を形成する工程と、全面にシリコン窒化膜を形成する
工程と、少なくとも前記ゲート電極の一方の端と高濃度
のドレイン拡散層との間の前記シリコン窒化膜を選択的
に除去し開口部分を形成する工程と、前記シリコン窒化
膜をマスクとして選択酸化を行うことにより、前記ゲー
ト電極の一方の端と高濃度のドレイン拡散層との間の半
導体基板上にゲート酸化膜より厚い膜厚を有する熱酸化
膜を形成する工程とを有することを特徴とする高耐圧Ｍ
ＯＳトランジスタの製造方法。 - 【請求項３】 前記シリコン窒化膜を選択的に除去して
開口部分を形成した後に、該開口部分から逆導電型不純
物を注入し高濃度のドレイン拡散層の補償用拡散層を形
成する工程を有することを特徴とする請求項２に記載の
高耐圧ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770495A JPH08204177A (ja) | 1995-01-20 | 1995-01-20 | 高耐圧ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770495A JPH08204177A (ja) | 1995-01-20 | 1995-01-20 | 高耐圧ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204177A true JPH08204177A (ja) | 1996-08-09 |
Family
ID=11673140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP770495A Pending JPH08204177A (ja) | 1995-01-20 | 1995-01-20 | 高耐圧ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009012276A3 (en) * | 2007-07-16 | 2009-03-26 | Ibm | Asymmetric field effect transistor structure and method |
| US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
-
1995
- 1995-01-20 JP JP770495A patent/JPH08204177A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009012276A3 (en) * | 2007-07-16 | 2009-03-26 | Ibm | Asymmetric field effect transistor structure and method |
| US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US7915670B2 (en) | 2007-07-16 | 2011-03-29 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US8053314B2 (en) | 2007-07-16 | 2011-11-08 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US8288806B2 (en) | 2007-07-16 | 2012-10-16 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
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