JPH08306771A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08306771A JPH08306771A JP7103847A JP10384795A JPH08306771A JP H08306771 A JPH08306771 A JP H08306771A JP 7103847 A JP7103847 A JP 7103847A JP 10384795 A JP10384795 A JP 10384795A JP H08306771 A JPH08306771 A JP H08306771A
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 配線層とＳＯＧ膜層を含む層間絶縁層を有す
る樹脂封止型半導体装置において、熱ストレスによるＳ
ＯＧ膜でのクラックの発生を抑制できる半導体装置を提
供する。 【構成】 半導体チップの外周領域において、ＳＯＧ膜
を含む層間絶縁層にビアホールを形成し、ＳＯＧ膜の残
留を実質的に減らす。さらに、ＳＯＧ膜を含む層間絶縁
層の下地層として、ダミーの配線パターンを形成し、ダ
ミー配線パターン上のＳＯＧ膜を実質的に薄くする。さ
らに、上層配線層にもダミーパターンを形成し、ビアホ
ールを埋め込むとともに、下層のダミー配線パターンと
コンタクトさせる。
る樹脂封止型半導体装置において、熱ストレスによるＳ
ＯＧ膜でのクラックの発生を抑制できる半導体装置を提
供する。 【構成】 半導体チップの外周領域において、ＳＯＧ膜
を含む層間絶縁層にビアホールを形成し、ＳＯＧ膜の残
留を実質的に減らす。さらに、ＳＯＧ膜を含む層間絶縁
層の下地層として、ダミーの配線パターンを形成し、ダ
ミー配線パターン上のＳＯＧ膜を実質的に薄くする。さ
らに、上層配線層にもダミーパターンを形成し、ビアホ
ールを埋め込むとともに、下層のダミー配線パターンと
コンタクトさせる。
Description
【０００１】
【産業上の利用分野】本発明は、樹脂封止型半導体装置
において、特に半導体チップの外周部における熱ストレ
スによるクラック発生を緩和する半導体装置に関する。
において、特に半導体チップの外周部における熱ストレ
スによるクラック発生を緩和する半導体装置に関する。
【０００２】
【従来の技術】従来より、半導体チップを樹脂で封止す
る樹脂封止型半導体装置では、半導体チップと封止樹脂
の熱膨張係数の違いから熱ストレスによる配線のスライ
ドやパッシベーション膜へのクラック発生という問題が
指摘されている。
る樹脂封止型半導体装置では、半導体チップと封止樹脂
の熱膨張係数の違いから熱ストレスによる配線のスライ
ドやパッシベーション膜へのクラック発生という問題が
指摘されている。
【０００３】半導体チップ表面は、一般にトランジスタ
等の機能素子や配線等を有する内部パターン領域、その
外周部にあってボンディングパッドが配置される領域、
ボンディングパッドの配置領域からチップ端に至る予備
領域に分けることができる。
等の機能素子や配線等を有する内部パターン領域、その
外周部にあってボンディングパッドが配置される領域、
ボンディングパッドの配置領域からチップ端に至る予備
領域に分けることができる。
【０００４】従来、半導体チップの熱ストレスによる配
線のスライドやパッシベーション膜へのクラック発生を
緩和する為には、配線パターンにスリットを入れたり、
ダミーの配線パターンを形成したりする方法が提案され
ている。但し、ボンディングパッド配置領域より内側の
内部パターン領域にそれらの特徴あるパターンを形成す
る方法がほとんどである。
線のスライドやパッシベーション膜へのクラック発生を
緩和する為には、配線パターンにスリットを入れたり、
ダミーの配線パターンを形成したりする方法が提案され
ている。但し、ボンディングパッド配置領域より内側の
内部パターン領域にそれらの特徴あるパターンを形成す
る方法がほとんどである。
【０００５】図８は、従来の半導体チップ表面の一部を
示す平面図である。斜線を付した内部パターン領域ｂの
外周には、複数のボンディングパッド（ａ１〜ａ５）が
配置されている。これらのボンディングパッドは、例え
ば一辺が約１００μｍ程度の四辺形の形状である。
示す平面図である。斜線を付した内部パターン領域ｂの
外周には、複数のボンディングパッド（ａ１〜ａ５）が
配置されている。これらのボンディングパッドは、例え
ば一辺が約１００μｍ程度の四辺形の形状である。
【０００６】これらのボンディングパッド端から半導体
チップ端までは、何のパターンも形成されない領域ｃが
存在する。この領域は、ウェハをチップごとにダイシン
グする際、スクライブ面より入るクラックが、機能素子
を含む内部パターン領域に届かないよう配慮して設けら
れた予備領域である為、２０μｍから１００μｍの幅を
必要とする。
チップ端までは、何のパターンも形成されない領域ｃが
存在する。この領域は、ウェハをチップごとにダイシン
グする際、スクライブ面より入るクラックが、機能素子
を含む内部パターン領域に届かないよう配慮して設けら
れた予備領域である為、２０μｍから１００μｍの幅を
必要とする。
【０００７】図６は、ボンディングパッドからチップ端
に至る部分の従来の半導体チップの切断面を示す。半導
体チップの外周領域は、例えば図６に示すように、半導
体基板１と、その表面領域に形成されたフィールド酸化
膜２、第１層間絶縁膜３、第１層間絶縁膜３上に形成さ
れたボンディングパッド用の電極と、メタルシールリン
グパターンを形成する第１配線層４、ＳＯＧ（スピンオ
ングラス）膜６を挟んで形成されるプラズマＣＶＤによ
るＳｉＯ2 膜５ａ、５ｂよりなる第２層間絶縁層、さら
に基板全面に形成されるＳｉＮx 膜によるパッシベーシ
ョン膜８を有する。尚、半導体チップの封止に用いられ
る樹脂９は、パッシべーション膜８上に形成される。
に至る部分の従来の半導体チップの切断面を示す。半導
体チップの外周領域は、例えば図６に示すように、半導
体基板１と、その表面領域に形成されたフィールド酸化
膜２、第１層間絶縁膜３、第１層間絶縁膜３上に形成さ
れたボンディングパッド用の電極と、メタルシールリン
グパターンを形成する第１配線層４、ＳＯＧ（スピンオ
ングラス）膜６を挟んで形成されるプラズマＣＶＤによ
るＳｉＯ2 膜５ａ、５ｂよりなる第２層間絶縁層、さら
に基板全面に形成されるＳｉＮx 膜によるパッシベーシ
ョン膜８を有する。尚、半導体チップの封止に用いられ
る樹脂９は、パッシべーション膜８上に形成される。
【０００８】多くの半導体装置は、複数の配線層と層間
絶縁膜を有する多層配線構造を持つ。基板表面の凹凸に
よる上層配線の断線等の発生を阻止する為、層間絶縁膜
として平坦化効果のあるＳＯＧ膜を用いることが多い。
そして、このＳＯＧ膜とＣＶＤ法で形成した絶縁膜とを
積層して層間絶縁膜として用いることが多い。
絶縁膜を有する多層配線構造を持つ。基板表面の凹凸に
よる上層配線の断線等の発生を阻止する為、層間絶縁膜
として平坦化効果のあるＳＯＧ膜を用いることが多い。
そして、このＳＯＧ膜とＣＶＤ法で形成した絶縁膜とを
積層して層間絶縁膜として用いることが多い。
【０００９】ＳＯＧ膜は、有機シラン系原料を溶剤に溶
かした液材料、もしくはＳｉＯ2 粉とバインダーを含む
液材料を、基板面にスピン塗布しその後加熱することで
形成する。
かした液材料、もしくはＳｉＯ2 粉とバインダーを含む
液材料を、基板面にスピン塗布しその後加熱することで
形成する。
【００１０】液状のＳＯＧ膜原料は、基板面の凹部を埋
め、基板表面を平坦化する。さらに、ＳＯＧ膜とその下
地膜のエッチング速度を等しくして、ＳＯＧ膜表面より
エッチバックすることにより、凹部にのみＳＯＧ膜を残
し、さらに効果的に基板面の平坦化を図ることもでき
る。
め、基板表面を平坦化する。さらに、ＳＯＧ膜とその下
地膜のエッチング速度を等しくして、ＳＯＧ膜表面より
エッチバックすることにより、凹部にのみＳＯＧ膜を残
し、さらに効果的に基板面の平坦化を図ることもでき
る。
【００１１】
【発明が解決しようとする課題】ＳＯＧ膜原料をスピン
塗布する際に、チップコーナ部のメタルシールリングパ
ターンが堰となって、ＳＯＧ膜原料が厚く、広域に溜ま
る部分が生じる。このチップコーナ部では、エッチバッ
ク後もＳＯＧ膜が広域に残留する。そしてこのような半
導体装置を、例えば１５０℃〜−６５℃の範囲で約５０
０〜１０００回の温度サイクル試験を行うと、広域に残
留するＳＯＧ膜とＣＶＤ法で形成した絶縁膜との界面で
剥離が生じ、この剥離がきっかけとなり、ＳＯＧ膜にク
ラックが生じることが多い。図７は、熱サイクル試験後
の半導体チップのＳＯＧ膜断面の拡大写真をスケッチし
たものである。ＳＯＧ膜が上下のプラズマＣＶＤ法によ
り形成されたＳｉＯ2 膜のいずれかの界面で剥離すると
ともに、ＳＯＧ膜中でクラックを発生している。
塗布する際に、チップコーナ部のメタルシールリングパ
ターンが堰となって、ＳＯＧ膜原料が厚く、広域に溜ま
る部分が生じる。このチップコーナ部では、エッチバッ
ク後もＳＯＧ膜が広域に残留する。そしてこのような半
導体装置を、例えば１５０℃〜−６５℃の範囲で約５０
０〜１０００回の温度サイクル試験を行うと、広域に残
留するＳＯＧ膜とＣＶＤ法で形成した絶縁膜との界面で
剥離が生じ、この剥離がきっかけとなり、ＳＯＧ膜にク
ラックが生じることが多い。図７は、熱サイクル試験後
の半導体チップのＳＯＧ膜断面の拡大写真をスケッチし
たものである。ＳＯＧ膜が上下のプラズマＣＶＤ法によ
り形成されたＳｉＯ2 膜のいずれかの界面で剥離すると
ともに、ＳＯＧ膜中でクラックを発生している。
【００１２】ＳＯＧ膜のクラックは、特に図８に示した
半導体チップの予備領域ｃで発生し易い。予備領域上の
ＳＯＧ膜で発生したクラックは、内部パターン領域に達
するクラックの発生の誘因となる場合も多い。それらの
クラックは、そこから水分の侵入等を招く。水分の侵入
が内部パターン領域に達すると、トランジスタ等の機能
素子の特性に悪影響を与えることとなる。例えば、酸化
膜に水分が達すると、Ｈ+イオンが酸化膜中に侵入す
る。さらにこれらのＨ+ が、トランジスタの閾値を変更
したり、フィールド酸化膜の界面近傍のウェル領域に負
の電荷を誘発し、ｎ型チャネルを形成してしまうことが
ある。あるいは、侵入した水分は、Ａｌ等の電極材料を
腐食してしまうことも多い。
半導体チップの予備領域ｃで発生し易い。予備領域上の
ＳＯＧ膜で発生したクラックは、内部パターン領域に達
するクラックの発生の誘因となる場合も多い。それらの
クラックは、そこから水分の侵入等を招く。水分の侵入
が内部パターン領域に達すると、トランジスタ等の機能
素子の特性に悪影響を与えることとなる。例えば、酸化
膜に水分が達すると、Ｈ+イオンが酸化膜中に侵入す
る。さらにこれらのＨ+ が、トランジスタの閾値を変更
したり、フィールド酸化膜の界面近傍のウェル領域に負
の電荷を誘発し、ｎ型チャネルを形成してしまうことが
ある。あるいは、侵入した水分は、Ａｌ等の電極材料を
腐食してしまうことも多い。
【００１３】また、クラックが発生したＳＯＧ膜の上層
の配線層が断線することもある。本発明の目的は、熱ス
トレスによるＳＯＧ膜の剥離及びクラックの発生を抑制
できる半導体装置およびその製造方法を提供することで
ある。
の配線層が断線することもある。本発明の目的は、熱ス
トレスによるＳＯＧ膜の剥離及びクラックの発生を抑制
できる半導体装置およびその製造方法を提供することで
ある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
各半導体チップ表面に、機能素子および配線層を有する
内部パターン領域と、前記内部パターン領域の周囲にあ
り、ボンディングパッドが配置されるボンディングパッ
ド配置領域と、さらに前記ボンディングパッド配置領域
の周囲よりチップ端に至る予備領域とを有する半導体装
置において、前記予備領域上に、複数のダミーのビアホ
ールを開口したＳＯＧ膜とＣＶＤ法で形成した絶縁膜か
らなる層間絶縁層を有する。
各半導体チップ表面に、機能素子および配線層を有する
内部パターン領域と、前記内部パターン領域の周囲にあ
り、ボンディングパッドが配置されるボンディングパッ
ド配置領域と、さらに前記ボンディングパッド配置領域
の周囲よりチップ端に至る予備領域とを有する半導体装
置において、前記予備領域上に、複数のダミーのビアホ
ールを開口したＳＯＧ膜とＣＶＤ法で形成した絶縁膜か
らなる層間絶縁層を有する。
【００１５】または、各半導体チップ表面に、機能素子
および配線層を有する内部パターン領域と、前記内部パ
ターン領域の周囲にあり、ボンディングパッドが配置さ
れるボンディングパッド配置領域と、さらに前記ボンデ
ィングパッド配置領域の周囲よりチップ端に至る予備領
域とを有する半導体装置は、前記予備領域上に形成し
た、複数のダミー配線パターンと、前記ダミー配線パタ
ーンの上層に形成した、ＳＯＧ膜とＣＶＤ法で形成した
絶縁膜からなる層間絶縁層と、前記層間絶縁層の前記ダ
ミー配線パターン上に形成したダミーのビアホールとを
有してもよい。
および配線層を有する内部パターン領域と、前記内部パ
ターン領域の周囲にあり、ボンディングパッドが配置さ
れるボンディングパッド配置領域と、さらに前記ボンデ
ィングパッド配置領域の周囲よりチップ端に至る予備領
域とを有する半導体装置は、前記予備領域上に形成し
た、複数のダミー配線パターンと、前記ダミー配線パタ
ーンの上層に形成した、ＳＯＧ膜とＣＶＤ法で形成した
絶縁膜からなる層間絶縁層と、前記層間絶縁層の前記ダ
ミー配線パターン上に形成したダミーのビアホールとを
有してもよい。
【００１６】さらに、前記ダミーのビアホールを別の配
線層により埋め込みを行ってもよい。
線層により埋め込みを行ってもよい。
【００１７】
【作用】層間絶縁膜中のダミーのビアホールは、ＳＯＧ
膜の残留面積を実質的に減らし、広域にＳＯＧ膜が残留
することを防ぐ。広域にＳＯＧ膜が残留する場合に比較
し、熱ストレスによるＳＯＧ膜とＣＶＤ法で形成した絶
縁膜との界面における剥離及びこの剥離がきっかけとな
るＳＯＧ膜のクラックが生じにくくなる。
膜の残留面積を実質的に減らし、広域にＳＯＧ膜が残留
することを防ぐ。広域にＳＯＧ膜が残留する場合に比較
し、熱ストレスによるＳＯＧ膜とＣＶＤ法で形成した絶
縁膜との界面における剥離及びこの剥離がきっかけとな
るＳＯＧ膜のクラックが生じにくくなる。
【００１８】ダミーの配線層の存在は、ダミーの配線層
上に形成されるＳＯＧ膜の下面に凹凸を形成する。ＳＯ
Ｇ膜の下面に凹凸があると、ＳＯＧ膜とＣＶＤ法で形成
した絶縁膜との界面に印加される応力が界面に水平な方
向と界面に垂直な方向に分散されるので界面での剥離が
生じにくくなる。
上に形成されるＳＯＧ膜の下面に凹凸を形成する。ＳＯ
Ｇ膜の下面に凹凸があると、ＳＯＧ膜とＣＶＤ法で形成
した絶縁膜との界面に印加される応力が界面に水平な方
向と界面に垂直な方向に分散されるので界面での剥離が
生じにくくなる。
【００１９】また、ビアホールを埋める配線層は、熱ス
トレスによって誘起される層間絶縁層のずれを止める楔
としての効果を有する。
トレスによって誘起される層間絶縁層のずれを止める楔
としての効果を有する。
【００２０】
【実施例】本発明の実施例１の半導体装置の製造方法に
ついて図面を参照しながら、説明する。図１（Ａ）〜図
３（Ｈ）は、本実施例の半導体装置の各製造工程におけ
る半導体チップの断面の一部を示したものである。内部
パターン領域は図示せず、内部パターン領域の外周に形
成されたボンディングパッドからチップ端にかかる予備
領域を含む部分（以下、チップ外周領域と呼ぶ。）を示
している。尚、図１（Ａ）〜図３（Ｈ）で示す製造工程
においては、半導体ウェハはまだダイシングされていな
い為、チップ端は隣接するチップと連続している。尚、
この断面図において、ボンディングパッドがある左側が
ウェハ中央に近い側とする。
ついて図面を参照しながら、説明する。図１（Ａ）〜図
３（Ｈ）は、本実施例の半導体装置の各製造工程におけ
る半導体チップの断面の一部を示したものである。内部
パターン領域は図示せず、内部パターン領域の外周に形
成されたボンディングパッドからチップ端にかかる予備
領域を含む部分（以下、チップ外周領域と呼ぶ。）を示
している。尚、図１（Ａ）〜図３（Ｈ）で示す製造工程
においては、半導体ウェハはまだダイシングされていな
い為、チップ端は隣接するチップと連続している。尚、
この断面図において、ボンディングパッドがある左側が
ウェハ中央に近い側とする。
【００２１】図示されない半導体チップの内部パターン
領域に形成されるデバイスは、特に限定されないが、ト
ランジスタ等の機能素子を含むものとする。以下に示す
工程は、内部パターン領域上へのデバイス形成と同時に
進行する。
領域に形成されるデバイスは、特に限定されないが、ト
ランジスタ等の機能素子を含むものとする。以下に示す
工程は、内部パターン領域上へのデバイス形成と同時に
進行する。
【００２２】例えば内部パターン領域に複数のトランジ
スタが形成される場合、まず各素子領域を分離する為
に、ＳｉＮx 膜のマスクを用いた熱酸化により、フィー
ルド酸化膜が基板表面上に選択的に形成される。同時
に、図１（Ａ）に示すように、半導体チップ外周領域に
も、半導体基板１の表面層にフィールド酸化膜２の層が
形成される。
スタが形成される場合、まず各素子領域を分離する為
に、ＳｉＮx 膜のマスクを用いた熱酸化により、フィー
ルド酸化膜が基板表面上に選択的に形成される。同時
に、図１（Ａ）に示すように、半導体チップ外周領域に
も、半導体基板１の表面層にフィールド酸化膜２の層が
形成される。
【００２３】その後、図示されないが、内部パターン領
域には、従来法に従いトランジスタのゲート電極、ソー
ス／ドレイン領域等が形成される。続いてこれらの層を
覆い基板全面に第１層間絶縁層が形成される。同時に図
１（Ａ）に示すように、チップの外周領域にも第１層間
絶縁層３が形成される。この第１層間絶縁層は、例えば
減圧ＣＶＤで膜厚１００ｎｍのＰＳＧ（フォスフォシリ
ケートガラス）膜、および膜厚７５０ｎｍのＢＰＳＧ
（ボロンフォスフォシリケートガラス）膜を形成し、こ
の後約１０００℃でＢＰＳＧ膜をリフロ−することで得
られる。
域には、従来法に従いトランジスタのゲート電極、ソー
ス／ドレイン領域等が形成される。続いてこれらの層を
覆い基板全面に第１層間絶縁層が形成される。同時に図
１（Ａ）に示すように、チップの外周領域にも第１層間
絶縁層３が形成される。この第１層間絶縁層は、例えば
減圧ＣＶＤで膜厚１００ｎｍのＰＳＧ（フォスフォシリ
ケートガラス）膜、および膜厚７５０ｎｍのＢＰＳＧ
（ボロンフォスフォシリケートガラス）膜を形成し、こ
の後約１０００℃でＢＰＳＧ膜をリフロ−することで得
られる。
【００２４】内部パターン領域では、ソース／ドレイン
領域からの引出し線を確保する為、第１層間絶縁層３に
コンタクトホールが開けられる。この後、コンタクトホ
ールを埋めて、基板表面全体に第１配線層が形成され
る。同時に、図１（Ｂ）に示すように、チップの外周領
域にも第１配線層４が形成される。この配線層４は、例
えばスパッタリング方法を用いて形成された膜厚５０ｎ
ｍのＷＳｉ膜、膜厚５００ｎｍのＡｌＳｉＣｕ膜、膜厚
５０ｎｍのＷＳｉ膜の３層構造を有する。
領域からの引出し線を確保する為、第１層間絶縁層３に
コンタクトホールが開けられる。この後、コンタクトホ
ールを埋めて、基板表面全体に第１配線層が形成され
る。同時に、図１（Ｂ）に示すように、チップの外周領
域にも第１配線層４が形成される。この配線層４は、例
えばスパッタリング方法を用いて形成された膜厚５０ｎ
ｍのＷＳｉ膜、膜厚５００ｎｍのＡｌＳｉＣｕ膜、膜厚
５０ｎｍのＷＳｉ膜の３層構造を有する。
【００２５】第１配線層の全面にレジスト膜をスピン塗
布し、露光、現像工程を経てレジストパターンを得る。
このレジストパターンをエッチングマスクとして、配線
層のエッチングを行い、必要な配線パターンを形成す
る。同時に、チップの外周領域にもボンディングパッド
４ａ、およびメタルシールリング用の配線パターン４ｃ
を形成する。この時同時に、例えば図１（Ｂ）に示すよ
うに、ボンディングパッド４ａとメタルシールリング配
線パターン４ｃの間にメタルのダミーパターン４ｂ１〜
４ｂ３を形成する。
布し、露光、現像工程を経てレジストパターンを得る。
このレジストパターンをエッチングマスクとして、配線
層のエッチングを行い、必要な配線パターンを形成す
る。同時に、チップの外周領域にもボンディングパッド
４ａ、およびメタルシールリング用の配線パターン４ｃ
を形成する。この時同時に、例えば図１（Ｂ）に示すよ
うに、ボンディングパッド４ａとメタルシールリング配
線パターン４ｃの間にメタルのダミーパターン４ｂ１〜
４ｂ３を形成する。
【００２６】図１（Ｃ）に示すように基板全面に第２層
間絶縁層を形成する。第２層間絶縁層は、例えばプラズ
マＣＶＤ法を用いて、ＳｉＯ2 膜５ａが膜厚約５００ｎ
ｍ形成される。さらに、その上からＳＯＧ膜６が膜厚約
５００ｎｍ形成される。ＳＯＧ膜は、スピナで液原料を
スピン塗布し、この後約４００℃の温度でキュアして形
成される。
間絶縁層を形成する。第２層間絶縁層は、例えばプラズ
マＣＶＤ法を用いて、ＳｉＯ2 膜５ａが膜厚約５００ｎ
ｍ形成される。さらに、その上からＳＯＧ膜６が膜厚約
５００ｎｍ形成される。ＳＯＧ膜は、スピナで液原料を
スピン塗布し、この後約４００℃の温度でキュアして形
成される。
【００２７】その後、図１（Ｄ）に示すように、ＳＯＧ
膜とプラズマＣＶＤ法によるＳｉＯ 2 膜（以下Ｐ−ＣＶ
ＤＳｉＯ2 膜と呼ぶ。）のエッチング速度を同一にし
て、ＣＦ4 とＣＨＦ3 の混合ガスを主体としたガスを用
いて、第２層間絶縁層が、例えばＳＯＧ膜６の堆積膜厚
と同じ５００ｎｍ深さエッチングされる。内部パターン
領域内の凸部表面に形成されたＳＯＧ膜は、このエッチ
バックによりほぼ除去される。しかし、チップの外周領
域ではメタルシールリング用の配線パターン４ｃが堰と
なってＳＯＧ膜厚が内部パターン領域におけるＳＯＧ膜
厚よりも厚くなり、エッチング後もＳＯＧ膜が全面に残
留することが多い。
膜とプラズマＣＶＤ法によるＳｉＯ 2 膜（以下Ｐ−ＣＶ
ＤＳｉＯ2 膜と呼ぶ。）のエッチング速度を同一にし
て、ＣＦ4 とＣＨＦ3 の混合ガスを主体としたガスを用
いて、第２層間絶縁層が、例えばＳＯＧ膜６の堆積膜厚
と同じ５００ｎｍ深さエッチングされる。内部パターン
領域内の凸部表面に形成されたＳＯＧ膜は、このエッチ
バックによりほぼ除去される。しかし、チップの外周領
域ではメタルシールリング用の配線パターン４ｃが堰と
なってＳＯＧ膜厚が内部パターン領域におけるＳＯＧ膜
厚よりも厚くなり、エッチング後もＳＯＧ膜が全面に残
留することが多い。
【００２８】さらに図２（Ｅ）に示すように、基板全面
にプラズマＣＶＤ法を用いてＳｉＯ 2 膜５ｂが膜厚約５
００ｎｍ形成される。尚、先に形成したＰ−ＣＶＤＳｉ
Ｏ2膜５ａとＳＯＧ膜６、さらにその上に形成したＰ−
ＣＶＤＳｉＯ2 膜５ｂの３層を以下第２層間絶縁層と呼
ぶ。
にプラズマＣＶＤ法を用いてＳｉＯ 2 膜５ｂが膜厚約５
００ｎｍ形成される。尚、先に形成したＰ−ＣＶＤＳｉ
Ｏ2膜５ａとＳＯＧ膜６、さらにその上に形成したＰ−
ＣＶＤＳｉＯ2 膜５ｂの３層を以下第２層間絶縁層と呼
ぶ。
【００２９】次に、第１配線層の電極の引出しの為、こ
の第２層間絶縁層にビアホールが形成される。基板全面
にレジスト膜をスピン塗布し、露光、現像工程を経て、
レジストパターンを形成する。この後、このレジストパ
ターンをエッチングマスクとして、ＣＦ4 とＣＨＦ3 の
混合ガスを主体としたガスを用いて、第２層間絶縁層を
エッチングする。
の第２層間絶縁層にビアホールが形成される。基板全面
にレジスト膜をスピン塗布し、露光、現像工程を経て、
レジストパターンを形成する。この後、このレジストパ
ターンをエッチングマスクとして、ＣＦ4 とＣＨＦ3 の
混合ガスを主体としたガスを用いて、第２層間絶縁層を
エッチングする。
【００３０】チップの外周領域では、図２（Ｆ）に示す
ように、ボンディングパッド用の電極パターン４ａ上に
ビアホールを形成すると同時に、メタルリングシール用
の電極パターン４ｃとダミーの電極パターン４ｂ１〜４
ｂ３の各電極上にダミービアホールを開口する。即ち、
ダミー電極パターン上のＳＯＧ膜がエッチング除去され
る。
ように、ボンディングパッド用の電極パターン４ａ上に
ビアホールを形成すると同時に、メタルリングシール用
の電極パターン４ｃとダミーの電極パターン４ｂ１〜４
ｂ３の各電極上にダミービアホールを開口する。即ち、
ダミー電極パターン上のＳＯＧ膜がエッチング除去され
る。
【００３１】次に、基板全面に第２配線層が形成され
る。例えば、スパッタリング法により、Ｔｉ膜を膜厚約
１５ｎｍ、その上に、ＡｌＳｉＣｕ膜が膜厚約１０００
ｎｍ形成される。基板全面にレジスト膜をスピン塗布
し、露光、現像工程を経て、レジストパターンを形成す
る。このレジストパターンをエッチングマスクとして、
第２配線層のエッチングを行い、内部パターン領域に、
必要な配線パターンを形成する。チップ外周領域では、
図２（Ｇ）に示す様に、前工程で開口したビアホール部
を埋めた第２配線層部分７を残し、それ以外をエッチン
グ除去する。この時、第２配線層がビアホール周辺にも
残るようにすると図示のような突起部が形成される。
る。例えば、スパッタリング法により、Ｔｉ膜を膜厚約
１５ｎｍ、その上に、ＡｌＳｉＣｕ膜が膜厚約１０００
ｎｍ形成される。基板全面にレジスト膜をスピン塗布
し、露光、現像工程を経て、レジストパターンを形成す
る。このレジストパターンをエッチングマスクとして、
第２配線層のエッチングを行い、内部パターン領域に、
必要な配線パターンを形成する。チップ外周領域では、
図２（Ｇ）に示す様に、前工程で開口したビアホール部
を埋めた第２配線層部分７を残し、それ以外をエッチン
グ除去する。この時、第２配線層がビアホール周辺にも
残るようにすると図示のような突起部が形成される。
【００３２】基板全面に、プラズマＣＶＤ法により厚み
約１０００ｎｍのＳｉＮx 膜が形成される。このＳｉＮ
x 膜は、パッシベーション膜８となる。基板全面にレジ
ストを塗布し、露光、現像工程を経て、レジストパター
ンを形成する。このレジストパターンをエッチングマス
クとして、パッシベーション膜８をエッチングし、図３
（Ｈ）に示すように、ボンディングパッドの電極、およ
びスクライブ領域を露出させる。
約１０００ｎｍのＳｉＮx 膜が形成される。このＳｉＮ
x 膜は、パッシベーション膜８となる。基板全面にレジ
ストを塗布し、露光、現像工程を経て、レジストパター
ンを形成する。このレジストパターンをエッチングマス
クとして、パッシベーション膜８をエッチングし、図３
（Ｈ）に示すように、ボンディングパッドの電極、およ
びスクライブ領域を露出させる。
【００３３】以上の工程の後、半導体基板は、ダイシン
グソーを用いてチップごとにスクライブされる。上述の
説明に用いた断面図中、スクライブされる箇所は、例え
ば図３（Ｈ）中に示した一点鎖線ｘ１−ｘ２で示した線
である。
グソーを用いてチップごとにスクライブされる。上述の
説明に用いた断面図中、スクライブされる箇所は、例え
ば図３（Ｈ）中に示した一点鎖線ｘ１−ｘ２で示した線
である。
【００３４】各半導体チップは、リードフレームにダイ
・ボンディングされた後、ボンディングパッドとリード
フレームのリード端子を接続するワイヤボンディングを
行う。この後、樹脂封止、成形、捺印の工程を経て、樹
脂封止型の半導体装置が完成される。
・ボンディングされた後、ボンディングパッドとリード
フレームのリード端子を接続するワイヤボンディングを
行う。この後、樹脂封止、成形、捺印の工程を経て、樹
脂封止型の半導体装置が完成される。
【００３５】以上の一連の工程を経て完成された半導体
装置は、従来の半導体装置に比較して、熱サイクル試験
によるＳＯＧ膜層でのクラックの発生が抑制される。Ｓ
ＯＧ膜は、スピナを用いて液状原料をウェハ全面に塗布
され、その後加熱することにより形成される。スピナに
よる塗布中は、ウェハの回転による遠心力が働く為、液
状原料はウェハの中心より外に向かって広がっていく。
この時、形成される膜の厚みは、必ずしも均一ではな
く、外部に向かう程膜厚が厚くなる。
装置は、従来の半導体装置に比較して、熱サイクル試験
によるＳＯＧ膜層でのクラックの発生が抑制される。Ｓ
ＯＧ膜は、スピナを用いて液状原料をウェハ全面に塗布
され、その後加熱することにより形成される。スピナに
よる塗布中は、ウェハの回転による遠心力が働く為、液
状原料はウェハの中心より外に向かって広がっていく。
この時、形成される膜の厚みは、必ずしも均一ではな
く、外部に向かう程膜厚が厚くなる。
【００３６】各チップにおいても、ウェハの中心より離
れた外側にあるチップ外周領域のＳＯＧ膜の膜厚は厚く
なりやすい。また、液原料の流れる方向に大きな段差が
存在すると、これが液原料の流れを止めるせきとなり、
この部分に厚いＳＯＧ膜が形成されやすくなる。例え
ば、チップ端にあるメタルのシールリングパターンがこ
のせきとなりこの部分に液原料の溜まりを形成し易い。
従来の半導体チップの外周領域では、ボンディングパッ
ドからメタルシールに至る部分に何のパターンも形成さ
れていない為、広い領域で凹部が存在し、この部分にＳ
ＯＧ膜が残留し易い。
れた外側にあるチップ外周領域のＳＯＧ膜の膜厚は厚く
なりやすい。また、液原料の流れる方向に大きな段差が
存在すると、これが液原料の流れを止めるせきとなり、
この部分に厚いＳＯＧ膜が形成されやすくなる。例え
ば、チップ端にあるメタルのシールリングパターンがこ
のせきとなりこの部分に液原料の溜まりを形成し易い。
従来の半導体チップの外周領域では、ボンディングパッ
ドからメタルシールに至る部分に何のパターンも形成さ
れていない為、広い領域で凹部が存在し、この部分にＳ
ＯＧ膜が残留し易い。
【００３７】上述の実施例にも示すように、基板平坦化
の為、ＳＯＧ膜の多くは、製造工程中で、下地膜である
Ｐ−ＣＶＤＳｉＯ2 膜とともにエッチバックされ、膜厚
は削られる。凹部に厚く形成されたＳＯＧ膜は、エッチ
バック後も表面に残留する。
の為、ＳＯＧ膜の多くは、製造工程中で、下地膜である
Ｐ−ＣＶＤＳｉＯ2 膜とともにエッチバックされ、膜厚
は削られる。凹部に厚く形成されたＳＯＧ膜は、エッチ
バック後も表面に残留する。
【００３８】従来の半導体装置では、熱サイクル試験を
行うと、残留したＳＯＧ膜の層でクラックが発生するこ
とがある。特に、膜厚が厚いＳＯＧ膜が広域で残留する
チップの外周領域において、クラックが発生し易い。Ｓ
ＯＧ膜と、隣接するＰ−ＣＶＤＳｉＯ2 膜との密着力が
弱く、膜界面で生じる剥離がクラック発生の大きな要因
のひとつであるが、残留したＳＯＧ膜の膜厚が厚い程、
また残留領域が広域な程、蓄積される熱応力も大きくな
りクラックはより発生し易くなると考えられる。
行うと、残留したＳＯＧ膜の層でクラックが発生するこ
とがある。特に、膜厚が厚いＳＯＧ膜が広域で残留する
チップの外周領域において、クラックが発生し易い。Ｓ
ＯＧ膜と、隣接するＰ−ＣＶＤＳｉＯ2 膜との密着力が
弱く、膜界面で生じる剥離がクラック発生の大きな要因
のひとつであるが、残留したＳＯＧ膜の膜厚が厚い程、
また残留領域が広域な程、蓄積される熱応力も大きくな
りクラックはより発生し易くなると考えられる。
【００３９】上述の実施例１において、特に特徴ある部
分は１）ＳＯＧ膜を含む層間絶縁層にダミービアホール
を形成したこと、２）チップの外周領域のダミービアホ
ールに相当する部分に、第１配線層でダミーパターンを
形成したこと、３）さらにそのビアホールを第２配線層
で埋めたこと、である。これらの特徴がＳＯＧ膜でのク
ラック発生を抑制する効果を有する。
分は１）ＳＯＧ膜を含む層間絶縁層にダミービアホール
を形成したこと、２）チップの外周領域のダミービアホ
ールに相当する部分に、第１配線層でダミーパターンを
形成したこと、３）さらにそのビアホールを第２配線層
で埋めたこと、である。これらの特徴がＳＯＧ膜でのク
ラック発生を抑制する効果を有する。
【００４０】まず、１）ＳＯＧ膜を含む第２層間絶縁層
にダミービアホールを形成すると、チップ外周領域に形
成された層間絶縁層のＳＯＧ膜を部分的に除去すること
となる。ビアホールの数を増やせば、それだけ残留する
ＳＯＧ膜の面積が減り、ＳＯＧ膜の広域残留を無くすこ
とができる。よって熱的に誘起された応力を分散し、Ｓ
ＯＧ膜のクラック発生を抑制することが可能となる。
にダミービアホールを形成すると、チップ外周領域に形
成された層間絶縁層のＳＯＧ膜を部分的に除去すること
となる。ビアホールの数を増やせば、それだけ残留する
ＳＯＧ膜の面積が減り、ＳＯＧ膜の広域残留を無くすこ
とができる。よって熱的に誘起された応力を分散し、Ｓ
ＯＧ膜のクラック発生を抑制することが可能となる。
【００４１】即ち、ダミービアホールの形成のみによっ
ても、クラック発生を抑制する効果を有するものと期待
される。図５に、チップ外周領域上のＳＯＧ膜を含む層
間絶縁層にダミービアホールを形成した実施例２を示
す。実施例１の場合のように、第１配線層でダミーの配
線パターンは形成しない。従来の工程に沿ってＳＯＧ膜
を含む第２層間絶縁層を形成した後、内部領域の配線
や、ボンディングパッド等に必要なビアホールの形成と
同時に、チップ外周領域の第２層間絶縁層にダミーのビ
アホールを形成する。これに続く製造工程は、従来の半
導体装置の製造工程と同じである。尚、第２層間絶縁膜
に形成するビアホールの深さは、少なくとも第２層間絶
縁層に含まれるＳＯＧ膜がエッチング除去されておれば
良く、ＳＯＧ膜の下層のＰ−ＣＶＤＳｉＯ2 膜が残留し
ていてもよい。
ても、クラック発生を抑制する効果を有するものと期待
される。図５に、チップ外周領域上のＳＯＧ膜を含む層
間絶縁層にダミービアホールを形成した実施例２を示
す。実施例１の場合のように、第１配線層でダミーの配
線パターンは形成しない。従来の工程に沿ってＳＯＧ膜
を含む第２層間絶縁層を形成した後、内部領域の配線
や、ボンディングパッド等に必要なビアホールの形成と
同時に、チップ外周領域の第２層間絶縁層にダミーのビ
アホールを形成する。これに続く製造工程は、従来の半
導体装置の製造工程と同じである。尚、第２層間絶縁膜
に形成するビアホールの深さは、少なくとも第２層間絶
縁層に含まれるＳＯＧ膜がエッチング除去されておれば
良く、ＳＯＧ膜の下層のＰ−ＣＶＤＳｉＯ2 膜が残留し
ていてもよい。
【００４２】尚、形成するダミービアホールは、残留す
るＳＯＧ膜の除去が目的である為、平面形状は特に限定
されず、いずれの形状でもよい。例えば、四辺形、ライ
ンパターン、円形等何であってもよい。できるだけ多く
ダミーパターンを形成し、ＳＯＧ膜を除去することが望
まれる。
るＳＯＧ膜の除去が目的である為、平面形状は特に限定
されず、いずれの形状でもよい。例えば、四辺形、ライ
ンパターン、円形等何であってもよい。できるだけ多く
ダミーパターンを形成し、ＳＯＧ膜を除去することが望
まれる。
【００４３】実施例１では、１）ＳＯＧ膜を含む第２層
間絶縁層にダミービアホールを形成するとともに、２）
チップの外周領域のダミービアホールに相当する部分
に、第１配線層でダミーパターンを形成している。この
場合は、さらに次のようなメリットを併せ持つこととな
る。
間絶縁層にダミービアホールを形成するとともに、２）
チップの外周領域のダミービアホールに相当する部分
に、第１配線層でダミーパターンを形成している。この
場合は、さらに次のようなメリットを併せ持つこととな
る。
【００４４】通常の製造工程においても、内部パターン
領域や、ボンディングパッドの電極取り出しの為、第２
層間絶縁層のビアホール形成は必要であるが、この場合
の必要なビアホールは、いずれも第１配線パターン上に
形成される為、ビアホール形成の為に必要な層間絶縁層
のエッチング時間は、第１配線層の電極表面が露出する
まででよい。よって、チップの外周領域に第１配線層で
ダミーパターンを予め形成し、その上にダミーのビアホ
ールを形成する実施例１の場合は、通常の製造工程で必
要となるエッチング時間をほとんど延長させることなく
チップ外周領域のダミービアホールのＳＯＧ膜を確実に
除去できる。
領域や、ボンディングパッドの電極取り出しの為、第２
層間絶縁層のビアホール形成は必要であるが、この場合
の必要なビアホールは、いずれも第１配線パターン上に
形成される為、ビアホール形成の為に必要な層間絶縁層
のエッチング時間は、第１配線層の電極表面が露出する
まででよい。よって、チップの外周領域に第１配線層で
ダミーパターンを予め形成し、その上にダミーのビアホ
ールを形成する実施例１の場合は、通常の製造工程で必
要となるエッチング時間をほとんど延長させることなく
チップ外周領域のダミービアホールのＳＯＧ膜を確実に
除去できる。
【００４５】又、第１配線層によるダミーパターンは、
その上に形成するＳＯＧ膜の下面に凹凸を作り、実質的
に下層との接触面積を増大させる。ＳＯＧ膜の下面に凹
凸があると、ＳＯＧ膜とＳＯＧ膜上に形成する絶縁膜と
の界面に生じる熱ストレスが、膜界面に垂直な方向と膜
界面に水平な方向に分散され、界面での剥離や、それに
伴うＳＯＧ膜のクラック発生を生じにくくすることがで
きる。
その上に形成するＳＯＧ膜の下面に凹凸を作り、実質的
に下層との接触面積を増大させる。ＳＯＧ膜の下面に凹
凸があると、ＳＯＧ膜とＳＯＧ膜上に形成する絶縁膜と
の界面に生じる熱ストレスが、膜界面に垂直な方向と膜
界面に水平な方向に分散され、界面での剥離や、それに
伴うＳＯＧ膜のクラック発生を生じにくくすることがで
きる。
【００４６】さらに実施例１では、３）チップ外周領域
のダミーのビアホールを埋めるように第２配線層のダミ
ーパターンを設けている。樹脂封止がなされた半導体チ
ップを熱サイクル試験にかけると、熱応力により層間絶
縁層がチップ中央方向へずれることがあるが、第２配線
層による埋め込みは、この層間絶縁層のずれを抑える楔
あるいは防波堤としての役割を担うことが期待できる。
層間絶縁膜のズレの発生を抑制できれば、ＳＯＧ膜のク
ラック発生も同時に抑制され得る。
のダミーのビアホールを埋めるように第２配線層のダミ
ーパターンを設けている。樹脂封止がなされた半導体チ
ップを熱サイクル試験にかけると、熱応力により層間絶
縁層がチップ中央方向へずれることがあるが、第２配線
層による埋め込みは、この層間絶縁層のずれを抑える楔
あるいは防波堤としての役割を担うことが期待できる。
層間絶縁膜のズレの発生を抑制できれば、ＳＯＧ膜のク
ラック発生も同時に抑制され得る。
【００４７】図４に、半導体チップの外周領域に形成す
るダミービアホールと、ダミー配線パターンの形成例を
示す。ダミービアホールのパターンは、白抜きでクロス
した２本の線の入った枠であらわしている。ダミー配線
パターンについては、便宜の為、上層の膜を剥がした状
態で示している。破断線Ｙ１−Ｙ２の右側が、上層の膜
が剥がされた部分に相当する。ダミー配線パターンは、
中を塗りつぶした四角形または、ライン線で示してい
る。
るダミービアホールと、ダミー配線パターンの形成例を
示す。ダミービアホールのパターンは、白抜きでクロス
した２本の線の入った枠であらわしている。ダミー配線
パターンについては、便宜の為、上層の膜を剥がした状
態で示している。破断線Ｙ１−Ｙ２の右側が、上層の膜
が剥がされた部分に相当する。ダミー配線パターンは、
中を塗りつぶした四角形または、ライン線で示してい
る。
【００４８】図中に示すように、これらのダミービアホ
ールの形状は、特に限定されず、正方形、長方形、ライ
ンパターンあるいは、それ以外の形状でもよい。ダミー
ビアホールの下層部分に形成するダミー配線パターン
は、図に示すように、ダミービアホールとほぼ同様な形
状ばかりでなく、それ以外の大きさや形状、例えばライ
ンパターンであってもよい。
ールの形状は、特に限定されず、正方形、長方形、ライ
ンパターンあるいは、それ以外の形状でもよい。ダミー
ビアホールの下層部分に形成するダミー配線パターン
は、図に示すように、ダミービアホールとほぼ同様な形
状ばかりでなく、それ以外の大きさや形状、例えばライ
ンパターンであってもよい。
【００４９】ただし、ダミー配線パターンの幅が広くな
りすぎると、ＳＯＧ膜がこの上に溜まり易く、膜厚の厚
いＳＯＧ膜を形成してしまう為、経験的に４０μｍ以
下、好ましくは２０μｍ以下の幅のパターンを形成する
ことが望まれる。
りすぎると、ＳＯＧ膜がこの上に溜まり易く、膜厚の厚
いＳＯＧ膜を形成してしまう為、経験的に４０μｍ以
下、好ましくは２０μｍ以下の幅のパターンを形成する
ことが望まれる。
【００５０】ダミービアホールパターンを形成する位置
は、ボンディングパッド領域を除く内部パターン領域の
端部から、メタルシールパターンが形成されているチッ
プ端部にかけての領域であれば、特に限定されない。で
きるだけダミービアホールパターン形成がされない領域
が広範囲で残留しないように、多くのダミービアホール
パターンを形成することが望ましい。尚、図４に示すよ
うに、様々な形状のダミービアホールパターンを形成す
る必要はなく、四辺形のダミーパターンのみ、あるいは
ラインパターンのみを複数繰り返してもよい。
は、ボンディングパッド領域を除く内部パターン領域の
端部から、メタルシールパターンが形成されているチッ
プ端部にかけての領域であれば、特に限定されない。で
きるだけダミービアホールパターン形成がされない領域
が広範囲で残留しないように、多くのダミービアホール
パターンを形成することが望ましい。尚、図４に示すよ
うに、様々な形状のダミービアホールパターンを形成す
る必要はなく、四辺形のダミーパターンのみ、あるいは
ラインパターンのみを複数繰り返してもよい。
【００５１】尚、上述した図３（Ｈ）に示す実施例の断
面図は、図４中ＩＩＩＨ−ＩＩＩＨ’線で示す切断箇所
の断面図に相当する。上述の実施例では、ＳＯＧ膜を形
成した後、エッチバックを行ったが、必ずしもエッチバ
ックをする必要はない。この場合においても、上述に示
すように、ダミーのビアホールの形成とダミーの配線パ
ターンの形成は、広域のＳＯＧ膜の残留を防ぐととも
に、ＳＯＧ膜の膜厚を薄くでき、ＳＯＧ膜層での剥離を
抑制する効果を有する。
面図は、図４中ＩＩＩＨ−ＩＩＩＨ’線で示す切断箇所
の断面図に相当する。上述の実施例では、ＳＯＧ膜を形
成した後、エッチバックを行ったが、必ずしもエッチバ
ックをする必要はない。この場合においても、上述に示
すように、ダミーのビアホールの形成とダミーの配線パ
ターンの形成は、広域のＳＯＧ膜の残留を防ぐととも
に、ＳＯＧ膜の膜厚を薄くでき、ＳＯＧ膜層での剥離を
抑制する効果を有する。
【００５２】実施例では、第２配線層を有する多層膜の
形成例について述べているが、内部パターン領域に形成
するデバイス構造に併せて、第３配線層、さらにそれ以
上の第ｎ層配線層を形成する場合にも応用できる。例え
ば、ｎ層の配線層を形成する場合は、少なくともＳＯＧ
膜を含む層間絶縁層の下層にある配線層に実施例で示５
ようなダミーの配線パターンを形成したり、さらにその
ダミー配線パターン上のＳＯＧ膜を含む層間絶縁層にダ
ミーのビアホールを形成するとよい。さらに好ましく
は、第２〜第ｎ層の層間絶縁層にダミーのビアホールを
形成し、そのビアホールを埋める配線層を重ねて形成す
るとよい。
形成例について述べているが、内部パターン領域に形成
するデバイス構造に併せて、第３配線層、さらにそれ以
上の第ｎ層配線層を形成する場合にも応用できる。例え
ば、ｎ層の配線層を形成する場合は、少なくともＳＯＧ
膜を含む層間絶縁層の下層にある配線層に実施例で示５
ようなダミーの配線パターンを形成したり、さらにその
ダミー配線パターン上のＳＯＧ膜を含む層間絶縁層にダ
ミーのビアホールを形成するとよい。さらに好ましく
は、第２〜第ｎ層の層間絶縁層にダミーのビアホールを
形成し、そのビアホールを埋める配線層を重ねて形成す
るとよい。
【００５３】上述の実施例では、配線層でダミー配線パ
ターンを形成する例について述べたが、内部パターン領
域に形成するトランジスタのゲート電極材料、例えばポ
リＳｉ等で、ゲート電極のパターニングと同時にチップ
外周領域にダミーパターンを形成しても、上述のダミー
配線パターンを形成する場合と同様な効果が期待でき
る。
ターンを形成する例について述べたが、内部パターン領
域に形成するトランジスタのゲート電極材料、例えばポ
リＳｉ等で、ゲート電極のパターニングと同時にチップ
外周領域にダミーパターンを形成しても、上述のダミー
配線パターンを形成する場合と同様な効果が期待でき
る。
【００５４】尚、本実施例では、ＳＯＧ膜上にＰ−ＣＶ
ＤＳｉＯ2 膜を形成しているが、この代わりにＰ−ＣＶ
ＤＳｉＮx 膜、或いはＢＰＳＧ膜を形成しても同様な効
果を得ることができる。
ＤＳｉＯ2 膜を形成しているが、この代わりにＰ−ＣＶ
ＤＳｉＮx 膜、或いはＢＰＳＧ膜を形成しても同様な効
果を得ることができる。
【００５５】以上、実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
【００５６】
【発明の効果】以上説明したように、マスクパターンを
変更するだけで、従来の半導体製造装置の製造工程に特
に負担をかけることなく、チップ外周領域にダミーの配
線パターン、もしくはダミーのビアホールを形成でき
る。これらのパターンの形成は、熱ストレスによるＳＯ
Ｇ層でのクラックの発生を抑制し、内部パターン領域に
形成されるトランジスタ等の機能素子の特性劣化を防
ぐ。
変更するだけで、従来の半導体製造装置の製造工程に特
に負担をかけることなく、チップ外周領域にダミーの配
線パターン、もしくはダミーのビアホールを形成でき
る。これらのパターンの形成は、熱ストレスによるＳＯ
Ｇ層でのクラックの発生を抑制し、内部パターン領域に
形成されるトランジスタ等の機能素子の特性劣化を防
ぐ。
【図１】 実施例１の半導体装置の製造方法を示す半導
体チップの断面図である。
体チップの断面図である。
【図２】 実施例１の半導体装置の製造方法を示す半導
体チップの断面図である。
体チップの断面図である。
【図３】 実施例１の半導体装置の製造方法を示す半導
体チップの断面図である。
体チップの断面図である。
【図４】 実施例の半導体チップの外周部の一部を示す
平面図である。
平面図である。
【図５】 実施例２の半導体装置の断面図である。
【図６】 従来の半導体装置の断面図の一例である。
【図７】 熱ストレスにより従来の半導体装置のＳＯＧ
層中に発生したクラックを示す断面写真のスケッチであ
る。
層中に発生したクラックを示す断面写真のスケッチであ
る。
【図８】 従来の半導体チップの外周部の一部を示す平
面図である。
面図である。
１・・・半導体基板、２・・・フィールド酸化膜、３・
・・第１層間絶縁層、４・・・第１の配線層、５ａ、５
ｂ・・・プラズマＣＶＤ法を用いたＳｉＯ2 膜、６・・
・ＳＯＧ膜、７・・・第２の配線層、８・・・パッシベ
ーション膜、９・・・樹脂。
・・第１層間絶縁層、４・・・第１の配線層、５ａ、５
ｂ・・・プラズマＣＶＤ法を用いたＳｉＯ2 膜、６・・
・ＳＯＧ膜、７・・・第２の配線層、８・・・パッシベ
ーション膜、９・・・樹脂。
Claims (6)
- 【請求項１】 各半導体チップ表面に、 機能素子および配線層を有する内部パターン領域と、 前記内部パターン領域の周囲にあり、ボンディングパッ
ドが配置されるボンディングパッド配置領域と、 さらに前記ボンディングパッド配置領域の周囲よりチッ
プ端に至る予備領域と、を有する半導体装置において、 前記予備領域上に、若しくはボンディングパッド配置領
域と予備領域上に、複数のダミーのビアホールを開口し
た、ＳＯＧ膜とＣＶＤ法で形成した絶縁膜からなる層間
絶縁層、を有する半導体装置。 - 【請求項２】 各半導体チップ表面に、 機能素子および配線層を有する内部パターン領域と、 前記内部パターン領域の周囲にあり、ボンディングパッ
ドが配置されるボンディングパッド配置領域と、 さらに前記ボンディングパッド配置領域の周囲よりチッ
プ端に至る予備領域と、を有する半導体装置において、 前記予備領域上に、若しくはボンディングパッド配置領
域と予備領域上に形成した、複数のダミー配線パターン
と、 前記ダミー配線パターンの上層に形成した、ＳＯＧ膜と
ＣＶＤ法で形成した絶縁膜からなる層間絶縁層と、 前記層間絶縁層が、前記ダミー配線パターン上に、ダミ
ーのビアホールを有する半導体装置。 - 【請求項３】 前記ダミーのビアホールを埋める別の配
線層を有する請求項１又は請求項２に記載の半導体装
置。 - 【請求項４】 各半導体チップ表面に、 機能素子および配線層を有する内部パターン領域と、 前記内部パターン領域の周囲にあり、ボンディングパッ
ドが配置されるボンディングパッド配置領域と、 さらに前記ボンディングパッド配置領域の周囲よりチッ
プ端に至る予備領域と、を有する半導体装置の製造方法
において、 半導体基板表面上に、ＳＯＧ膜とＣＶＤ法で形成した絶
縁膜からなる層間絶縁層を形成する工程と、 前記予備領域の上、もしくは前記ボンディングパッド配
置領域と前記予備領域の上の前記層間絶縁層に、複数の
ダミーのビアホールを形成する工程と、を有する半導体
装置の製造方法。 - 【請求項５】 各半導体チップ表面に、 機能素子および配線層を有する内部パターン領域と、 前記内部パターン領域の周囲にあり、ボンディングパッ
ドが配置されるボンディングパッド配置領域と、 さらに前記ボンディングパッド配置領域の周囲よりチッ
プ端に至る予備領域と、を有する半導体装置の製造方法
において、 半導体基板表面上に、配線層を形成する工程と、 前記予備領域上の前記配線層をパターニングして、複数
のダミー配線パターンを形成する工程と、 さらに前記配線層上にＳＯＧ膜とＣＶＤ法で形成した絶
縁膜からなる層間絶縁層を形成する工程と、 前記ダミー配線パターン上に開口部を有するダミービア
ホールを、前記層間絶縁層に形成する工程、を有する半
導体装置の製造方法。 - 【請求項６】 さらに、前記層間絶縁膜表面に、別の配
線層を形成し、前記ダミービアホールの埋め込みを行う
工程と、 前記ダミービアホールの埋め込み部を残す様、前記別の
配線層のパターニングを行う工程と、 を有する請求項４又は請求項５に記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103847A JP2940432B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置とその製造方法 |
| US08/637,227 US5763936A (en) | 1995-04-27 | 1996-04-24 | Semiconductor chip capable of supressing cracks in insulating layer |
| US09/007,619 US5885857A (en) | 1995-04-27 | 1998-01-15 | Semiconductor chip capable of suppressing cracks in the insulating layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103847A JP2940432B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306771A true JPH08306771A (ja) | 1996-11-22 |
| JP2940432B2 JP2940432B2 (ja) | 1999-08-25 |
Family
ID=14364838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103847A Expired - Lifetime JP2940432B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
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| US (2) | US5763936A (ja) |
| JP (1) | JP2940432B2 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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