JP2001156072A - 半導体装置、半導体装置のパターン設計方法、および半導体装置のパターン設計装置 - Google Patents
半導体装置、半導体装置のパターン設計方法、および半導体装置のパターン設計装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】
【課題】 本発明は半導体装置に関し、ダミーパターン
を用いて配線層の段差を抑制することを目的とする。 【解決手段】 半導体装置が備える多層配線構造に含ま
れるパターンを各層毎に設計する。半導体装置の機能を
実現する上で必要な機能パターン９２を設計する。機能
パターンによって占有されない空き領域の中に、大きさ
の異なる複数種類のダミーパターン９６，９８を設計す
る。ダミーパターンを設計する際には、空き領域９４を
可能な限り抽出し、それらの中に所定の大きさを有する
ダミーパターン９６を配置する。次に、より小さな空き
領域９７を可能な限り抽出し、それらの中にダミーパタ
ーン９８を配置する。
を用いて配線層の段差を抑制することを目的とする。 【解決手段】 半導体装置が備える多層配線構造に含ま
れるパターンを各層毎に設計する。半導体装置の機能を
実現する上で必要な機能パターン９２を設計する。機能
パターンによって占有されない空き領域の中に、大きさ
の異なる複数種類のダミーパターン９６，９８を設計す
る。ダミーパターンを設計する際には、空き領域９４を
可能な限り抽出し、それらの中に所定の大きさを有する
ダミーパターン９６を配置する。次に、より小さな空き
領域９７を可能な限り抽出し、それらの中にダミーパタ
ーン９８を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置のパターン設計方法、および半導体装置のパター
ン設計装置に係り、特に、配線層の段差を抑制するうえ
で好適な構造を有する半導体装置、並びに配線層の段差
を抑制する上で好適なパターンを設計するためのパター
ン設計方法および設計装置に関する。
体装置のパターン設計方法、および半導体装置のパター
ン設計装置に係り、特に、配線層の段差を抑制するうえ
で好適な構造を有する半導体装置、並びに配線層の段差
を抑制する上で好適なパターンを設計するためのパター
ン設計方法および設計装置に関する。
【０００２】
【従来の技術】図８は、従来の半導体装置１０の断面図
を示す。半導体装置１０は、ロジック回路とＤＲＡＭ
（Dynamic Random Access Memory）とを同一基板上に備
える混載デバイスである。半導体装置１０は、シリコン
基板１２を備えている。シリコン基板１２には、シャロ
ートレンチプロセスで形成された分離酸化膜１４が埋め
込まれている。
を示す。半導体装置１０は、ロジック回路とＤＲＡＭ
（Dynamic Random Access Memory）とを同一基板上に備
える混載デバイスである。半導体装置１０は、シリコン
基板１２を備えている。シリコン基板１２には、シャロ
ートレンチプロセスで形成された分離酸化膜１４が埋め
込まれている。
【０００３】シリコン基板１２の上部には、ロジック回
路の構成要素であるゲート電極１６やサイドウォール１
８、並びにＤＲＡＭの構成要素であるトランスファゲー
ト（ＴＧ）２０やサイドウォール２２が形成されてい
る。ゲート電極１６やＴＧ２０の上層には、ＢＰＳＧで
構成された第１の層間膜２４が形成されている。第１の
層間膜２４には、ＤＲＡＭの活性領域と導通する複数の
コンタクトプラグ２６が設けられている。
路の構成要素であるゲート電極１６やサイドウォール１
８、並びにＤＲＡＭの構成要素であるトランスファゲー
ト（ＴＧ）２０やサイドウォール２２が形成されてい
る。ゲート電極１６やＴＧ２０の上層には、ＢＰＳＧで
構成された第１の層間膜２４が形成されている。第１の
層間膜２４には、ＤＲＡＭの活性領域と導通する複数の
コンタクトプラグ２６が設けられている。
【０００４】コンタクトプラグ２６は、以下の手順で形
成される。すなわち、コンタクトプラグ２６の形成工程
では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に
開口するコンタクトホール２８が形成される。次に、そ
のコンタクトホール２８の内部が充填されるようにドー
プトポリシリコンが堆積される。最後に、第１の層間膜
２４の上面とコンタクトプラグ２６の端面とが平坦とな
るようにＣＭＰ（Chemical Mechanical Polishing）が
行われる。
成される。すなわち、コンタクトプラグ２６の形成工程
では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に
開口するコンタクトホール２８が形成される。次に、そ
のコンタクトホール２８の内部が充填されるようにドー
プトポリシリコンが堆積される。最後に、第１の層間膜
２４の上面とコンタクトプラグ２６の端面とが平坦とな
るようにＣＭＰ（Chemical Mechanical Polishing）が
行われる。
【０００５】第１の層間膜２４の上層には、ＴＥＯＳで
構成された第２の層間膜３０が形成されている。半導体
装置１０は、第２の層間膜３０を貫通して一部のコンタ
クトプラグ２８に導通するビットライン３２と、第１お
よび第２の層間膜２４，３０を貫通してロジック回路の
活性領域と導通する金属配線３４とを備えている。ビッ
トライン３２および金属配線３４は以下の手順で形成さ
れる。すなわち、それらの形成工程では、先ず、第２の
層間膜２４を貫通するコンタクトホール３６と、第１お
よび第２の層間膜２４，３０を貫通するコンタクトホー
ル３８とが形成される。次に、それらのコンタクトホー
ル３６，３８の内部が充填されるように、第２の層間膜
３０の全面にタングステンシリサイド（WSi）が堆積さ
れる。最後に、写真製版とエッチングとによりそのWSi
が所望の形状にパターニングされる。
構成された第２の層間膜３０が形成されている。半導体
装置１０は、第２の層間膜３０を貫通して一部のコンタ
クトプラグ２８に導通するビットライン３２と、第１お
よび第２の層間膜２４，３０を貫通してロジック回路の
活性領域と導通する金属配線３４とを備えている。ビッ
トライン３２および金属配線３４は以下の手順で形成さ
れる。すなわち、それらの形成工程では、先ず、第２の
層間膜２４を貫通するコンタクトホール３６と、第１お
よび第２の層間膜２４，３０を貫通するコンタクトホー
ル３８とが形成される。次に、それらのコンタクトホー
ル３６，３８の内部が充填されるように、第２の層間膜
３０の全面にタングステンシリサイド（WSi）が堆積さ
れる。最後に、写真製版とエッチングとによりそのWSi
が所望の形状にパターニングされる。
【０００６】第２の層間膜３０の上層には、ＴＥＯＳで
構成された第３の層間膜４０が形成されている。半導体
装置１０は、第２および第３の層間膜３０を貫通して一
部のコンタクトプラグ２８と導通するストレージノード
コンタクトプラグ（ＳＣプラグ）４２を備えている。Ｓ
Ｃプラグ４２は以下の手順で形成される。すなわち、Ｓ
Ｃプラグの形成工程では、先ず、第２および第３の層間
膜３０，４０を貫通するコンタクトホール４４が形成さ
れる。次に、そのコンタクトホール４４の内部が充填さ
れるようにドープトポリシリコンが堆積される。最後
に、第３の層間膜４０の上面とＳＣプラグ４２の端面と
が平坦となるようにＣＭＰが行われる。
構成された第３の層間膜４０が形成されている。半導体
装置１０は、第２および第３の層間膜３０を貫通して一
部のコンタクトプラグ２８と導通するストレージノード
コンタクトプラグ（ＳＣプラグ）４２を備えている。Ｓ
Ｃプラグ４２は以下の手順で形成される。すなわち、Ｓ
Ｃプラグの形成工程では、先ず、第２および第３の層間
膜３０，４０を貫通するコンタクトホール４４が形成さ
れる。次に、そのコンタクトホール４４の内部が充填さ
れるようにドープトポリシリコンが堆積される。最後
に、第３の層間膜４０の上面とＳＣプラグ４２の端面と
が平坦となるようにＣＭＰが行われる。
【０００７】第３の層間膜４０の上層には、ＢＰＳＧで
構成された第４の層間膜４６が形成されている。第４の
層間膜４６にはＳＣプラグ４２に通じる開口部４８が設
けられている。開口部４８の内壁およびＳＣプラグ４２
の表面は、絶縁膜５０により覆われている。絶縁膜５０
で囲まれる空間の内部、および第４の層間膜４６の上部
には、ドープトポリシリコンで構成されたセルプレート
５２が形成されている。セルプレート５２は以下の手順
で形成される。すなわち、セルプレート５２の形成工程
では、先ず、第４の層間膜４６を貫通する開口部４８が
形成される。次に、その開口部４８の内部が充填される
ように、第４の層間膜４６の全面にドープトポリシリコ
ンが堆積される。最後に、写真製版とエッチングとによ
りそのドープトポリシリコンが所望の形状にパターニン
グされる。
構成された第４の層間膜４６が形成されている。第４の
層間膜４６にはＳＣプラグ４２に通じる開口部４８が設
けられている。開口部４８の内壁およびＳＣプラグ４２
の表面は、絶縁膜５０により覆われている。絶縁膜５０
で囲まれる空間の内部、および第４の層間膜４６の上部
には、ドープトポリシリコンで構成されたセルプレート
５２が形成されている。セルプレート５２は以下の手順
で形成される。すなわち、セルプレート５２の形成工程
では、先ず、第４の層間膜４６を貫通する開口部４８が
形成される。次に、その開口部４８の内部が充填される
ように、第４の層間膜４６の全面にドープトポリシリコ
ンが堆積される。最後に、写真製版とエッチングとによ
りそのドープトポリシリコンが所望の形状にパターニン
グされる。
【０００８】半導体装置１０のような混載デバイスにお
いて、セルプレート５２はＤＲＡＭの領域にのみ形成さ
れる。このため、セルプレート５２が形成されると、Ｄ
ＲＡＭの領域とロジック回路の領域とに、セルプレート
５２の膜厚に起因する段差が発生する。
いて、セルプレート５２はＤＲＡＭの領域にのみ形成さ
れる。このため、セルプレート５２が形成されると、Ｄ
ＲＡＭの領域とロジック回路の領域とに、セルプレート
５２の膜厚に起因する段差が発生する。
【０００９】第４の層間膜４６の上層には、セルプレー
ト５２が覆われるように第５の層間膜５４が形成され
る。半導体装置１０は、セルプレート５２や金属配線３
４と導通する複数の金属配線５６を備えている。金属配
線５６の形成工程では、先ず、第５の層間膜５４や第４
の層間膜４６に開口部が設けられる。次に、それらの開
口部が充填されるように、第５の層間膜５４の全面にバ
リアメタル（TiN：１５nmなど）および配線部材（AlC
u：１５０nmなど）が成膜される。最後に、写真製版と
エッチングとによりそれらの積層膜が所望の形状にパタ
ーニングされる。以後、必要に応じて上記のような処理
が繰り返されることにより多層の配線構造が形成され
る。
ト５２が覆われるように第５の層間膜５４が形成され
る。半導体装置１０は、セルプレート５２や金属配線３
４と導通する複数の金属配線５６を備えている。金属配
線５６の形成工程では、先ず、第５の層間膜５４や第４
の層間膜４６に開口部が設けられる。次に、それらの開
口部が充填されるように、第５の層間膜５４の全面にバ
リアメタル（TiN：１５nmなど）および配線部材（AlC
u：１５０nmなど）が成膜される。最後に、写真製版と
エッチングとによりそれらの積層膜が所望の形状にパタ
ーニングされる。以後、必要に応じて上記のような処理
が繰り返されることにより多層の配線構造が形成され
る。
【００１０】
【発明が解決しようとする課題】半導体装置１０のよう
な混載デバイスには、上述したセルプレート５２のよう
に、ＤＲＡＭおよびロジック回路の一方にのみ形成され
るパターンが存在する。このため、そのようなパターン
の上層では、ＤＲＡＭの領域とロジック回路の領域とに
段差が生ずる。このような段差が発生すると、写真製版
におけるマージンが小さくなり、コンタクトホールの開
口不良や配線パターンの精度劣化などが生じ易くなる。
また、段差を減らすためにＣＭＰを行うと、被研磨面の
凹凸の影響で、研磨のされ方が不均一となるという不都
合が生ずる。
な混載デバイスには、上述したセルプレート５２のよう
に、ＤＲＡＭおよびロジック回路の一方にのみ形成され
るパターンが存在する。このため、そのようなパターン
の上層では、ＤＲＡＭの領域とロジック回路の領域とに
段差が生ずる。このような段差が発生すると、写真製版
におけるマージンが小さくなり、コンタクトホールの開
口不良や配線パターンの精度劣化などが生じ易くなる。
また、段差を減らすためにＣＭＰを行うと、被研磨面の
凹凸の影響で、研磨のされ方が不均一となるという不都
合が生ずる。
【００１１】本発明は、上記のような課題を解決するた
めになされたもので、配線層の平坦性を保つためのダミ
ーパターンを有する半導体装置を提供することを第１の
目的とする。また、本発明は、配線層の平坦性を良好に
保つうえで好適なダミーパターンを含む配線パターンを
設計するためのパターン設計方法を提供することを第２
の目的とする。更に、本発明は、上記のパターン設計方
法を用いて配線パターンを設計するパターン設計装置を
提供することを第３の目的とする。
めになされたもので、配線層の平坦性を保つためのダミ
ーパターンを有する半導体装置を提供することを第１の
目的とする。また、本発明は、配線層の平坦性を良好に
保つうえで好適なダミーパターンを含む配線パターンを
設計するためのパターン設計方法を提供することを第２
の目的とする。更に、本発明は、上記のパターン設計方
法を用いて配線パターンを設計するパターン設計装置を
提供することを第３の目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
多層配線構造を有する半導体装置であって、半導体装置
の機能を実現するうえで必要な機能パターンと、半導体
装置の所定の層に、前記機能パターンと共に形成される
ダミーパターンとを備え、前記ダミーパターンは、大き
さの異なる複数種類のパターンを含むことを特徴とする
ものである。
多層配線構造を有する半導体装置であって、半導体装置
の機能を実現するうえで必要な機能パターンと、半導体
装置の所定の層に、前記機能パターンと共に形成される
ダミーパターンとを備え、前記ダミーパターンは、大き
さの異なる複数種類のパターンを含むことを特徴とする
ものである。
【００１３】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記機能パターンは、少なくとも１
つの配線層を貫通する配線部材を備え、前記ダミーパタ
ーンは、前記配線部材と干渉しないように形成されてい
ることを特徴とするものである。
導体装置であって、前記機能パターンは、少なくとも１
つの配線層を貫通する配線部材を備え、前記ダミーパタ
ーンは、前記配線部材と干渉しないように形成されてい
ることを特徴とするものである。
【００１４】請求項３記載の発明は、請求項２記載の半
導体装置であって、メモリ装置の構成要素となる機能パ
ターンが形成されるメモリ領域と、ロジック回路の構成
要素となる機能パターンが形成されるロジック回路領域
とを備え、前記ロジック回路領域に形成される前記ダミ
ーパターンは、そのダミーパターンと同じ層に形成され
るメモリ回路用の機能パターンと同じパターンを含むこ
とを特徴とするものである。
導体装置であって、メモリ装置の構成要素となる機能パ
ターンが形成されるメモリ領域と、ロジック回路の構成
要素となる機能パターンが形成されるロジック回路領域
とを備え、前記ロジック回路領域に形成される前記ダミ
ーパターンは、そのダミーパターンと同じ層に形成され
るメモリ回路用の機能パターンと同じパターンを含むこ
とを特徴とするものである。
【００１５】請求項４記載の発明は、多層配線構造を有
する半導体装置のパターン設計方法であって、前記多層
配線構造に含まれる各層のパターン設計工程は、半導体
装置の機能を実現する上で必要な機能パターンを設計す
るステップと、前記機能パターンによって占有されない
空き領域の中に、大きさの異なる複数種類のダミーパタ
ーンを設計するステップとを含み、前記ダミーパターン
を設計するステップでは、所定の大きさを有するダミー
パターンを空き領域の中に可能な限り配置するステップ
と、その配置の後に、前記所定の大きさをより小さく変
更するステップと、が繰り返されることを特徴とするも
のである。
する半導体装置のパターン設計方法であって、前記多層
配線構造に含まれる各層のパターン設計工程は、半導体
装置の機能を実現する上で必要な機能パターンを設計す
るステップと、前記機能パターンによって占有されない
空き領域の中に、大きさの異なる複数種類のダミーパタ
ーンを設計するステップとを含み、前記ダミーパターン
を設計するステップでは、所定の大きさを有するダミー
パターンを空き領域の中に可能な限り配置するステップ
と、その配置の後に、前記所定の大きさをより小さく変
更するステップと、が繰り返されることを特徴とするも
のである。
【００１６】請求項５記載の発明は、請求項４記載の半
導体装置のパターン設計方法であって、前記ダミーパタ
ーンを設計するステップは、設計されたダミーパターン
を貫く機能パターンのデータを取得するステップと、そ
の機能パターンと干渉する可能性のある部分を、前記ダ
ミーパターンから削除するステップと、を更に含むこと
を特徴とするものである。
導体装置のパターン設計方法であって、前記ダミーパタ
ーンを設計するステップは、設計されたダミーパターン
を貫く機能パターンのデータを取得するステップと、そ
の機能パターンと干渉する可能性のある部分を、前記ダ
ミーパターンから削除するステップと、を更に含むこと
を特徴とするものである。
【００１７】請求項６記載の発明は、多層配線構造を有
する半導体装置のパターン設計方法であって、前記多層
配線構造に含まれる層のうち、その形成にエッチングが
伴う層のパターン設計工程は、目標のマスク開口率を設
定するステップと、半導体装置の機能を実現する上で必
要な機能パターンを設計するステップと、前記機能パタ
ーンに対応するマスク開口率と、ダミーパターンに対応
するマスク開口率との和が、前記目標のマスク開口率と
なるように、前記機能パターンによって占有されていな
い空き領域の中に前記ダミーパターンを設計するステッ
プと、を含むことを特徴とするものである。
する半導体装置のパターン設計方法であって、前記多層
配線構造に含まれる層のうち、その形成にエッチングが
伴う層のパターン設計工程は、目標のマスク開口率を設
定するステップと、半導体装置の機能を実現する上で必
要な機能パターンを設計するステップと、前記機能パタ
ーンに対応するマスク開口率と、ダミーパターンに対応
するマスク開口率との和が、前記目標のマスク開口率と
なるように、前記機能パターンによって占有されていな
い空き領域の中に前記ダミーパターンを設計するステッ
プと、を含むことを特徴とするものである。
【００１８】請求項７記載の発明は、請求項６記載の半
導体装置のパターン設計方法であって、前記半導体装置
は、メモリ装置とロジック回路とを含む混載デバイスで
あり、前記ダミーパターンを設計するステップは、前記
ロジック回路の領域に含まれる空き領域に、前記メモリ
装置の領域に含まれる機能パターンと同じパターンのダ
ミーパターンを発生させるステップを含むことを特徴と
するものである。
導体装置のパターン設計方法であって、前記半導体装置
は、メモリ装置とロジック回路とを含む混載デバイスで
あり、前記ダミーパターンを設計するステップは、前記
ロジック回路の領域に含まれる空き領域に、前記メモリ
装置の領域に含まれる機能パターンと同じパターンのダ
ミーパターンを発生させるステップを含むことを特徴と
するものである。
【００１９】請求項８記載の発明は、多層配線構造を有
する半導体装置のパターンを設計する装置であって、前
記多層配線構造に含まれるパターンを各層毎に設計する
手段は、半導体装置の機能を実現する上で必要な機能パ
ターンを設計する手段と、前記機能パターンによって占
有されない空き領域の中に、大きさの異なる複数種類の
ダミーパターンを設計する手段とを備え、前記ダミーパ
ターンを設計する手段は、所定の大きさを有するダミー
パターンを空き領域の中に可能な限り配置する処理と、
その配置の後に、前記所定の大きさをより小さく変更す
る処理とを繰り返すことにより前記ダミーパターンを設
計することを特徴とするものである。
する半導体装置のパターンを設計する装置であって、前
記多層配線構造に含まれるパターンを各層毎に設計する
手段は、半導体装置の機能を実現する上で必要な機能パ
ターンを設計する手段と、前記機能パターンによって占
有されない空き領域の中に、大きさの異なる複数種類の
ダミーパターンを設計する手段とを備え、前記ダミーパ
ターンを設計する手段は、所定の大きさを有するダミー
パターンを空き領域の中に可能な限り配置する処理と、
その配置の後に、前記所定の大きさをより小さく変更す
る処理とを繰り返すことにより前記ダミーパターンを設
計することを特徴とするものである。
【００２０】請求項９記載の発明は、請求項８記載の半
導体装置のパターン設計装置であって、前記ダミーパタ
ーンを設計する手段は、設計されたダミーパターンを貫
く機能パターンのデータを取得する手段と、その機能パ
ターンと干渉する可能性のある部分を、前記ダミーパタ
ーンから削除する手段と、を更に備えることを特徴とす
るものである。
導体装置のパターン設計装置であって、前記ダミーパタ
ーンを設計する手段は、設計されたダミーパターンを貫
く機能パターンのデータを取得する手段と、その機能パ
ターンと干渉する可能性のある部分を、前記ダミーパタ
ーンから削除する手段と、を更に備えることを特徴とす
るものである。
【００２１】請求項１０記載の発明は、多層配線構造を
有する半導体装置のパターンを設計する装置であって、
前記多層配線構造に含まれる層のうち、その形成にエッ
チングが伴う層のパターンを設計する手段は、目標のマ
スク開口率を設定する手段と、半導体装置の機能を実現
する上で必要な機能パターンを設計する手段と、前記機
能パターンに対応するマスク開口率と、ダミーパターン
に対応するマスク開口率との和が、前記目標のマスク開
口率となるように、前記機能パターンによって占有され
ていない空き領域の中に前記ダミーパターンを設計する
手段と、を含むことを特徴とするものである。
有する半導体装置のパターンを設計する装置であって、
前記多層配線構造に含まれる層のうち、その形成にエッ
チングが伴う層のパターンを設計する手段は、目標のマ
スク開口率を設定する手段と、半導体装置の機能を実現
する上で必要な機能パターンを設計する手段と、前記機
能パターンに対応するマスク開口率と、ダミーパターン
に対応するマスク開口率との和が、前記目標のマスク開
口率となるように、前記機能パターンによって占有され
ていない空き領域の中に前記ダミーパターンを設計する
手段と、を含むことを特徴とするものである。
【００２２】請求項１１記載の発明は、請求項１０記載
の半導体装置のパターン設計方法であって、前記半導体
装置は、メモリ装置とロジック回路とを含む混載デバイ
スであり、前記ダミーパターンを設計する手段は、前記
ロジック回路の領域に含まれる空き領域に、前記メモリ
装置の領域に含まれる機能パターンと同じパターンのダ
ミーパターンを発生させる手段を備えることを特徴とす
るものである。
の半導体装置のパターン設計方法であって、前記半導体
装置は、メモリ装置とロジック回路とを含む混載デバイ
スであり、前記ダミーパターンを設計する手段は、前記
ロジック回路の領域に含まれる空き領域に、前記メモリ
装置の領域に含まれる機能パターンと同じパターンのダ
ミーパターンを発生させる手段を備えることを特徴とす
るものである。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２４】実施の形態１．図１は、本発明の実施の形
態１の半導体装置６０の断面図を示す。半導体装置６０
は、ロジック回路とＤＲＡＭ（Dynamic Random Access
Memory）とを同一基板上に備える混載デバイスである。
半導体装置６０は、シリコン基板１２を備えている。シ
リコン基板１２には、シャロートレンチプロセスで形成
された分離酸化膜１４が埋め込まれている。
態１の半導体装置６０の断面図を示す。半導体装置６０
は、ロジック回路とＤＲＡＭ（Dynamic Random Access
Memory）とを同一基板上に備える混載デバイスである。
半導体装置６０は、シリコン基板１２を備えている。シ
リコン基板１２には、シャロートレンチプロセスで形成
された分離酸化膜１４が埋め込まれている。
【００２５】シリコン基板１２の上部には、ロジック回
路の構成要素であるゲート電極１６やサイドウォール１
８、並びにＤＲＡＭの構成要素であるＴＧ２０やサイド
ウォール２２が形成されている。ゲート電極１６やＴＧ
２０の上層には、ＢＰＳＧで構成された第１の層間膜２
４が形成されている。第１の層間膜２４には、ＤＲＡＭ
の活性領域と導通する複数のコンタクトプラグ２６が設
けられている。
路の構成要素であるゲート電極１６やサイドウォール１
８、並びにＤＲＡＭの構成要素であるＴＧ２０やサイド
ウォール２２が形成されている。ゲート電極１６やＴＧ
２０の上層には、ＢＰＳＧで構成された第１の層間膜２
４が形成されている。第１の層間膜２４には、ＤＲＡＭ
の活性領域と導通する複数のコンタクトプラグ２６が設
けられている。
【００２６】コンタクトプラグ２６は、以下の手順で形
成される。すなわち、コンタクトプラグ２６の形成工程
では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に
開口するコンタクトホール２８が形成される。次に、そ
のコンタクトホール２８の内部が充填されるようにドー
プトポリシリコンが堆積される。最後に、第１の層間膜
２４の上面とコンタクトプラグ２６の端面とが平坦とな
るようにＣＭＰが行われる。
成される。すなわち、コンタクトプラグ２６の形成工程
では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に
開口するコンタクトホール２８が形成される。次に、そ
のコンタクトホール２８の内部が充填されるようにドー
プトポリシリコンが堆積される。最後に、第１の層間膜
２４の上面とコンタクトプラグ２６の端面とが平坦とな
るようにＣＭＰが行われる。
【００２７】第１の層間膜２４の上層には、ＴＥＯＳで
構成された第２の層間膜３０が形成されている。半導体
装置６０は、第２の層間膜３０を貫通して一部のコンタ
クトプラグ２８に導通するビットライン３２と、第１お
よび第２の層間膜２４，３０を貫通してロジック回路の
活性領域と導通する金属配線３４とを備えている。ビッ
トライン３２および金属配線３４は以下の手順で形成さ
れる。すなわち、それらの形成工程では、先ず、第２の
層間膜２４を貫通するコンタクトホール３６と、第１お
よび第２の層間膜２４，３０を貫通するコンタクトホー
ル３８とが形成される。次に、それらのコンタクトホー
ル３６，３８の内部が充填されるように、第２の層間膜
３０の全面にタングステンシリサイド（WSi）が堆積さ
れる。最後に、写真製版とエッチングとによりそのWSi
が所望の形状にパターニングされる。
構成された第２の層間膜３０が形成されている。半導体
装置６０は、第２の層間膜３０を貫通して一部のコンタ
クトプラグ２８に導通するビットライン３２と、第１お
よび第２の層間膜２４，３０を貫通してロジック回路の
活性領域と導通する金属配線３４とを備えている。ビッ
トライン３２および金属配線３４は以下の手順で形成さ
れる。すなわち、それらの形成工程では、先ず、第２の
層間膜２４を貫通するコンタクトホール３６と、第１お
よび第２の層間膜２４，３０を貫通するコンタクトホー
ル３８とが形成される。次に、それらのコンタクトホー
ル３６，３８の内部が充填されるように、第２の層間膜
３０の全面にタングステンシリサイド（WSi）が堆積さ
れる。最後に、写真製版とエッチングとによりそのWSi
が所望の形状にパターニングされる。
【００２８】第２の層間膜３０の上層には、ＴＥＯＳで
構成された第３の層間膜４０が形成されている。半導体
装置６０は、第２および第３の層間膜３０を貫通して一
部のコンタクトプラグ２８と導通するＳＣプラグ４２を
備えている。ＳＣプラグ４２は以下の手順で形成され
る。すなわち、ＳＣプラグの形成工程では、先ず、第２
および第３の層間膜３０，４０を貫通するコンタクトホ
ール４４が形成される。次に、そのコンタクトホール４
４の内部が充填されるようにドープトポリシリコンが堆
積される。最後に、第３の層間膜４０の上面とＳＣプラ
グ４２の端面とが平坦となるようにＣＭＰが行われる。
構成された第３の層間膜４０が形成されている。半導体
装置６０は、第２および第３の層間膜３０を貫通して一
部のコンタクトプラグ２８と導通するＳＣプラグ４２を
備えている。ＳＣプラグ４２は以下の手順で形成され
る。すなわち、ＳＣプラグの形成工程では、先ず、第２
および第３の層間膜３０，４０を貫通するコンタクトホ
ール４４が形成される。次に、そのコンタクトホール４
４の内部が充填されるようにドープトポリシリコンが堆
積される。最後に、第３の層間膜４０の上面とＳＣプラ
グ４２の端面とが平坦となるようにＣＭＰが行われる。
【００２９】第３の層間膜４０の上層には、ＢＰＳＧで
構成された第４の層間膜４６が形成されている。第４の
層間膜４６にはＳＣプラグ４２に通じる開口部４８が設
けられている。開口部４８の内壁およびＳＣプラグ４２
の表面は、絶縁膜５０により覆われている。絶縁膜５０
で囲まれる空間の内部、および第４の層間膜４６の上部
には、ドープトポリシリコンで構成されたセルプレート
５２が形成されている。
構成された第４の層間膜４６が形成されている。第４の
層間膜４６にはＳＣプラグ４２に通じる開口部４８が設
けられている。開口部４８の内壁およびＳＣプラグ４２
の表面は、絶縁膜５０により覆われている。絶縁膜５０
で囲まれる空間の内部、および第４の層間膜４６の上部
には、ドープトポリシリコンで構成されたセルプレート
５２が形成されている。
【００３０】また、本実施形態において、第４の層間膜
４６の上層には、セルプレート５２と同じ材質（すなわ
ち、ドープトポリシリコン）で構成されたダミーパター
ン６２が形成されている。ダミーパターン６２は、半導
体装置１０が備える他の配線部材の何れとも干渉しない
ようにロジック回路の領域に設けられている。尚、本明
細書において、「ダミーパターン」とは、半導体装置６
０の本質的な機能を確保する上では不必要なパターンを
指す。これに対して、半導体装置６０の機能上必要な全
てのパターン（ビットライン３２や金属配線３４、並び
にサイドウォール１８，２２等を含む）を、以下「機能
パターン」と称す。
４６の上層には、セルプレート５２と同じ材質（すなわ
ち、ドープトポリシリコン）で構成されたダミーパター
ン６２が形成されている。ダミーパターン６２は、半導
体装置１０が備える他の配線部材の何れとも干渉しない
ようにロジック回路の領域に設けられている。尚、本明
細書において、「ダミーパターン」とは、半導体装置６
０の本質的な機能を確保する上では不必要なパターンを
指す。これに対して、半導体装置６０の機能上必要な全
てのパターン（ビットライン３２や金属配線３４、並び
にサイドウォール１８，２２等を含む）を、以下「機能
パターン」と称す。
【００３１】セルプレート５２、およびダミーパターン
６２は以下の手順で形成される。すなわち、それらの形
成工程では、先ず、第４の層間膜４６を貫通する開口部
４８が形成される。次に、その開口部４８の内部が充填
されるように、第４の層間膜４６の全面にドープトポリ
シリコンが堆積される。最後に、写真製版とエッチング
とによりそのドープトポリシリコンが、予め設計された
形状に、すなわち、セルプレート５２の形状とダミーパ
ターンの形状とにパターニングされる。
６２は以下の手順で形成される。すなわち、それらの形
成工程では、先ず、第４の層間膜４６を貫通する開口部
４８が形成される。次に、その開口部４８の内部が充填
されるように、第４の層間膜４６の全面にドープトポリ
シリコンが堆積される。最後に、写真製版とエッチング
とによりそのドープトポリシリコンが、予め設計された
形状に、すなわち、セルプレート５２の形状とダミーパ
ターンの形状とにパターニングされる。
【００３２】半導体装置６０のような混載デバイスにお
いて、セルプレート５２はＤＲＡＭの領域にのみ形成さ
れる。このため、ダミーパターン６２が存在しない場合
は、セルプレート５２が形成されることにより、ＤＲＡ
Ｍの領域とロジック回路の領域とに段差が発生する。こ
れに対して、本実施形態のようにロジック回路の領域に
ダミーパターン６４を設けることとすると、ＤＲＡＭの
領域とロジック回路の領域とに上記の段差が生ずるのを
有効に防止することができる。
いて、セルプレート５２はＤＲＡＭの領域にのみ形成さ
れる。このため、ダミーパターン６２が存在しない場合
は、セルプレート５２が形成されることにより、ＤＲＡ
Ｍの領域とロジック回路の領域とに段差が発生する。こ
れに対して、本実施形態のようにロジック回路の領域に
ダミーパターン６４を設けることとすると、ＤＲＡＭの
領域とロジック回路の領域とに上記の段差が生ずるのを
有効に防止することができる。
【００３３】第４の層間膜４６の上層には、セルプレー
ト５２およびダミーパターン６２が覆われるように第５
の層間膜５４が形成される。第５の層間膜５４の表面
は、ＣＭＰにより平坦化される。本実施形態では、第５
の層間膜５４の下層が上記の如く平坦化されている。こ
のため、第５の層間膜５４を平坦化するためのＣＭＰの
研磨特性は、その全面においてほぼ均一となる。その結
果、第５の層間膜５４の表面には、ダミーパターン６２
が形成されない場合に比して顕著に良好な平坦性が確保
される。
ト５２およびダミーパターン６２が覆われるように第５
の層間膜５４が形成される。第５の層間膜５４の表面
は、ＣＭＰにより平坦化される。本実施形態では、第５
の層間膜５４の下層が上記の如く平坦化されている。こ
のため、第５の層間膜５４を平坦化するためのＣＭＰの
研磨特性は、その全面においてほぼ均一となる。その結
果、第５の層間膜５４の表面には、ダミーパターン６２
が形成されない場合に比して顕著に良好な平坦性が確保
される。
【００３４】半導体装置６０は、セルプレート５２や金
属配線３４と導通する複数の金属配線５６を備えてい
る。金属配線５６の形成工程では、先ず、第５の層間膜
５４や第４の層間膜４６に開口部が設けられる。次に、
それらの開口部が充填されるように、第５の層間膜５４
の全面にバリアメタル（TiN：１５nmなど）および配線
部材（AlCu：１５０nmなど）が成膜される。最後に、写
真製版とエッチングとによりそれらの積層膜が所望の形
状にパターニングされる。
属配線３４と導通する複数の金属配線５６を備えてい
る。金属配線５６の形成工程では、先ず、第５の層間膜
５４や第４の層間膜４６に開口部が設けられる。次に、
それらの開口部が充填されるように、第５の層間膜５４
の全面にバリアメタル（TiN：１５nmなど）および配線
部材（AlCu：１５０nmなど）が成膜される。最後に、写
真製版とエッチングとによりそれらの積層膜が所望の形
状にパターニングされる。
【００３５】以後、必要に応じて上記のような処理が繰
り返されることにより多層の配線構造が形成される。と
ころで、図１では、セルプレート５２を含む配線層にの
みダミーパターン６２を発生させることとしているが、
ダミーパターンはこの配線層にのみ含まれるものではな
い。すなわち、半導体装置６０は、機能パターンの影響
で平坦性の悪化する全ての配線層に、その平坦性を向上
させるためのダミーパターンを有している。
り返されることにより多層の配線構造が形成される。と
ころで、図１では、セルプレート５２を含む配線層にの
みダミーパターン６２を発生させることとしているが、
ダミーパターンはこの配線層にのみ含まれるものではな
い。すなわち、半導体装置６０は、機能パターンの影響
で平坦性の悪化する全ての配線層に、その平坦性を向上
させるためのダミーパターンを有している。
【００３６】次に、図２乃至図６を参照して、本実施形
態の半導体装置６０に含まれるダミーパターン（ダミー
パターン６２を含む）の特徴やその設計方法、並びにそ
れらのダミーパターンを自動的に設計するパターン設計
装置について説明する。
態の半導体装置６０に含まれるダミーパターン（ダミー
パターン６２を含む）の特徴やその設計方法、並びにそ
れらのダミーパターンを自動的に設計するパターン設計
装置について説明する。
【００３７】図２は、本実施形態のパターン設計装置７
０のブロック図を示す。パターン設計装置７０は、一般
的なコンピュータシステムのハードウェア構成を利用し
て実現することができる。すなわち、パターン設計装置
７０は、ＣＰＵ７２、ＲＯＭ７４、およびＲＡＭ７６を
備えている。それらの構成要素はバスライン７８を介し
て互いに接続されている。バスライン７８には、更に、
記録制御部８０、入力制御部８２、および表示インター
フェース（表示Ｉ／Ｆ）８４などが接続されている。
０のブロック図を示す。パターン設計装置７０は、一般
的なコンピュータシステムのハードウェア構成を利用し
て実現することができる。すなわち、パターン設計装置
７０は、ＣＰＵ７２、ＲＯＭ７４、およびＲＡＭ７６を
備えている。それらの構成要素はバスライン７８を介し
て互いに接続されている。バスライン７８には、更に、
記録制御部８０、入力制御部８２、および表示インター
フェース（表示Ｉ／Ｆ）８４などが接続されている。
【００３８】記録制御部８０は、ハードディスクやＣＤ
−ＲＯＭなどの記録媒体８６からデータを読み出した
り、或いはそれらの記録媒体８６へデータを書き込んだ
りする装置である。入力制御部８２は、キーボードやマ
ウスなどの入力装置８８からの入力信号をバスライン７
８に出力する装置である。また、表示Ｉ／Ｆ８４は、デ
ィスプレイ９０に表示する画像の生成などを行うインタ
ーフェースである。
−ＲＯＭなどの記録媒体８６からデータを読み出した
り、或いはそれらの記録媒体８６へデータを書き込んだ
りする装置である。入力制御部８２は、キーボードやマ
ウスなどの入力装置８８からの入力信号をバスライン７
８に出力する装置である。また、表示Ｉ／Ｆ８４は、デ
ィスプレイ９０に表示する画像の生成などを行うインタ
ーフェースである。
【００３９】パターン設計装置７０において、ＣＰＵ７
２は、記録媒体８６からＲＡＭ７６にロードされたプロ
グラムやデータを用いて後述する処理を実行することに
より、ダミーパターン等の設計を行う。以下、パターン
設計装置７０が、ダミーパターンを含むパターンを設計
する手順について説明する。
２は、記録媒体８６からＲＡＭ７６にロードされたプロ
グラムやデータを用いて後述する処理を実行することに
より、ダミーパターン等の設計を行う。以下、パターン
設計装置７０が、ダミーパターンを含むパターンを設計
する手順について説明する。
【００４０】図３は、パターン設計装置７０においてダ
ミーパターンを発生させるために実行される第１のルー
チンのフローチャートを示す。図３に示すルーチンは、
各配線層に含まれる機能パターンの設計が終了した後に
実行される。図１に示す半導体装置６０の設計過程で
は、例えば、第４の層間膜４６上に形成すべきセルプレ
ート５２の設計が終了した後に、図３に示すルーチンが
実行される。
ミーパターンを発生させるために実行される第１のルー
チンのフローチャートを示す。図３に示すルーチンは、
各配線層に含まれる機能パターンの設計が終了した後に
実行される。図１に示す半導体装置６０の設計過程で
は、例えば、第４の層間膜４６上に形成すべきセルプレ
ート５２の設計が終了した後に、図３に示すルーチンが
実行される。
【００４１】ステップ１００では、処理の対象とされて
いる層に含まれる空き領域（機能パターンによって占有
されていない領域）の中から、ダミーパターンを配置す
る領域として抽出すべきスペースの大きさが設定され
る。以下、このようなスペースを「探索スペース」と称
す。本ステップでは、例えば、「一辺が１０μｍの正方
形領域」のように探索スペースの大きさが設定される。
いる層に含まれる空き領域（機能パターンによって占有
されていない領域）の中から、ダミーパターンを配置す
る領域として抽出すべきスペースの大きさが設定され
る。以下、このようなスペースを「探索スペース」と称
す。本ステップでは、例えば、「一辺が１０μｍの正方
形領域」のように探索スペースの大きさが設定される。
【００４２】ステップ１０２では、上記の如く設定され
た探索スペースのサイズに対応するダミーパターンの大
きさが設定される。本ステップでは、例えば、一辺１０
μｍの探索スペースに対して「一辺７μｍの正方形領
域」がダミーパターンの大きさとして設定される。
た探索スペースのサイズに対応するダミーパターンの大
きさが設定される。本ステップでは、例えば、一辺１０
μｍの探索スペースに対して「一辺７μｍの正方形領
域」がダミーパターンの大きさとして設定される。
【００４３】ステップ１０４では、処理の対象である配
線層に含まれる空き領域の中から、上記ステップ１００
で設定された探索スペースを抽出する処理が実行され
る。ステップ１０６では、抽出された探索スペースの中
に、上記ステップ１０２で設定されたダミーパターンを
発生させる処理が行われる。
線層に含まれる空き領域の中から、上記ステップ１００
で設定された探索スペースを抽出する処理が実行され
る。ステップ１０６では、抽出された探索スペースの中
に、上記ステップ１０２で設定されたダミーパターンを
発生させる処理が行われる。
【００４４】図４は、上述した一連の処理により設計さ
れた配線パターンの一例を示す。図４において、符号９
２を付して表すパターンは半導体装置６０の機能パター
ンである。また、符号９４を付して表す領域は、一辺が
１０μｍの空き領域である。更に、符号９６を付して表
すパターンは、上記ステップ１０６の処理により設定さ
れたダミーパターンである。図４に示すように、本実施
形態のパターン設計方法によれば、配線層の空き領域
に、サイズと形状の等しい複数のダミーパターン９６を
規則正しく配置することができる。
れた配線パターンの一例を示す。図４において、符号９
２を付して表すパターンは半導体装置６０の機能パター
ンである。また、符号９４を付して表す領域は、一辺が
１０μｍの空き領域である。更に、符号９６を付して表
すパターンは、上記ステップ１０６の処理により設定さ
れたダミーパターンである。図４に示すように、本実施
形態のパターン設計方法によれば、配線層の空き領域
に、サイズと形状の等しい複数のダミーパターン９６を
規則正しく配置することができる。
【００４５】ステップ１０８では、ダミーパターンの発
生終了条件が成立しているか否かが判別される。本実施
形態では、例えば、上記ステップ１０６で生成されたダ
ミーパターンの大きさが、所定の大きさ以下である場
合、或いは処理の対象である配線層におけるパターンの
充填率（機能パターンおよびダミーパターンが、配線層
の中に占める割合）が所定値以上である場合に、ダミー
パターンの発生終了条件が成立していると判断される。
上記の判別の結果、未だ終了条件が成立していないと判
別された場合は、再び上記ステップ１００以降の処理が
実行される。一方、終了条件が既に成立していると判別
された場合は、今回の処理サイクルが終了される。
生終了条件が成立しているか否かが判別される。本実施
形態では、例えば、上記ステップ１０６で生成されたダ
ミーパターンの大きさが、所定の大きさ以下である場
合、或いは処理の対象である配線層におけるパターンの
充填率（機能パターンおよびダミーパターンが、配線層
の中に占める割合）が所定値以上である場合に、ダミー
パターンの発生終了条件が成立していると判断される。
上記の判別の結果、未だ終了条件が成立していないと判
別された場合は、再び上記ステップ１００以降の処理が
実行される。一方、終了条件が既に成立していると判別
された場合は、今回の処理サイクルが終了される。
【００４６】上記ステップ１００の処理が再び実行され
る場合は、探索スペースのサイズが、前回の処理サイク
ル時に設定されたサイズに比して小さなサイズに変更さ
れる。例えば、１回目の処理サイクル時に「一辺が１０
μｍの正方形領域」と設定された探索スペースは、２回
目の処理サイクル時には「一辺が４μｍの正方形領域」
に変更される。
る場合は、探索スペースのサイズが、前回の処理サイク
ル時に設定されたサイズに比して小さなサイズに変更さ
れる。例えば、１回目の処理サイクル時に「一辺が１０
μｍの正方形領域」と設定された探索スペースは、２回
目の処理サイクル時には「一辺が４μｍの正方形領域」
に変更される。
【００４７】上記ステップ１０２の処理が再び実行され
る場合は、ダミーパターンのサイズも変更される。例え
ば、１回目の処理サイクル時に「一辺が７μｍの正方形
領域」と設定されたダミーパターンは、２回目の処理サ
イクル時には、一辺が４μｍの探索スペースに合わせて
「一辺が３μｍの正方形領域」に変更される。
る場合は、ダミーパターンのサイズも変更される。例え
ば、１回目の処理サイクル時に「一辺が７μｍの正方形
領域」と設定されたダミーパターンは、２回目の処理サ
イクル時には、一辺が４μｍの探索スペースに合わせて
「一辺が３μｍの正方形領域」に変更される。
【００４８】図５は、探索スペースおよびダミーパター
ンが上記の如く設定された後にステップ１０４および１
０６が実行されることにより設計された配線パターンの
一例を示す。図５において、符号９７を付して表す領域
は、一辺が４μｍの空き領域である。また、符号９８を
付して表すパターンは、一辺が３μｍのダミーパターン
である。図５に示すように、上述した方法によれば、ダ
ミーパターン９６を配置することのできなかった空き領
域に、サイズと形状の等しい複数のダミーパターン９８
を規則正しく配置することができる。
ンが上記の如く設定された後にステップ１０４および１
０６が実行されることにより設計された配線パターンの
一例を示す。図５において、符号９７を付して表す領域
は、一辺が４μｍの空き領域である。また、符号９８を
付して表すパターンは、一辺が３μｍのダミーパターン
である。図５に示すように、上述した方法によれば、ダ
ミーパターン９６を配置することのできなかった空き領
域に、サイズと形状の等しい複数のダミーパターン９８
を規則正しく配置することができる。
【００４９】大きなダミーパターン９６が配置できない
空き領域に、小さなダミーパターン９８を配置すること
によれば、配線層におけるパターンの充填率をより一層
高めることができる。パターンの充填率を高めると、機
能パターンの分布に関わらず、配線層の全面におけるパ
ターン密度を均一化することができる。更に、本実施形
態の方法では、大きさおよび形状の等しい複数のダミー
パターンを規則正しく配置することでパターン充填率の
向上が図られている。
空き領域に、小さなダミーパターン９８を配置すること
によれば、配線層におけるパターンの充填率をより一層
高めることができる。パターンの充填率を高めると、機
能パターンの分布に関わらず、配線層の全面におけるパ
ターン密度を均一化することができる。更に、本実施形
態の方法では、大きさおよび形状の等しい複数のダミー
パターンを規則正しく配置することでパターン充填率の
向上が図られている。
【００５０】配線層の上に形成される層間膜をＣＭＰで
研磨する際に、ＣＭＰのパターン依存性が現れるのを防
止するうえでは、配線層のパターン充填率が高く、ま
た、パターンの分布が配線層の全面において均一である
ことが望ましい。本実施形態の方法によれば、複数種類
のダミーパターンを規則正しく配置することで、それら
の要求を有効に満たすことができる。従って、本実施形
態の方法によれば、ダミーパターンが形成されない場合
や、ダミーパターンが単一のルールに従って設計される
に過ぎない場合に比べて、多層配線構造に含まれる個々
の層に優れた平坦性を与えることができる。
研磨する際に、ＣＭＰのパターン依存性が現れるのを防
止するうえでは、配線層のパターン充填率が高く、ま
た、パターンの分布が配線層の全面において均一である
ことが望ましい。本実施形態の方法によれば、複数種類
のダミーパターンを規則正しく配置することで、それら
の要求を有効に満たすことができる。従って、本実施形
態の方法によれば、ダミーパターンが形成されない場合
や、ダミーパターンが単一のルールに従って設計される
に過ぎない場合に比べて、多層配線構造に含まれる個々
の層に優れた平坦性を与えることができる。
【００５１】図６は、パターン設計装置７０においてダ
ミーパターンの一部を削除するために実行されるルーチ
ンのフローチャートを示す。図６に示すルーチンは、各
配線層に含まれるダミーパターンの設計が終了した後に
実行される。より具体的には、処理対象の配線層につい
て上記図３に示すルーチンが終了した後に実行される。
ミーパターンの一部を削除するために実行されるルーチ
ンのフローチャートを示す。図６に示すルーチンは、各
配線層に含まれるダミーパターンの設計が終了した後に
実行される。より具体的には、処理対象の配線層につい
て上記図３に示すルーチンが終了した後に実行される。
【００５２】ステップ１１０では、処理対象の配線層を
貫通するパターンが読み出される。本ステップでは、例
えば、図１に示す金属配線５６などのパターンが読み出
される。以下、上記の処理で読み出されたパターンを
「貫通パターン」と称す。
貫通するパターンが読み出される。本ステップでは、例
えば、図１に示す金属配線５６などのパターンが読み出
される。以下、上記の処理で読み出されたパターンを
「貫通パターン」と称す。
【００５３】ステップ１１２では、設計されたダミーパ
ターンのうち、貫通パターンと干渉する可能性のある領
域（以下、「干渉領域」と称す）が探索される。尚、本
実施形態では、貫通パターンの大きさに、写真製版のず
れなどを考慮したプロセスマージンを加えた領域が干渉
領域とされる。
ターンのうち、貫通パターンと干渉する可能性のある領
域（以下、「干渉領域」と称す）が探索される。尚、本
実施形態では、貫通パターンの大きさに、写真製版のず
れなどを考慮したプロセスマージンを加えた領域が干渉
領域とされる。
【００５４】ステップ１１４では、設計済みのダミーパ
ターンから干渉領域を削除する処理が行われる。上記の
処理が実行されることにより、図１に示すダミーパター
ン６２のように、金属配線５６などの配線部材と干渉す
ることのないダミーパターンが設計される。上述した一
連の処理が終了すると、今回の処理サイクルが終了され
る。
ターンから干渉領域を削除する処理が行われる。上記の
処理が実行されることにより、図１に示すダミーパター
ン６２のように、金属配線５６などの配線部材と干渉す
ることのないダミーパターンが設計される。上述した一
連の処理が終了すると、今回の処理サイクルが終了され
る。
【００５５】上述の如く、本実施形態のパターン発生装
置７０によれば、個々の配線層に、他の配線部材と干渉
せず、かつ、ＣＭＰのパターン依存性を防止する上で有
効なダミーパターンを設計することができる。このよう
なダミーパターンを用いることによれば、半導体装置６
０の機能に影響を与えることなく、各配線層を精度良く
形成することが可能となる。このため、本実施形態によ
れば、安定した品質を有し、かつ、高い歩留まりで製造
し得る半導体装置６０を実現することができる。
置７０によれば、個々の配線層に、他の配線部材と干渉
せず、かつ、ＣＭＰのパターン依存性を防止する上で有
効なダミーパターンを設計することができる。このよう
なダミーパターンを用いることによれば、半導体装置６
０の機能に影響を与えることなく、各配線層を精度良く
形成することが可能となる。このため、本実施形態によ
れば、安定した品質を有し、かつ、高い歩留まりで製造
し得る半導体装置６０を実現することができる。
【００５６】実施の形態２．次に、図７を参照して、本
発明の実施の形態２のパターン設計装置について説明す
る。本実施形態のパターン設計装置は、上記図２に示す
構成を有する装置に、図７に示すルーチンを実行させる
ことにより実現することができる。
発明の実施の形態２のパターン設計装置について説明す
る。本実施形態のパターン設計装置は、上記図２に示す
構成を有する装置に、図７に示すルーチンを実行させる
ことにより実現することができる。
【００５７】半導体装置が十分に微細化されている場合
は、写真製版の際に用いられるマスクの開口率に応じ
て、エッチングのプロセスウィンドウ、すなわち、適正
な加工精度を得ることのできるエッチング条件の範囲が
変化する。表１は、上記図１に示すコンタクトホール２
８を開口するためのエッチングに対するプロセスウィン
ドウを示す。表１において、「ＯＫ」の表示はエッチン
グ残渣を生ずることなくコンタクトホールを適正に開口
し得ることを表す。表１に示す結果は、マスクの開口率
が小さくなるほどコンタクトホールの開口不良が生じ易
くなること、および、エッチングチャンバーの使用時間
が長くなるほどコンタクトホールの開口不良が発生し易
くなることを表している。
は、写真製版の際に用いられるマスクの開口率に応じ
て、エッチングのプロセスウィンドウ、すなわち、適正
な加工精度を得ることのできるエッチング条件の範囲が
変化する。表１は、上記図１に示すコンタクトホール２
８を開口するためのエッチングに対するプロセスウィン
ドウを示す。表１において、「ＯＫ」の表示はエッチン
グ残渣を生ずることなくコンタクトホールを適正に開口
し得ることを表す。表１に示す結果は、マスクの開口率
が小さくなるほどコンタクトホールの開口不良が生じ易
くなること、および、エッチングチャンバーの使用時間
が長くなるほどコンタクトホールの開口不良が発生し易
くなることを表している。
【００５８】
【表１】
【００５９】半導体装置６０のような混載デバイスにつ
いては、製品毎に専用の生産ラインが敷設されることは
希である。換言すると、半導体装置６０のような混載デ
バイスは、生産効率上の観点より、一般に汎用の生産ラ
イン、すなわち、複数の製品を生産するためのラインで
生産される。
いては、製品毎に専用の生産ラインが敷設されることは
希である。換言すると、半導体装置６０のような混載デ
バイスは、生産効率上の観点より、一般に汎用の生産ラ
イン、すなわち、複数の製品を生産するためのラインで
生産される。
【００６０】混載デバイスの中でロジック回路やＤＲＡ
Ｍが占める割合は、製品の仕様等に応じて大きく変化す
る。更に、ロジック回路やＤＲＡＭに含まれる機能パタ
ーンが、個々の配線層の中に占める割合も、製品の仕様
等に応じて大きく変化する。このため、混載デバイスの
機能パターンを転写するためのマスクの開口率は、製品
の仕様に応じて大きく変化する。
Ｍが占める割合は、製品の仕様等に応じて大きく変化す
る。更に、ロジック回路やＤＲＡＭに含まれる機能パタ
ーンが、個々の配線層の中に占める割合も、製品の仕様
等に応じて大きく変化する。このため、混載デバイスの
機能パターンを転写するためのマスクの開口率は、製品
の仕様に応じて大きく変化する。
【００６１】汎用の生産ラインでは、プロセスウィンド
ウが重複しない複数の配線層がエッチングの対象となる
ことがある。この場合、エッチングの条件が常に一定で
あると、一部の配線層についてはエッチングの条件がプ
ロセスウィンドウ外となり、その配線層の機能パターン
に不良が生じ易くなる。このような機能パターンの不良
は、例えば、各配線層について用いられるマスクの開口
率に応じてエッチングの条件を変えることにより防止す
ることができる。しかしながら、上記の手法によると、
エッチング条件の変更が要求される度に条件確認が必要
となり、混載デバイスの生産性が悪化する。
ウが重複しない複数の配線層がエッチングの対象となる
ことがある。この場合、エッチングの条件が常に一定で
あると、一部の配線層についてはエッチングの条件がプ
ロセスウィンドウ外となり、その配線層の機能パターン
に不良が生じ易くなる。このような機能パターンの不良
は、例えば、各配線層について用いられるマスクの開口
率に応じてエッチングの条件を変えることにより防止す
ることができる。しかしながら、上記の手法によると、
エッチング条件の変更が要求される度に条件確認が必要
となり、混載デバイスの生産性が悪化する。
【００６２】混載デバイスの機能パターンを転写するた
めのマスクの開口率は、機能パターンに加えてダミーパ
ターンを設けることにより高めることができる。従っ
て、個々の配線層に適宜ダミーパターンを設けることに
よれば、複数の配線層についてのマスク開口率を合わせ
て、汎用の生産ラインで処理すべき全ての製品に対する
エッチングのプロセスウィンドウを整合させることがで
きる。全ての製品に対するプロセスウィンドウが整合し
ていると、エッチングの条件を常に一定に維持しつつ、
全ての製品の機能パターンを適正にエッチングすること
が可能となる。従って、このような手法によれば、複数
の混載デバイスを単一の汎用ラインで効率的に生産する
ことが可能となる。
めのマスクの開口率は、機能パターンに加えてダミーパ
ターンを設けることにより高めることができる。従っ
て、個々の配線層に適宜ダミーパターンを設けることに
よれば、複数の配線層についてのマスク開口率を合わせ
て、汎用の生産ラインで処理すべき全ての製品に対する
エッチングのプロセスウィンドウを整合させることがで
きる。全ての製品に対するプロセスウィンドウが整合し
ていると、エッチングの条件を常に一定に維持しつつ、
全ての製品の機能パターンを適正にエッチングすること
が可能となる。従って、このような手法によれば、複数
の混載デバイスを単一の汎用ラインで効率的に生産する
ことが可能となる。
【００６３】図７は、本実施形態のパターン設計装置が
上記の手法で配線パターンを設計するために実行するル
ーチンのフローチャートを示す。図７に示すルーチン
は、パターンの形成がエッチングにより行われる配線層
の全てについて、その配線層の機能パターンが設計され
た後に実行される。
上記の手法で配線パターンを設計するために実行するル
ーチンのフローチャートを示す。図７に示すルーチン
は、パターンの形成がエッチングにより行われる配線層
の全てについて、その配線層の機能パターンが設計され
た後に実行される。
【００６４】ステップ１１６では、目標のマスク開口率
が設定される。目標開口率は、同じ汎用ラインで処理さ
れる全ての配線層について共通に用いられる値である。
が設定される。目標開口率は、同じ汎用ラインで処理さ
れる全ての配線層について共通に用いられる値である。
【００６５】ステップ１１８では、処理の対象である配
線層に含まれる空き領域の中から、ダミーパターンを発
生させるべき空き領域が探索される。
線層に含まれる空き領域の中から、ダミーパターンを発
生させるべき空き領域が探索される。
【００６６】ステップ１２０では、空き領域に発生させ
るダミーパターンの大きさや配置が設定される。本ステ
ップでは、処理の対象である配線層に含まれる機能パタ
ーンの大きさおよび配置が、ダミーパターンの大きさや
配置として設定される。より具体的には、例えば、空き
領域がロジック回路の領域に見出されている場合は、Ｄ
ＲＡＭ領域上の機能パターンの大きさや配置がダミーパ
ターンの大きさや配置として設定される。
るダミーパターンの大きさや配置が設定される。本ステ
ップでは、処理の対象である配線層に含まれる機能パタ
ーンの大きさおよび配置が、ダミーパターンの大きさや
配置として設定される。より具体的には、例えば、空き
領域がロジック回路の領域に見出されている場合は、Ｄ
ＲＡＭ領域上の機能パターンの大きさや配置がダミーパ
ターンの大きさや配置として設定される。
【００６７】ダミーパターンの大きさや配置を上記の如
く設定すると、同じ配線層に含まれる全てのパターンの
大きさや配置を統一することができる。また、機能パタ
ーンについては、信頼性などの確認が行われるため、ダ
ミーパターンを上記の如く機能パターンに倣って設計す
ると、間接的にダミーパターンの信頼性などを保証する
ことが可能である。
く設定すると、同じ配線層に含まれる全てのパターンの
大きさや配置を統一することができる。また、機能パタ
ーンについては、信頼性などの確認が行われるため、ダ
ミーパターンを上記の如く機能パターンに倣って設計す
ると、間接的にダミーパターンの信頼性などを保証する
ことが可能である。
【００６８】ステップ１２２では、探索された空きスペ
ースの中に、上記の如く設定されたダミーパターンを発
生させる処理が行われる。上記の処理が終了すると、今
回の処理サイクルが終了される。
ースの中に、上記の如く設定されたダミーパターンを発
生させる処理が行われる。上記の処理が終了すると、今
回の処理サイクルが終了される。
【００６９】上記の処理によれば、配線層の空き領域
に、その層に含まれている機能パターンと同様のダミー
パターンを発生させることができる。機能パターンだけ
ではマスク開口率が低い場合（例えば、表１における８
％以下のような場合）でも、上記の手法でダミーパター
ンを発生させれば、マスク開口率を十分に大きな値とす
ることができる。従って、本実施形態のパターン設計方
法によれば、複数の製品に含まれる全ての配線層のプロ
セスウィンドウを重複させて、混合デバイスの生産性を
高めることができる。
に、その層に含まれている機能パターンと同様のダミー
パターンを発生させることができる。機能パターンだけ
ではマスク開口率が低い場合（例えば、表１における８
％以下のような場合）でも、上記の手法でダミーパター
ンを発生させれば、マスク開口率を十分に大きな値とす
ることができる。従って、本実施形態のパターン設計方
法によれば、複数の製品に含まれる全ての配線層のプロ
セスウィンドウを重複させて、混合デバイスの生産性を
高めることができる。
【００７０】ところで、実施の形態２においては、空き
領域に、ダミーパターンを１種類だけ形成することとし
ているが、本発明はこれに限定されるものではなく、実
施の形態１の手法で、複数種類のダミーパターンを設け
ることとしても良い。複数種類のダミーパターンを設け
ることとすると、配線パターンの充填率を高めることが
でき、マスクの開口率を高めると共に、配線層の平坦性
を向上させることが可能となる。
領域に、ダミーパターンを１種類だけ形成することとし
ているが、本発明はこれに限定されるものではなく、実
施の形態１の手法で、複数種類のダミーパターンを設け
ることとしても良い。複数種類のダミーパターンを設け
ることとすると、配線パターンの充填率を高めることが
でき、マスクの開口率を高めると共に、配線層の平坦性
を向上させることが可能となる。
【００７１】また、上述した実施の形態１および２で
は、混載デバイスにＤＲＡＭとロジック回路とが搭載さ
れることとしているが、本発明はこれに限定されるもの
ではなく、混載デバイスには、ＤＲＡＭに代えて、また
はＤＲＡＭと共に、ＳＲＡＭを搭載してもよい。
は、混載デバイスにＤＲＡＭとロジック回路とが搭載さ
れることとしているが、本発明はこれに限定されるもの
ではなく、混載デバイスには、ＤＲＡＭに代えて、また
はＤＲＡＭと共に、ＳＲＡＭを搭載してもよい。
【００７２】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、多層配線構造に含まれる各層が、
機能パターンと複数種類のダミーパターンとによって、
高い充填率で占有されている。従って、本発明によれ
ば、各層が優れた平坦性を有する半導体装置を実現する
ことができる。
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、多層配線構造に含まれる各層が、
機能パターンと複数種類のダミーパターンとによって、
高い充填率で占有されている。従って、本発明によれ
ば、各層が優れた平坦性を有する半導体装置を実現する
ことができる。
【００７３】請求項２記載の発明によれば、ダミーパタ
ーンと機能パターンとが干渉するのを避けることができ
る。従って、本発明によれば、ダミーパターンの形成に
関わらず、半導体装置を適正に機能させることができ
る。
ーンと機能パターンとが干渉するのを避けることができ
る。従って、本発明によれば、ダミーパターンの形成に
関わらず、半導体装置を適正に機能させることができ
る。
【００７４】請求項３記載の発明によれば、ロジック回
路の領域にメモリ装置の機能パターンと同じパターンの
ダミーパターンを形成することができる。従って、本発
明によれば、ロジック回路の領域とメモリ装置の領域と
を近似するパターンで満たすことができ、ＣＭＰのパタ
ーン依存性を有効に防止することができる。
路の領域にメモリ装置の機能パターンと同じパターンの
ダミーパターンを形成することができる。従って、本発
明によれば、ロジック回路の領域とメモリ装置の領域と
を近似するパターンで満たすことができ、ＣＭＰのパタ
ーン依存性を有効に防止することができる。
【００７５】請求項４または８記載の発明によれば、大
きさの異なる複数種類のダミーパターンを規則正しく空
き領域に配置して、その空き領域の中に、ダミーパター
ンを高い充填率で配置することができる。従って、本発
明によれば、各層の平坦性を確保する上で好適なパター
ンを容易に設計することができる。
きさの異なる複数種類のダミーパターンを規則正しく空
き領域に配置して、その空き領域の中に、ダミーパター
ンを高い充填率で配置することができる。従って、本発
明によれば、各層の平坦性を確保する上で好適なパター
ンを容易に設計することができる。
【００７６】請求項５または９記載の発明によれば、機
能パターンと干渉する部分がダミーパターンから削除さ
れるため、両者の干渉を確実に防止することができる。
従って、本発明によれば、半導体装置の機能を損なうこ
との無いダミーパターンを容易に設計することができ
る。
能パターンと干渉する部分がダミーパターンから削除さ
れるため、両者の干渉を確実に防止することができる。
従って、本発明によれば、半導体装置の機能を損なうこ
との無いダミーパターンを容易に設計することができ
る。
【００７７】請求項６または１０記載の発明によれば、
エッチングの対象とされる全ての層のマスク開口率を目
標のマスク開口率に揃えることができる。従って、本発
明によれば、それら全ての層についてエッチングのプロ
セスウィンドウを揃えることができる。このため、本発
明によれば、汎用の生産ラインで効率良く生産する上で
好適なパターンを容易に設計することができる。
エッチングの対象とされる全ての層のマスク開口率を目
標のマスク開口率に揃えることができる。従って、本発
明によれば、それら全ての層についてエッチングのプロ
セスウィンドウを揃えることができる。このため、本発
明によれば、汎用の生産ラインで効率良く生産する上で
好適なパターンを容易に設計することができる。
【００７８】請求項７または１１記載の発明によれば、
ロジック回路の空き領域に、メモリ回路の機能パターン
と同じパターンのダミーパターンを発生させることがで
きる。従って、本発明によれば、ＣＭＰのパターン依存
性を防止する上で好適なパターンを容易に設計すること
ができる。
ロジック回路の空き領域に、メモリ回路の機能パターン
と同じパターンのダミーパターンを発生させることがで
きる。従って、本発明によれば、ＣＭＰのパターン依存
性を防止する上で好適なパターンを容易に設計すること
ができる。
【図１】 本発明の実施の形態１の半導体装置の断面図
である。
である。
【図２】 本発明の実施の形態１において用いられるパ
ターン設計装置のブロック図である。
ターン設計装置のブロック図である。
【図３】 図２に示すパターン設計装置においてダミー
パターンを設計するために実行されるルーチンのフロー
チャートである。
パターンを設計するために実行されるルーチンのフロー
チャートである。
【図４】 図３に示すルーチンに従って１種類のダミー
パターンが生成された状態での配線パターンを平面視で
表す図である。
パターンが生成された状態での配線パターンを平面視で
表す図である。
【図５】 図３に示すルーチンに従って２種類のダミー
パターンが生成された状態での配線パターンを平面視で
表す図である。
パターンが生成された状態での配線パターンを平面視で
表す図である。
【図６】 図２に示すパターン設計装置においてダミー
パターンの不要部分を削除するために実行されるルーチ
ンのフローチャートである。
パターンの不要部分を削除するために実行されるルーチ
ンのフローチャートである。
【図７】 本発明の実施の形態２において用いられるパ
ターン設計装置においてダミーパターンを設計するため
に実行されるルーチンのフローチャートである。
ターン設計装置においてダミーパターンを設計するため
に実行されるルーチンのフローチャートである。
【図８】 従来の半導体装置の断面図である。
１２ シリコン基板、 １６ ゲート電極、 １
８，２２ サイドウォール、 ２０ トランスファゲ
ート、 ２４ 第１の層間膜、 ２６ コンタクト
プラグ、 ３０ 第２の層間膜、 ３２ ビットラ
イン、 ３４，５６ 金属配線、 ４０ 第３の層
間膜、 ４６ 第４の層間膜、 ５０絶縁膜、
５２ セルプレート、 ５４ 第５の層間膜、 ６
０ 半導体装置、 ６２，９６，９８ ダミーパター
ン、 ７０ パターン設計装置、９２ 機能パター
ン、 ９４，９７ 空き領域。
８，２２ サイドウォール、 ２０ トランスファゲ
ート、 ２４ 第１の層間膜、 ２６ コンタクト
プラグ、 ３０ 第２の層間膜、 ３２ ビットラ
イン、 ３４，５６ 金属配線、 ４０ 第３の層
間膜、 ４６ 第４の層間膜、 ５０絶縁膜、
５２ セルプレート、 ５４ 第５の層間膜、 ６
０ 半導体装置、 ６２，９６，９８ ダミーパター
ン、 ７０ パターン設計装置、９２ 機能パター
ン、 ９４，９７ 空き領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 21/88 Ｋ 27/108 27/04 Ｄ 21/8242 27/10 ６８１Ｆ (72)発明者 添田 真也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B046 AA08 BA06 5F033 HH04 HH09 HH28 HH33 JJ04 JJ09 JJ28 JJ33 KK01 KK28 NN06 NN07 NN37 QQ37 QQ48 RR04 RR15 SS04 VV02 XX01 5F038 CA17 CD10 CD18 DF11 EZ09 5F064 BB09 BB14 EE02 EE36 EE51 HH13 HH14 5F083 AD48 GA30 NA01 PR38 ZA12 ZA28
Claims (11)
- 【請求項１】 多層配線構造を有する半導体装置であっ
て、 半導体装置の機能を実現するうえで必要な機能パターン
と、 半導体装置の所定の層に、前記機能パターンと共に形成
されるダミーパターンとを備え、 前記ダミーパターンは、大きさの異なる複数種類のパタ
ーンを含むことを特徴とする半導体装置。 - 【請求項２】 前記機能パターンは、少なくとも１つの
配線層を貫通する配線部材を備え、 前記ダミーパターンは、前記配線部材と干渉しないよう
に形成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 メモリ装置の構成要素となる機能パター
ンが形成されるメモリ領域と、 ロジック回路の構成要素となる機能パターンが形成され
るロジック回路領域とを備え、 前記ロジック回路領域に形成される前記ダミーパターン
は、そのダミーパターンと同じ層に形成されるメモリ回
路用の機能パターンと同じパターンを含むことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 多層配線構造を有する半導体装置のパタ
ーン設計方法であって、 前記多層配線構造に含まれる各層のパターン設計工程
は、 半導体装置の機能を実現する上で必要な機能パターンを
設計するステップと、 前記機能パターンによって占有されない空き領域の中
に、大きさの異なる複数種類のダミーパターンを設計す
るステップとを含み、 前記ダミーパターンを設計するステップでは、 所定の大きさを有するダミーパターンを空き領域の中に
可能な限り配置するステップと、 その配置の後に、前記所定の大きさをより小さく変更す
るステップと、 が繰り返されることを特徴とする半導体装置のパターン
設計方法。 - 【請求項５】 前記ダミーパターンを設計するステップ
は、 設計されたダミーパターンを貫く機能パターンのデータ
を取得するステップと、 その機能パターンと干渉する可能性のある部分を、前記
ダミーパターンから削除するステップと、 を更に含むことを特徴とする請求項４記載の半導体装置
のパターン設計方法。 - 【請求項６】 多層配線構造を有する半導体装置のパタ
ーン設計方法であって、 前記多層配線構造に含まれる層のうち、その形成にエッ
チングが伴う層のパターン設計工程は、 目標のマスク開口率を設定するステップと、 半導体装置の機能を実現する上で必要な機能パターンを
設計するステップと、 前記機能パターンに対応するマスク開口率と、ダミーパ
ターンに対応するマスク開口率との和が、前記目標のマ
スク開口率となるように、前記機能パターンによって占
有されていない空き領域の中に前記ダミーパターンを設
計するステップと、 を含むことを特徴とする半導体装置のパターン設計方
法。 - 【請求項７】 前記半導体装置は、メモリ装置とロジッ
ク回路とを含む混載デバイスであり、 前記ダミーパターンを設計するステップは、前記ロジッ
ク回路の領域に含まれる空き領域に、前記メモリ装置の
領域に含まれる機能パターンと同じパターンのダミーパ
ターンを発生させるステップを含むことを特徴とする請
求項６記載の半導体装置のパターン設計方法。 - 【請求項８】 多層配線構造を有する半導体装置のパタ
ーンを設計する装置であって、 前記多層配線構造に含まれるパターンを各層毎に設計す
る手段は、 半導体装置の機能を実現する上で必要な機能パターンを
設計する手段と、 前記機能パターンによって占有されない空き領域の中
に、大きさの異なる複数種類のダミーパターンを設計す
る手段とを備え、 前記ダミーパターンを設計する手段は、 所定の大きさを有するダミーパターンを空き領域の中に
可能な限り配置する処理と、その配置の後に、前記所定
の大きさをより小さく変更する処理とを繰り返すことに
より前記ダミーパターンを設計することを特徴とする半
導体装置のパターン設計装置。 - 【請求項９】 前記ダミーパターンを設計する手段は、 設計されたダミーパターンを貫く機能パターンのデータ
を取得する手段と、 その機能パターンと干渉する可能性のある部分を、前記
ダミーパターンから削除する手段と、 を更に備えることを特徴とする請求項８記載の半導体装
置のパターン設計装置。 - 【請求項１０】 多層配線構造を有する半導体装置のパ
ターンを設計する装置であって、 前記多層配線構造に含まれる層のうち、その形成にエッ
チングが伴う層のパターンを設計する手段は、 目標のマスク開口率を設定する手段と、 半導体装置の機能を実現する上で必要な機能パターンを
設計する手段と、 前記機能パターンに対応するマスク開口率と、ダミーパ
ターンに対応するマスク開口率との和が、前記目標のマ
スク開口率となるように、前記機能パターンによって占
有されていない空き領域の中に前記ダミーパターンを設
計する手段と、 を含むことを特徴とする半導体装置のパターン設計装
置。 - 【請求項１１】 前記半導体装置は、メモリ装置とロジ
ック回路とを含む混載デバイスであり、 前記ダミーパターンを設計する手段は、前記ロジック回
路の領域に含まれる空き領域に、前記メモリ装置の領域
に含まれる機能パターンと同じパターンのダミーパター
ンを発生させる手段を備えることを特徴とする請求項１
０記載の半導体装置のパターン設計方法。
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