JP3422225B2 - 貼り合わせ半導体基板及びその製造方法 - Google Patents
貼り合わせ半導体基板及びその製造方法Info
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- JP3422225B2 JP3422225B2 JP18257297A JP18257297A JP3422225B2 JP 3422225 B2 JP3422225 B2 JP 3422225B2 JP 18257297 A JP18257297 A JP 18257297A JP 18257297 A JP18257297 A JP 18257297A JP 3422225 B2 JP3422225 B2 JP 3422225B2
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Description
【０００１】
【発明の属する技術分野】本発明は、第１の半導体基板
と第２の半導体基板の間に誘電体層を介在させて貼り合
わせ接着される貼り合わせ半導体基板及びその製造方法
に関する。
と第２の半導体基板の間に誘電体層を介在させて貼り合
わせ接着される貼り合わせ半導体基板及びその製造方法
に関する。
【０００２】
【従来の技術】従来において、第１の半導体基板と第２
の半導体基板との間に誘電体層となる酸化膜を介在させ
て接着して形成されるＳＯＩ（Silicon on Insulato
r）基板が知られている。
の半導体基板との間に誘電体層となる酸化膜を介在させ
て接着して形成されるＳＯＩ（Silicon on Insulato
r）基板が知られている。
【０００３】この種の貼り合わせ半導体基板の製造方法
は、第１の半導体基板と第２の半導体基板のうち、少な
くとも一方に誘電体層となる酸化膜（Ｓｉ０2）を形成
しておき、前記２枚の半導体基板を密着させ熱処理を施
して、貼り合わせ半導体基板を形成する。
は、第１の半導体基板と第２の半導体基板のうち、少な
くとも一方に誘電体層となる酸化膜（Ｓｉ０2）を形成
しておき、前記２枚の半導体基板を密着させ熱処理を施
して、貼り合わせ半導体基板を形成する。
【０００４】その後、基板の鏡面加工時に発生するダレ
により生じる貼り合わせ半導体基板周辺の未接着部分を
研削及びエッチングにより除去し、デバイス形成層とな
る層を所望の厚みになるように研削した後、仕上げとし
て鏡面研磨を実施して、ＳＯＩ構造を有する貼り合わせ
半導体基板とする。
により生じる貼り合わせ半導体基板周辺の未接着部分を
研削及びエッチングにより除去し、デバイス形成層とな
る層を所望の厚みになるように研削した後、仕上げとし
て鏡面研磨を実施して、ＳＯＩ構造を有する貼り合わせ
半導体基板とする。
【０００５】このような従来の方法による貼り合わせ半
導体基板は、例えば、図３（１）〜（７）に示すような
順序で形成される。
導体基板は、例えば、図３（１）〜（７）に示すような
順序で形成される。
【０００６】すなわち、まず、図３（１）に示した第１
の半導体基板５と第２の半導体基板６は、ラッピング、
エッチング及び表面研磨等の前処理が施されているもの
を用いる。
の半導体基板５と第２の半導体基板６は、ラッピング、
エッチング及び表面研磨等の前処理が施されているもの
を用いる。
【０００７】次に、前記半導体基板５，６を用いて、図
３（２）に示すように、第１の半導体基板５の表面に誘
導体層となる酸化膜５ａを形成する。その後、図３
（３）に示すように、前記半導体基板５，６を室温で密
着し、温度８００℃以上で熱処理することにより接着強
度を増す。
３（２）に示すように、第１の半導体基板５の表面に誘
導体層となる酸化膜５ａを形成する。その後、図３
（３）に示すように、前記半導体基板５，６を室温で密
着し、温度８００℃以上で熱処理することにより接着強
度を増す。
【０００８】図には示していないが、貼り合わせ半導体
基板７には、研磨時にウエーハ周辺にダレが発生してお
り、そのまま双方を接着すると未接着部が生じる。この
状態で第１の半導体基板５を裏面側より薄膜化すると、
洗浄又は研磨する際、前記未接着部分が剥がれて飛散
し、基板表面がダストで汚染されたり、その一部が表面
に付着して加工時に基板表面が傷つけられたりする。
基板７には、研磨時にウエーハ周辺にダレが発生してお
り、そのまま双方を接着すると未接着部が生じる。この
状態で第１の半導体基板５を裏面側より薄膜化すると、
洗浄又は研磨する際、前記未接着部分が剥がれて飛散
し、基板表面がダストで汚染されたり、その一部が表面
に付着して加工時に基板表面が傷つけられたりする。
【０００９】そこで、図３（４）及び図３（５）に示す
ように、貼り合わせ半導体基板７の周辺部位に生じてい
る未接着部分を研削し、エッチングによって除去する。
その後、図３（６）及び図３（７）に示すように第１の
半導体基板５を裏面より研削により薄膜化し、ＳＯＩ層
を所望の厚みになるように研磨を行う。
ように、貼り合わせ半導体基板７の周辺部位に生じてい
る未接着部分を研削し、エッチングによって除去する。
その後、図３（６）及び図３（７）に示すように第１の
半導体基板５を裏面より研削により薄膜化し、ＳＯＩ層
を所望の厚みになるように研磨を行う。
【００１０】このようにして従来の製造方法により半導
体基板５，６の間に酸化膜５ａが介在した貼り合わせ半
導体基板８が製造される。尚、ＳＯＩ構造を有する貼り
合わせ半導体基板の厚みは、作製されるデバイスによっ
て異なるが、一般にはＳＯＩ層が厚０．１〜３０μｍ程
度のものである。
体基板５，６の間に酸化膜５ａが介在した貼り合わせ半
導体基板８が製造される。尚、ＳＯＩ構造を有する貼り
合わせ半導体基板の厚みは、作製されるデバイスによっ
て異なるが、一般にはＳＯＩ層が厚０．１〜３０μｍ程
度のものである。
【００１１】
【発明が解決しようとする課題】従来の方法において
は、貼り合わせ半導体基板の周辺部位に生じる未接着部
分（図３参照、未接着幅ｗ３は３ｍｍ程度である。）を
除去するために、ＳＯＩ構造を有するエリアが狭くとな
るという問題を生じていた。
は、貼り合わせ半導体基板の周辺部位に生じる未接着部
分（図３参照、未接着幅ｗ３は３ｍｍ程度である。）を
除去するために、ＳＯＩ構造を有するエリアが狭くとな
るという問題を生じていた。
【００１２】また、未接着部分を除去するために、研
削、エッチング工程が必要であり、貼り合わせ半導体基
板の製造プロセスを複雑にしていた。
削、エッチング工程が必要であり、貼り合わせ半導体基
板の製造プロセスを複雑にしていた。
【００１３】更に、研削、エッチングすることにより、
エッチピット等の欠陥が貼り合わせ半導体基板に発生し
ていた。
エッチピット等の欠陥が貼り合わせ半導体基板に発生し
ていた。
【００１４】そこで、本発明は前記問題点に鑑みて、第
１及び第２の半導体基板を貼り合わせた後、第１及び第
２の半導体基板間に介在する酸化膜の周辺酸化膜を膨脹
させて未接着部分を減少させ、貼り合わせ半導体基板の
周辺部位の研削、エッチングを行わずに貼り合わせ半導
体基板を製造する貼り合わせ半導体基板の製造方法及び
その貼り合わせ半導体基板を提供することを目的とす
る。
１及び第２の半導体基板を貼り合わせた後、第１及び第
２の半導体基板間に介在する酸化膜の周辺酸化膜を膨脹
させて未接着部分を減少させ、貼り合わせ半導体基板の
周辺部位の研削、エッチングを行わずに貼り合わせ半導
体基板を製造する貼り合わせ半導体基板の製造方法及び
その貼り合わせ半導体基板を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本願第１請求項に記載し
た発明は、第１の半導体基板と第２の半導体基板の間に
誘電体層を介在させて形成されるＳＯＩ基板において、
具体例で用いた符号を付して記すと、前記誘電体層は、
第１の半導体基板と第２の半導体基板のいずれか一方の
表面に形成された酸化膜１ａであり、前記誘電体層とな
る酸化膜を備えた前記一方の半導体基板と、他方の半導
体基板との接合端部における未接着部位には、前記双方
の半導体基板を貼り合わせる際に形成される第１の酸化
膜３ａと、この第１の酸化膜３ａの上に更に第２の酸化
膜３ｂとが形成されて接着し、接着端部における酸化膜
（３ａ，３ｂ）厚が、単に誘電体層を介在させて形成さ
れる貼り合わせ半導体基板のもの（酸化膜３ａ）よりも
増加している構成のＳＯＩ基板である。
た発明は、第１の半導体基板と第２の半導体基板の間に
誘電体層を介在させて形成されるＳＯＩ基板において、
具体例で用いた符号を付して記すと、前記誘電体層は、
第１の半導体基板と第２の半導体基板のいずれか一方の
表面に形成された酸化膜１ａであり、前記誘電体層とな
る酸化膜を備えた前記一方の半導体基板と、他方の半導
体基板との接合端部における未接着部位には、前記双方
の半導体基板を貼り合わせる際に形成される第１の酸化
膜３ａと、この第１の酸化膜３ａの上に更に第２の酸化
膜３ｂとが形成されて接着し、接着端部における酸化膜
（３ａ，３ｂ）厚が、単に誘電体層を介在させて形成さ
れる貼り合わせ半導体基板のもの（酸化膜３ａ）よりも
増加している構成のＳＯＩ基板である。
【００１６】このように、貼り合わせ半導体基板間に介
在する酸化膜が貼り合わせ半導体基板の周辺部位におい
て、基板間に介在する酸化膜よりも厚くなっていると、
貼り合わせ半導体基板の周辺部位に生じる未接着部分の
隙間を埋めることができるため、貼り合わせ半導体基板
の周辺部位を研削、エッチングする必要がなくなり、デ
バイス形成エリアを拡大することが可能となり、また、
研削、エッチングに伴って発生する欠陥を低減した貼り
合わせ半導体基板を提供することができる。
在する酸化膜が貼り合わせ半導体基板の周辺部位におい
て、基板間に介在する酸化膜よりも厚くなっていると、
貼り合わせ半導体基板の周辺部位に生じる未接着部分の
隙間を埋めることができるため、貼り合わせ半導体基板
の周辺部位を研削、エッチングする必要がなくなり、デ
バイス形成エリアを拡大することが可能となり、また、
研削、エッチングに伴って発生する欠陥を低減した貼り
合わせ半導体基板を提供することができる。
【００１７】本願第２請求項に記載した発明は、前記第
１請求項の発明において、前記双方の半導体基板の一方
を薄膜化した際の当該半導体基板の端部と薄膜化しない
方の半導体基板の端部との幅（ｗ１）が、単に誘電体層
を介在させて形成される貼り合わせ半導体基板のもの
（ｗ３）よりも減少している構成のＳＯＩ基板である。
１請求項の発明において、前記双方の半導体基板の一方
を薄膜化した際の当該半導体基板の端部と薄膜化しない
方の半導体基板の端部との幅（ｗ１）が、単に誘電体層
を介在させて形成される貼り合わせ半導体基板のもの
（ｗ３）よりも減少している構成のＳＯＩ基板である。
【００１８】このように、第１及び第２の半導体基板間
に介在する酸化膜に更に、酸化膜が形成されると、貼り
合わせ半導体基板周辺部位に生じる未接着部分が減少す
るため、周辺部位を研削、エッチングする必要がなくな
り、周辺部位の研削、エッチングをせずに貼り合わせ半
導体基板を形成することができる。このため、貼り合わ
せ半導体基板のデバイス形成エリアを拡大することがで
き、また、製造工程も簡易化されるため、製造コストを
低減することが可能となる。
に介在する酸化膜に更に、酸化膜が形成されると、貼り
合わせ半導体基板周辺部位に生じる未接着部分が減少す
るため、周辺部位を研削、エッチングする必要がなくな
り、周辺部位の研削、エッチングをせずに貼り合わせ半
導体基板を形成することができる。このため、貼り合わ
せ半導体基板のデバイス形成エリアを拡大することがで
き、また、製造工程も簡易化されるため、製造コストを
低減することが可能となる。
【００１９】また、周辺部位を研削、エッチングせずに
貼り合わせ半導体基板を製造することができるため、従
来のように周辺部位の研削、エッチングに伴って生じて
いたエッチピット等の欠陥を低減して貼り合わせ半導体
基板を製造することができる。
貼り合わせ半導体基板を製造することができるため、従
来のように周辺部位の研削、エッチングに伴って生じて
いたエッチピット等の欠陥を低減して貼り合わせ半導体
基板を製造することができる。
【００２０】本願第３請求項に記載した発明は、第１の
半導体基板と第２の半導体基板の間に誘電体層を介在さ
せて形成されるＳＯＩ基板の製造方法において、具体例
で用いた符号を付して記すと、第１の半導体基板１と第
２の半導体基板２の間に誘電体層となる酸化膜１ａを介
在させ且つ半導体基板を酸化性雰囲気中で熱処理する貼
り合わせ工程と、前記貼り合わせ工程の際に行われる熱
処理により第１及び第２半導体基板の外周に酸化膜３ａ
が形成される当該酸化膜に加えて、更に熱処理して第１
及び第２半導体基板の外周に酸化膜３ｂを増加させ未接
着部位を接着させる工程と、を備えた構成のＳＯＩ基板
の製造方法である。
半導体基板と第２の半導体基板の間に誘電体層を介在さ
せて形成されるＳＯＩ基板の製造方法において、具体例
で用いた符号を付して記すと、第１の半導体基板１と第
２の半導体基板２の間に誘電体層となる酸化膜１ａを介
在させ且つ半導体基板を酸化性雰囲気中で熱処理する貼
り合わせ工程と、前記貼り合わせ工程の際に行われる熱
処理により第１及び第２半導体基板の外周に酸化膜３ａ
が形成される当該酸化膜に加えて、更に熱処理して第１
及び第２半導体基板の外周に酸化膜３ｂを増加させ未接
着部位を接着させる工程と、を備えた構成のＳＯＩ基板
の製造方法である。
【００２１】このように、第１及び第２の半導体基板を
貼り合わせた後に、更に酸化性雰囲気中で熱処理を施す
と、貼り合わせ半導体基板の間に介在する酸化膜がその
周辺部位において、更に酸化膜が増膜される。貼り合わ
せ半導体基板の周辺部位に酸化膜が増膜されると、第１
及び第２の半導体基板の未接着部分が前記酸化膜の膨張
で埋められて未接着部分が減少するため、従来のように
貼り合わせ半導体基板の周辺部位を研削、エッチングす
る必要がなくなり、デバイス形成エリアを拡大した製品
を製造することが可能となる。また、従来において周辺
部位を研削、エッチングする際に発生していたエッチピ
ット等の欠陥を低減させることができ、良品率を向上さ
せることができるとともに、製造工程も簡易となるた
め、製造コストを低減することが可能となる。また、第
１及び第２の半導体基板間に介在する酸化膜に更に酸化
膜が形成されると、貼り合わせ半導体基板周辺部位に生
じる未接着部分が減少するため、請求項４に記載した発
明のように、周辺部位をエッチングする必要がなくな
る。このため、貼り合わせ半導体基板のデバイス形成エ
リアを拡大することができ、製造工程が簡易化されるた
め、製造コストを低減することが可能となり、従来周辺
部位に生じていたエッチピット等の欠陥を低減して、Ｓ
ＯＩ基板を製造することができる。
貼り合わせた後に、更に酸化性雰囲気中で熱処理を施す
と、貼り合わせ半導体基板の間に介在する酸化膜がその
周辺部位において、更に酸化膜が増膜される。貼り合わ
せ半導体基板の周辺部位に酸化膜が増膜されると、第１
及び第２の半導体基板の未接着部分が前記酸化膜の膨張
で埋められて未接着部分が減少するため、従来のように
貼り合わせ半導体基板の周辺部位を研削、エッチングす
る必要がなくなり、デバイス形成エリアを拡大した製品
を製造することが可能となる。また、従来において周辺
部位を研削、エッチングする際に発生していたエッチピ
ット等の欠陥を低減させることができ、良品率を向上さ
せることができるとともに、製造工程も簡易となるた
め、製造コストを低減することが可能となる。また、第
１及び第２の半導体基板間に介在する酸化膜に更に酸化
膜が形成されると、貼り合わせ半導体基板周辺部位に生
じる未接着部分が減少するため、請求項４に記載した発
明のように、周辺部位をエッチングする必要がなくな
る。このため、貼り合わせ半導体基板のデバイス形成エ
リアを拡大することができ、製造工程が簡易化されるた
め、製造コストを低減することが可能となり、従来周辺
部位に生じていたエッチピット等の欠陥を低減して、Ｓ
ＯＩ基板を製造することができる。
【００２２】
【発明の実施の形態】以下、本発明を詳細に説明する。
【００２３】図１は本発明に係る貼り合わせ半導体基板
の製造方法を示す工程図である。
の製造方法を示す工程図である。
【００２４】本発明に係る貼り合わせ半導体基板の製造
方法について、図１の製造方法を示す工程図に基づいて
説明する。
方法について、図１の製造方法を示す工程図に基づいて
説明する。
【００２５】図１（１）は活性層側の基板となる第１の
半導体基板１と支持側の基板となる第２の半導体基板２
を示す。図１（２）に示すように、第１の半導体基板１
に熱処理等により誘電体層となる酸化膜１ａを形成し、
図１（３）に示すように、前記酸化膜１ａを間に介在さ
せて第１の半導体基板１と第２の半導体基板２を貼り合
わせる。そして、半導体基板１，２に酸化性雰囲気下、
８００℃以上で熱処理を施し、接着強度を強めて貼り合
わせ半導体基板３を形成する。ここで、貼り合わせ半導
体基板３の全表面には薄い酸化膜３ａが形成される。
半導体基板１と支持側の基板となる第２の半導体基板２
を示す。図１（２）に示すように、第１の半導体基板１
に熱処理等により誘電体層となる酸化膜１ａを形成し、
図１（３）に示すように、前記酸化膜１ａを間に介在さ
せて第１の半導体基板１と第２の半導体基板２を貼り合
わせる。そして、半導体基板１，２に酸化性雰囲気下、
８００℃以上で熱処理を施し、接着強度を強めて貼り合
わせ半導体基板３を形成する。ここで、貼り合わせ半導
体基板３の全表面には薄い酸化膜３ａが形成される。
【００２６】そして、前記貼り合わせ半導体基板３を、
更に、酸化性雰囲気下、１，０００℃以上で熱処理酸化
する。
更に、酸化性雰囲気下、１，０００℃以上で熱処理酸化
する。
【００２７】図２に示すように、ここで、熱処理酸化を
行うと、貼り合わせ半導体基板３の周辺部位に更に酸化
膜３ｂが形成されて、貼り合わせ半導体基板の周辺部位
に生じていた未接着部分を減少することができる。
行うと、貼り合わせ半導体基板３の周辺部位に更に酸化
膜３ｂが形成されて、貼り合わせ半導体基板の周辺部位
に生じていた未接着部分を減少することができる。
【００２８】そして、図１（５）及び図１（６）に示す
ように、第１の半導体基板１を裏面から研削、研磨で薄
膜化して貼り合わせ半導体基板４を形成する。
ように、第１の半導体基板１を裏面から研削、研磨で薄
膜化して貼り合わせ半導体基板４を形成する。
【００２９】この場合に形成される酸化膜３ｂは、支持
側の外周部からの未接着幅ｗ１が２ｍｍ以下となるよう
に形成する。尚、図中、ｗ２は、酸化膜３ｂによって接
着している幅である。
側の外周部からの未接着幅ｗ１が２ｍｍ以下となるよう
に形成する。尚、図中、ｗ２は、酸化膜３ｂによって接
着している幅である。
【００３０】このように、第１及び第２半導体基板間に
介在する酸化膜を増膜させて更に酸化膜３ｂを形成する
と、貼り合わせ半導体基板３の周辺部位に生じていた未
接着部分が減少するため、従来のように貼り合わせ半導
体基板の周辺部位を研削、エッチングする必要がなくな
り、デバイス形成エリアが拡大された製品を製造するこ
とができる。また、貼り合わせ半導体基板の周辺を研
削、エッチングする必要がないため、研削、エッチング
を行った際に形成された傷口が、エッチピットとなる等
の欠陥を低減することができ、良品率を向上させること
ができる。また、研削、エッチングする必要がないので
製造工程を簡易化することができ、製造コストを低減す
ることが可能となる。本例においては、第１の半導体基
板１に酸化膜を形成したが、第２の半導体基板２に酸化
膜を形成しても、また両半導体基板に酸化膜を形成して
も良い。
介在する酸化膜を増膜させて更に酸化膜３ｂを形成する
と、貼り合わせ半導体基板３の周辺部位に生じていた未
接着部分が減少するため、従来のように貼り合わせ半導
体基板の周辺部位を研削、エッチングする必要がなくな
り、デバイス形成エリアが拡大された製品を製造するこ
とができる。また、貼り合わせ半導体基板の周辺を研
削、エッチングする必要がないため、研削、エッチング
を行った際に形成された傷口が、エッチピットとなる等
の欠陥を低減することができ、良品率を向上させること
ができる。また、研削、エッチングする必要がないので
製造工程を簡易化することができ、製造コストを低減す
ることが可能となる。本例においては、第１の半導体基
板１に酸化膜を形成したが、第２の半導体基板２に酸化
膜を形成しても、また両半導体基板に酸化膜を形成して
も良い。
【００３１】貼り合わせ後の熱処理条件は、貼り合わせ
半導体基板の周辺に生じているだれの量によって決めら
れる。
半導体基板の周辺に生じているだれの量によって決めら
れる。
【００３２】また、酸化性雰囲気は、ドライ、ウエット
のどちらでもよく、酸化膜成長を速めるためには、加圧
酸化としてもよい。
のどちらでもよく、酸化膜成長を速めるためには、加圧
酸化としてもよい。
【００３３】この場合に裏面も酸化されることになる
が、酸化によって形成される酸化膜は、除去しても、除
去しなくてもどちらでもよい。この場合、半導体基板の
裏面に形成された酸化膜を取り除かずに残しておくと、
貼り合わせ半導体基板の反りを防止することができる。
が、酸化によって形成される酸化膜は、除去しても、除
去しなくてもどちらでもよい。この場合、半導体基板の
裏面に形成された酸化膜を取り除かずに残しておくと、
貼り合わせ半導体基板の反りを防止することができる。
【００３４】
【発明の効果】以上説明したように、第１及び第２の半
導体基板を貼り合わせた後に、更に酸化性雰囲気中で熱
処理を施すと、貼り合わせ半導体基板の間に介在する酸
化膜がその周辺部位において、更に酸化膜が増膜され
る。半導体基板の周辺部位に酸化膜が膨張すると、第１
及び第２の半導体基板の未接着部分が前記酸化膜の増膜
で埋められて未接着部分がなくなるため、従来のように
貼り合わせ半導体基板の周辺部位の研削、エッチングす
る必要がなくなり、デバイス形成エリアを拡大した製品
を製造することが可能となる。また、周辺部位を研削、
エッチングする必要がなくなるため、研削、エッチング
を行った際に形成された傷口が、エッチピットとなる等
の欠陥の発生を低減することができる。また、製造工程
も簡易となるため、製造コストを低減することが可能と
なる。
導体基板を貼り合わせた後に、更に酸化性雰囲気中で熱
処理を施すと、貼り合わせ半導体基板の間に介在する酸
化膜がその周辺部位において、更に酸化膜が増膜され
る。半導体基板の周辺部位に酸化膜が膨張すると、第１
及び第２の半導体基板の未接着部分が前記酸化膜の増膜
で埋められて未接着部分がなくなるため、従来のように
貼り合わせ半導体基板の周辺部位の研削、エッチングす
る必要がなくなり、デバイス形成エリアを拡大した製品
を製造することが可能となる。また、周辺部位を研削、
エッチングする必要がなくなるため、研削、エッチング
を行った際に形成された傷口が、エッチピットとなる等
の欠陥の発生を低減することができる。また、製造工程
も簡易となるため、製造コストを低減することが可能と
なる。
【図１】本発明に係る貼り合わせ半導体基板の製造方法
示す工程図である。
示す工程図である。
【図２】図１の貼り合わせ半導体基板の基板周辺部位を
示す一部拡大図である。
示す一部拡大図である。
【図３】従来例に係り、貼り合わせ半導体基板の製造方
法を示す工程図である。
法を示す工程図である。
１ 第１の半導体基板
１ａ 酸化膜
２ 第２の半導体基板
３ 貼り合わせ半導体基板
３ａ 増加酸化膜
３ｂ 増加酸化膜
４ 貼り合わせ半導体基板
５ 第１の半導体基板
５ａ 酸化膜
６ 第２の半導体基板
７ 貼り合わせ半導体基板
８ 貼り合わせ半導体基板
ｗ１ 幅
ｗ２ 幅
ｗ３ 幅
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−17984（ＪＰ，Ａ)
特開 平３−250615（ＪＰ，Ａ)
特開 平３−250617（ＪＰ，Ａ)
特開 平11−26337（ＪＰ，Ａ)
特開 平10−242091（ＪＰ，Ａ)
特開 平10−223497（ＪＰ，Ａ)
特開 平９−246506（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/02
H01L 27/12
Claims (4)
- 【請求項１】 第１の半導体基板と第２の半導体基板の
間に誘電体層を介在させて形成されるＳＯＩ基板におい
て、前記誘電体層は、第１の半導体基板と第２の半導体基板
のいずれか一方の表面に形成された酸化膜であり、 前記誘電体層となる酸化膜を備えた前記一方の半導体基
板と、他方の半導体基板との接合端部における未接着部
位には、前記双方の半導体基板を貼り合わせる際に形成
される第１の酸化膜と、この第１の酸化膜の上に更に第
２の酸化膜とが形成されて接着し、接着端部における酸
化膜厚が、単に誘電体層を介在させて形成される貼り合
わせ半導体基板のものよりも 増加していることを特徴と
するＳＯＩ基板。 - 【請求項２】 前記双方の半導体基板の一方を薄膜化し
た際の当該半導体基板の端部と薄膜化しない方の半導体
基板の端部との幅（ｗ１）が、単に誘電体層を介在させ
て形成される貼り合わせ半導体基板のもの（ｗ３）より
も減少していることを特徴とする請求項１記載のＳＯＩ
基板。 - 【請求項３】 第１の半導体基板と第２の半導体基板の
間に誘電体層を介在させて形成されるＳＯＩ基板の製造
方法において、 第１の半導体基板と第２の半導体基板の間に誘電体層と
なる酸化膜を介在させ且つ半導体基板を酸化性雰囲気中
で熱処理する貼り合わせ工程と、前記貼り合わせ工程の際に行われる熱処理により第１及
び第２半導体基板の外周に酸化膜が形成される当該酸化
膜に加えて、更に熱処理して第１及び第２半導体基板の
外周に酸化膜を増加させ未接着部位を接着させる工程
と、 を備えたことを特徴とするＳＯＩ基板の製造方法。 - 【請求項４】 前記第１及び第２半導体基板の外周に酸
化膜を増加する工程の後に、前記第１及び第２半導体基
板の一方を裏面から研削及び研磨のみ施し前記未接着部
の除去をエッチングを行わないでする薄膜化工程を備え
たことを特徴とする請求項３記載のＳＯＩ基板の製造方
法。
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