JP3553196B2 - Ｓｏｉ基板の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、活性基板となる半導体ウェハと支持基板となる半導体ウェハを貼り合わせて得られるＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年、集積回路の開発技術が向上するにともない、デバイス工程からのＳＯＩ基板製造における品質向上の要求は厳しくなる一方である。特に、集積回路の作動速度の高速化を図るために、活性層を可能な限り薄膜化させる必要がある。
従来、活性基板となる半導体ウェハと支持基板となる半導体ウェハを貼り合わせて得られるＳＯＩ基板は次の工程により製造されている。
（１）支持基板となる半導体ウェハの表面に酸化膜を発生させ、その上面に活性基板となる半導体ウェハを貼り合わせ、さらにこの活性基板の表面にも酸化膜を発生させて貼合ウェハを得る。
（２）次に、この貼り合せウェハの周縁部の未接着部分を研削またはエッチングにより除去する。
（３）活性基板の表面を平面研削し、その厚みを減らす。
（４）支持基板の裏面を貼付ブロックに貼り付けて活性基板の表面を研磨し、活性基板をさらに薄くする。
ところが、この研磨によって薄くされた活性基板はその厚さが２〜３μｍ程度であり、高速集積回路の製造に使用されるＳＯＩ基板においては、活性基板の厚さを０．１μｍ程度まで薄膜化させることが要求される。この薄膜化にはＰＡＣＥ加工を使用している。すなわち、上記した方法により研磨された活性基板の表面をこのＰＡＣＥ加工により均一に薄膜化するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、このように活性基板を貼り付け研磨した後にＰＡＣＥ加工する方法では、研磨のために支持基板の裏面を貼付ブロックに貼り付けるため、貼付ブロックの貼付面と支持基板の裏面の間に異物や凹みがあると、研磨後の活性基板の表面に微小な凹凸が発生する。
例えば、貼付ブロック４の貼付面に異物５があった場合〔図２（ａ）〕、この貼付面に支持基板１ａを貼り付けると、支持基板１ａの裏面に異物５による凹み５ａが発生し、この凹み５ａはさらに支持基板１ａの上面を介して酸化膜３ａと活性基板２ａにもおよび、このままの状態で活性基板２ａの上面を研磨されることとなり、活性基板２ａに極薄部分５ｂが発生する〔図２（ｂ）〕。研磨終了後に、貼付ブロック４から剥がし、ワックス４ａを除去すると、支持基板１ａは元の状態に戻り、これにより活性基板２ａの極薄部分５ｂは凹んだ状態で残存することとなる〔図２（ｃ）〕。
また、支持基板１ｂの裏面に凹み６があった場合〔図３（ａ）〕、この支持基板１ｂを貼付ブロック４に貼り付けて研磨すると、酸化膜３ｂと活性基板２ｂの凹み６に対応する部分がこの研磨圧により窪んだまま研磨され、この部分が極厚部分６ａとなる〔図３（ｂ）〕。研磨終了後に、貼付ブロック４から剥がしてワックス４ａを除去すると、支持基板１ｂは元の状態に戻り、これにより極厚部分６ａは活性基板２ｂの表面に突出した状態で残存することとなる〔図３（ｃ）〕。
ところが、上記したような微小な凹凸が活性基板の表面に局在した場合は、ＰＡＣＥ加工を行っても平坦化することができず、均一な厚さの活性基板を得ることができないという問題がある。
本発明は、上記問題に鑑みなされたもので、均一に薄膜化された活性基板を有するＳＯＩ基板の製造方法を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】
このため本発明では、ＳＯＩ基板の製造方法を、支持基板となる半導体ウェハの両面を両面研磨装置により同時に研磨し、両面研磨された支持基板の上面に活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着部分を取り除き、未接着部分を除去された貼合ウェハの活性基板の表面を平面研削して厚みを減じ、平面研削された活性基板の表面をスピンエッチングによりエッチングし、スピンエッチングされた活性基板をＰＡＣＥ加工により薄膜化するようにしたものである
また、ＳＯＩ基板の製造方法を、支持基板となる半導体ウェハの両面を両面研磨装置により同時に研磨し、両面研磨された支持基板の上面に活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着部分を取り除き、未接着部分を除去された貼合ウェハの活性基板の表面を平面研削して厚みを減じ、平面研削された貼合ウェハを一枚ずつトップリングにより保持して活性基板を枚葉研磨し、枚葉研磨された活性基板をＰＡＣＥ加工により薄膜化するようにしたものである。
【０００５】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係るＳＯＩ基板の製造方法の各工程における側面断面図、図２及び図３は従来技術の製造方法により製造されたＳＯＩ基板の側面断面図である。
【０００６】
本実施例のＳＯＩ基板は次の方法に製造される。
（１）支持基板１となる半導体ウェハの両面を両面研磨装置により同時に研磨し、表裏面ともに平坦な半導体ウェハを得る〔図１（ａ）〕。この両面研磨された支持基板１の裏面には、最終工程である活性基板の薄膜化において悪影響を与える凹みなどの欠陥はない。
（２）両面研磨された支持基板１の表面に酸化膜３を発生させ、その上面に活性基板２となる半導体ウェハを貼り合わせ、さらに活性基板２にも酸化膜３を発生させ貼り合せウェハを得る〔図１（ｂ）〕。
（３）貼合ウェハの周縁部の未接着部分を取り除き、活性基板２と支持基板１の間の酸化膜３以外の酸化膜を除去し、さらに活性基板２の上面を平面研削してその厚みを減ずる〔図１（ｃ）〕。
（４）平面研削された活性基板２の表面をスピンエッチングによりエッチングし、活性基板２をさらに薄くする〔図１（ｄ）〕。このスピンエッチングでの取り代は約１０．０〜２０．０μｍ程度で、その厚さムラは取り代に対して±５．０％以内であり、次の工程のＰＡＣＥ加工により除去できる厚さである。また従来技術の研磨レートが０．８μｍ／分であったのに対し、スピンエッチングによるエッチングレートは３０μｍ／分と非常に速く、作業効率が著しく向上する。
（５）スピンエッチングされた活性基板１の表面をＰＡＣＥ加工により薄膜化する〔図１（ｅ）〕。スピンエッチングで発生した厚さムラは従来技術の貼り付け研磨で発生していた小さい凹凸と違って滑らかであることから、ＰＡＣＥ加工の分解能で十分処理できるので、活性基板１を均一に薄膜化することができる。また、このＰＡＣＥ加工で薄膜化された活性基板１における厚さムラは±１０．０ｎｍ程度である。
【０００７】
尚、上記実施例では、平面研削された活性基板２をスピンエッチングにより薄く加工していたが、これに限定されるものではなく、スピンエッチングに替わり平面研削された貼合ウェハを一枚ずつトップリングにより保持して、枚葉研磨されるものでもよい。この方法においても両面研磨された半導体ウェハが支持基板として使用されるため、枚葉研磨でその裏面の不具合による活性基板への悪影響を与えることがない。
【０００８】
【発明の効果】
本発明では以上のように構成したので、ＰＡＣＥ加工の前工程において発生する厚さムラを防止することができ、均一な薄膜化された活性基板を有するＳＯＩ基板を得られるという優れた効果がある。
また、両面研磨された半導体ウェハを支持基板として使用するため、その裏面には凹みなどの不具合は存在せず、活性基板の薄膜化において悪影響を与えることがないという優れた効果がある。
さらに、従来技術の貼り付け研磨に比較し、スピンエッチングはレートが速いため、生産効率が良いという優れた効果がある。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ基板の製造方法の各工程における側面断面図ある。
【図２】従来技術に製造方法により製造されたＳＯＩ基板の側面断面図である。
【図３】従来技術に製造方法により製造されたＳＯＩ基板の側面断面図である。
【符号の説明】
１ 支持基板
１ａ 支持基板
１ｂ 支持基板
２ 活性基板
２ａ 活性基板
２ｂ 活性基板
３ 酸化膜
３ａ 酸化膜
３ｂ 酸化膜
４ 貼付ブロック
４ａ ワックス
５ 異物
５ａ 凹み
５ｂ 極薄部分
６ 凹み
６ａ 極厚部分
【産業上の利用分野】
本発明は、活性基板となる半導体ウェハと支持基板となる半導体ウェハを貼り合わせて得られるＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年、集積回路の開発技術が向上するにともない、デバイス工程からのＳＯＩ基板製造における品質向上の要求は厳しくなる一方である。特に、集積回路の作動速度の高速化を図るために、活性層を可能な限り薄膜化させる必要がある。
従来、活性基板となる半導体ウェハと支持基板となる半導体ウェハを貼り合わせて得られるＳＯＩ基板は次の工程により製造されている。
（１）支持基板となる半導体ウェハの表面に酸化膜を発生させ、その上面に活性基板となる半導体ウェハを貼り合わせ、さらにこの活性基板の表面にも酸化膜を発生させて貼合ウェハを得る。
（２）次に、この貼り合せウェハの周縁部の未接着部分を研削またはエッチングにより除去する。
（３）活性基板の表面を平面研削し、その厚みを減らす。
（４）支持基板の裏面を貼付ブロックに貼り付けて活性基板の表面を研磨し、活性基板をさらに薄くする。
ところが、この研磨によって薄くされた活性基板はその厚さが２〜３μｍ程度であり、高速集積回路の製造に使用されるＳＯＩ基板においては、活性基板の厚さを０．１μｍ程度まで薄膜化させることが要求される。この薄膜化にはＰＡＣＥ加工を使用している。すなわち、上記した方法により研磨された活性基板の表面をこのＰＡＣＥ加工により均一に薄膜化するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、このように活性基板を貼り付け研磨した後にＰＡＣＥ加工する方法では、研磨のために支持基板の裏面を貼付ブロックに貼り付けるため、貼付ブロックの貼付面と支持基板の裏面の間に異物や凹みがあると、研磨後の活性基板の表面に微小な凹凸が発生する。
例えば、貼付ブロック４の貼付面に異物５があった場合〔図２（ａ）〕、この貼付面に支持基板１ａを貼り付けると、支持基板１ａの裏面に異物５による凹み５ａが発生し、この凹み５ａはさらに支持基板１ａの上面を介して酸化膜３ａと活性基板２ａにもおよび、このままの状態で活性基板２ａの上面を研磨されることとなり、活性基板２ａに極薄部分５ｂが発生する〔図２（ｂ）〕。研磨終了後に、貼付ブロック４から剥がし、ワックス４ａを除去すると、支持基板１ａは元の状態に戻り、これにより活性基板２ａの極薄部分５ｂは凹んだ状態で残存することとなる〔図２（ｃ）〕。
また、支持基板１ｂの裏面に凹み６があった場合〔図３（ａ）〕、この支持基板１ｂを貼付ブロック４に貼り付けて研磨すると、酸化膜３ｂと活性基板２ｂの凹み６に対応する部分がこの研磨圧により窪んだまま研磨され、この部分が極厚部分６ａとなる〔図３（ｂ）〕。研磨終了後に、貼付ブロック４から剥がしてワックス４ａを除去すると、支持基板１ｂは元の状態に戻り、これにより極厚部分６ａは活性基板２ｂの表面に突出した状態で残存することとなる〔図３（ｃ）〕。
ところが、上記したような微小な凹凸が活性基板の表面に局在した場合は、ＰＡＣＥ加工を行っても平坦化することができず、均一な厚さの活性基板を得ることができないという問題がある。
本発明は、上記問題に鑑みなされたもので、均一に薄膜化された活性基板を有するＳＯＩ基板の製造方法を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】
このため本発明では、ＳＯＩ基板の製造方法を、支持基板となる半導体ウェハの両面を両面研磨装置により同時に研磨し、両面研磨された支持基板の上面に活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着部分を取り除き、未接着部分を除去された貼合ウェハの活性基板の表面を平面研削して厚みを減じ、平面研削された活性基板の表面をスピンエッチングによりエッチングし、スピンエッチングされた活性基板をＰＡＣＥ加工により薄膜化するようにしたものである
また、ＳＯＩ基板の製造方法を、支持基板となる半導体ウェハの両面を両面研磨装置により同時に研磨し、両面研磨された支持基板の上面に活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着部分を取り除き、未接着部分を除去された貼合ウェハの活性基板の表面を平面研削して厚みを減じ、平面研削された貼合ウェハを一枚ずつトップリングにより保持して活性基板を枚葉研磨し、枚葉研磨された活性基板をＰＡＣＥ加工により薄膜化するようにしたものである。
【０００５】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係るＳＯＩ基板の製造方法の各工程における側面断面図、図２及び図３は従来技術の製造方法により製造されたＳＯＩ基板の側面断面図である。
【０００６】
本実施例のＳＯＩ基板は次の方法に製造される。
（１）支持基板１となる半導体ウェハの両面を両面研磨装置により同時に研磨し、表裏面ともに平坦な半導体ウェハを得る〔図１（ａ）〕。この両面研磨された支持基板１の裏面には、最終工程である活性基板の薄膜化において悪影響を与える凹みなどの欠陥はない。
（２）両面研磨された支持基板１の表面に酸化膜３を発生させ、その上面に活性基板２となる半導体ウェハを貼り合わせ、さらに活性基板２にも酸化膜３を発生させ貼り合せウェハを得る〔図１（ｂ）〕。
（３）貼合ウェハの周縁部の未接着部分を取り除き、活性基板２と支持基板１の間の酸化膜３以外の酸化膜を除去し、さらに活性基板２の上面を平面研削してその厚みを減ずる〔図１（ｃ）〕。
（４）平面研削された活性基板２の表面をスピンエッチングによりエッチングし、活性基板２をさらに薄くする〔図１（ｄ）〕。このスピンエッチングでの取り代は約１０．０〜２０．０μｍ程度で、その厚さムラは取り代に対して±５．０％以内であり、次の工程のＰＡＣＥ加工により除去できる厚さである。また従来技術の研磨レートが０．８μｍ／分であったのに対し、スピンエッチングによるエッチングレートは３０μｍ／分と非常に速く、作業効率が著しく向上する。
（５）スピンエッチングされた活性基板１の表面をＰＡＣＥ加工により薄膜化する〔図１（ｅ）〕。スピンエッチングで発生した厚さムラは従来技術の貼り付け研磨で発生していた小さい凹凸と違って滑らかであることから、ＰＡＣＥ加工の分解能で十分処理できるので、活性基板１を均一に薄膜化することができる。また、このＰＡＣＥ加工で薄膜化された活性基板１における厚さムラは±１０．０ｎｍ程度である。
【０００７】
尚、上記実施例では、平面研削された活性基板２をスピンエッチングにより薄く加工していたが、これに限定されるものではなく、スピンエッチングに替わり平面研削された貼合ウェハを一枚ずつトップリングにより保持して、枚葉研磨されるものでもよい。この方法においても両面研磨された半導体ウェハが支持基板として使用されるため、枚葉研磨でその裏面の不具合による活性基板への悪影響を与えることがない。
【０００８】
【発明の効果】
本発明では以上のように構成したので、ＰＡＣＥ加工の前工程において発生する厚さムラを防止することができ、均一な薄膜化された活性基板を有するＳＯＩ基板を得られるという優れた効果がある。
また、両面研磨された半導体ウェハを支持基板として使用するため、その裏面には凹みなどの不具合は存在せず、活性基板の薄膜化において悪影響を与えることがないという優れた効果がある。
さらに、従来技術の貼り付け研磨に比較し、スピンエッチングはレートが速いため、生産効率が良いという優れた効果がある。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ基板の製造方法の各工程における側面断面図ある。
【図２】従来技術に製造方法により製造されたＳＯＩ基板の側面断面図である。
【図３】従来技術に製造方法により製造されたＳＯＩ基板の側面断面図である。
【符号の説明】
１ 支持基板
１ａ 支持基板
１ｂ 支持基板
２ 活性基板
２ａ 活性基板
２ｂ 活性基板
３ 酸化膜
３ａ 酸化膜
３ｂ 酸化膜
４ 貼付ブロック
４ａ ワックス
５ 異物
５ａ 凹み
５ｂ 極薄部分
６ 凹み
６ａ 極厚部分
Claims (2)
- 次の工程からなることを特微とするＳＯＩ基板の製造方法。
（１）支持基板となる半導体ウェハの両面を、両面研磨装置により同時に研磨する両面研磨工程。
（２）両面研磨された支持基板の上面に、活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得る貼り合わせ工程。
（３）貼合ウェハの周縁部の未接着部分を取り除く未接着部除去工程。
（４）未接着部分を除去された貼合ウェハの活性基板の表面を、平面研削して厚みを減ずる平面研削工程。
（５）平面研削された活性基板の表面を、スピンエッチングによりエッチングするスピンエッチング工程。
（６）スピンエッチングされた活性基板を、ＰＡＣＥ加工により薄膜化するＰＡＣＥ加工工程。 - 次の工程からなることを特徴とするＳＯＩ基板の製造方法。
（１）支持基板となる半導体ウェハの両面を、両面研磨装置により同時に研磨する両面研磨工程。
（２）両面研磨された支持基板の上面に、活性基板となる半導体ウェハを貼り合わせて貼合ウェハを得る貼り合わせ工程。
（３）貼合ウェハの周縁部の未接着部分を取り除く未接着部除去工程。
（４）未接着部分を除去された貼合ウェハの活性基板の表面を、平面研削して厚みを減ずる平面研削工程。
（５）平面研削された貼合ウェハを一枚ずつトップリングにより保持して、活性基板を研磨する枚葉研磨工程。
（６）枚葉研磨された活性基板を、ＰＡＣＥ加工により薄膜化するＰＡＣＥ加工工程。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990895A JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
| TW85103834A TW300318B (ja) | 1995-03-29 | 1996-04-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990895A JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274286A JPH08274286A (ja) | 1996-10-18 |
| JP3553196B2 true JP3553196B2 (ja) | 2004-08-11 |
Family
ID=14522207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10990895A Expired - Lifetime JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3553196B2 (ja) |
| TW (1) | TW300318B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964321A (ja) * | 1995-08-24 | 1997-03-07 | Komatsu Electron Metals Co Ltd | Ｓｏｉ基板の製造方法 |
| US6090688A (en) * | 1996-11-15 | 2000-07-18 | Komatsu Electronic Metals Co., Ltd. | Method for fabricating an SOI substrate |
| JP3672436B2 (ja) | 1998-05-19 | 2005-07-20 | シャープ株式会社 | 太陽電池セルの製造方法 |
| JP3944087B2 (ja) | 2003-01-21 | 2007-07-11 | 株式会社東芝 | 素子形成用基板の製造方法 |
| WO2010059556A1 (en) | 2008-11-19 | 2010-05-27 | Memc Electronic Materials, Inc. | Method and system for stripping the edge of a semiconductor wafer |
| US8035962B2 (en) | 2010-03-03 | 2011-10-11 | Antec, Inc. | Computer hot-plug structure |
| JP7187115B2 (ja) * | 2018-12-04 | 2022-12-12 | 株式会社ディスコ | ウェーハの加工方法 |
-
1995
- 1995-03-29 JP JP10990895A patent/JP3553196B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-02 TW TW85103834A patent/TW300318B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW300318B (ja) | 1997-03-11 |
| JPH08274286A (ja) | 1996-10-18 |
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