JPS6325977A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6325977A JPS6325977A JP61167996A JP16799686A JPS6325977A JP S6325977 A JPS6325977 A JP S6325977A JP 61167996 A JP61167996 A JP 61167996A JP 16799686 A JP16799686 A JP 16799686A JP S6325977 A JPS6325977 A JP S6325977A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、高耐圧のＭ Ｉ Ｓ ＦＥＴを有する半導体集積回路
装置に適用して有効な技術に関するものである。
、高耐圧のＭ Ｉ Ｓ ＦＥＴを有する半導体集積回路
装置に適用して有効な技術に関するものである。
例えばエレクトロルミネッセンス（ＥＬ）ｙ”イスプレ
イは、駆動電圧として例えば３５〜４０Ｖ程度の高電圧
が必要であるため、駆動用マイクロコンピュータＬＳＩ
の出力Ｍ Ｉ Ｓ ＦＥＴの耐圧を例えば５０Ｖ以上に
高耐圧化する必要がある。
イは、駆動電圧として例えば３５〜４０Ｖ程度の高電圧
が必要であるため、駆動用マイクロコンピュータＬＳＩ
の出力Ｍ Ｉ Ｓ ＦＥＴの耐圧を例えば５０Ｖ以上に
高耐圧化する必要がある。
この高耐圧ＭＩＳＦＥＴを有する半導体集積回路装置の
製造方法の概要は次のとおりである。
製造方法の概要は次のとおりである。
すなわち１例えば出力用のＥ／Ｄ型イフィンバー９回路
動用ＭＩＳＦＥＴを構成する例えばｐチャネルの高耐圧
Ｍ Ｉ Ｓ ＦＥＴを製造するためには。
動用ＭＩＳＦＥＴを構成する例えばｐチャネルの高耐圧
Ｍ Ｉ Ｓ ＦＥＴを製造するためには。
フィールド絶縁膜で互いに分離された一方の側の活性領
域上にゲート絶縁膜を介し、かつ前記フィ−ルド絶縁膜
にその一部がまたがるようにゲート電極を形成し、この
ゲートｆ！１ｐｉに対してセルファラインにＰ゛型のソ
ース領域を形成すると共に、他方の活性領域中に前記ゲ
ート電極に対してオフセットした状態でｐ゛型のドレイ
ン領域を形成し、さらに前記フィールド絶縁膜の下方に
ドレイン領域の一部を構成するＰ−型の低不純物濃度部
を形成している。このｐ−型の低不純物濃度部は、前記
半導体基板のうちの前記フィールド絶縁膜を形成すべき
部分にｎ型不純物をあらかじめイオン打ち込みしておき
、前記フィールド絶縁膜を形成するための熱酸化時にこ
のＰ型不純物を拡散させることにより形成している（特
開昭５２−９５１８５号公報）。
域上にゲート絶縁膜を介し、かつ前記フィ−ルド絶縁膜
にその一部がまたがるようにゲート電極を形成し、この
ゲートｆ！１ｐｉに対してセルファラインにＰ゛型のソ
ース領域を形成すると共に、他方の活性領域中に前記ゲ
ート電極に対してオフセットした状態でｐ゛型のドレイ
ン領域を形成し、さらに前記フィールド絶縁膜の下方に
ドレイン領域の一部を構成するＰ−型の低不純物濃度部
を形成している。このｐ−型の低不純物濃度部は、前記
半導体基板のうちの前記フィールド絶縁膜を形成すべき
部分にｎ型不純物をあらかじめイオン打ち込みしておき
、前記フィールド絶縁膜を形成するための熱酸化時にこ
のＰ型不純物を拡散させることにより形成している（特
開昭５２−９５１８５号公報）。
しかしながら、前記熱酸化時に前記Ｐ型不純物が横方向
拡散する結果フィールド絶縁膜の端部でその濃度が低下
するため、前記ＭＩＳＦＥＴは高電圧動作時にピンチオ
フし、出力電圧レベルが低下してしまうという問題があ
る。
拡散する結果フィールド絶縁膜の端部でその濃度が低下
するため、前記ＭＩＳＦＥＴは高電圧動作時にピンチオ
フし、出力電圧レベルが低下してしまうという問題があ
る。
本発明の目的は、高電圧動作時に高１圧Ｍ Ｉ ５ＦＥ
Ｔがピンチオフするのを防止することが可能な技術を提
供することにある。
Ｔがピンチオフするのを防止することが可能な技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体基板上に酸化防止用の絶縁膜を選択的
に形成する工程と、前記絶縁膜を介して前記半導体基板
中に不純物を選択的に導入する工程と、前記絶縁膜をマ
スクとして前記半導体基板を熱酸化することによりフィ
ールド絶Ｒ膜を形成すると共に、前記不純物を拡散させ
て前記ドレイン領域の前記低不純物濃度部を形成する工
程とを具備している。
に形成する工程と、前記絶縁膜を介して前記半導体基板
中に不純物を選択的に導入する工程と、前記絶縁膜をマ
スクとして前記半導体基板を熱酸化することによりフィ
ールド絶Ｒ膜を形成すると共に、前記不純物を拡散させ
て前記ドレイン領域の前記低不純物濃度部を形成する工
程とを具備している。
上記した手段によれば、活性領域中に低不純物濃度部を
形成することができるので、フィールド絶縁膜の端部で
不純物濃度が低下する問題を解消することができ、この
ため高耐圧Ｍ Ｉ Ｓ ＦＥＴが高電圧動作時にピンチ
オフするのを防止することができる。
形成することができるので、フィールド絶縁膜の端部で
不純物濃度が低下する問題を解消することができ、この
ため高耐圧Ｍ Ｉ Ｓ ＦＥＴが高電圧動作時にピンチ
オフするのを防止することができる。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、まず例えばｐ型シリコン基板のよ
うな半導体基板１中に例えばｎ型不純物を選択的にイオ
ン打ち込みすることによりｎウェル２を形成した後、半
導体基板１の表面に熱酸化により例えばＳｉＯ２膜のよ
うな絶縁膜３を形成し、さらにこの絶縁膜３の上に例え
ばＣＶＤにより例えばＳｉ３Ｎ４膜のような酸化防止用
の絶縁膜４を形成する。
うな半導体基板１中に例えばｎ型不純物を選択的にイオ
ン打ち込みすることによりｎウェル２を形成した後、半
導体基板１の表面に熱酸化により例えばＳｉＯ２膜のよ
うな絶縁膜３を形成し、さらにこの絶縁膜３の上に例え
ばＣＶＤにより例えばＳｉ３Ｎ４膜のような酸化防止用
の絶縁膜４を形成する。
次に第２図に示すように、前記絶縁膜４をエツチングに
より所定形状とした後、全面に例えばフォトレジスト５
を塗布し、このフォトレジスト５を所定形状にパターン
ニングする。次に、この所定形状のフォトレジスト５を
マスクとして前記絶縁膜３．４を介して半導体基板１中
に例えばホウ素のようなＰ型不純物を例えばエネルギー
１００ｋｅＶ、ドーズ量Ｉ Ｘ １０１３／ｃＪ程度の
条件でイオン打ち込みする。次に前記フォトレジスト５
を除去した後、後述のｎチャネルＭＩＳＦＥＴ１３のチ
ャネルストッパ領域７の形成のために、所定のマスクを
用いて例えばホウ素のようなＰ型不純物を所定条件で半
導体基板１中にイオン打ち込みする。この後、同様にし
て後述のＰチャネルＭＩＳ Ｆ Ｅ Ｔ−１６のチャネ
ルストッパ領域８の形成のために、所定のマスクを用い
て例えばリンのようなｎ型不純物を所定条件で半導体基
板１中にイオン打ち込みする。
より所定形状とした後、全面に例えばフォトレジスト５
を塗布し、このフォトレジスト５を所定形状にパターン
ニングする。次に、この所定形状のフォトレジスト５を
マスクとして前記絶縁膜３．４を介して半導体基板１中
に例えばホウ素のようなＰ型不純物を例えばエネルギー
１００ｋｅＶ、ドーズ量Ｉ Ｘ １０１３／ｃＪ程度の
条件でイオン打ち込みする。次に前記フォトレジスト５
を除去した後、後述のｎチャネルＭＩＳＦＥＴ１３のチ
ャネルストッパ領域７の形成のために、所定のマスクを
用いて例えばホウ素のようなＰ型不純物を所定条件で半
導体基板１中にイオン打ち込みする。この後、同様にし
て後述のＰチャネルＭＩＳ Ｆ Ｅ Ｔ−１６のチャネ
ルストッパ領域８の形成のために、所定のマスクを用い
て例えばリンのようなｎ型不純物を所定条件で半導体基
板１中にイオン打ち込みする。
次に前記マスクを除去した後、前記絶縁膜４をマスクと
して熱酸化を行う。これにより、第３図に示すように、
前記絶縁膜４で覆われていない部分における半導体基板
１の表面にＳｉＯ２膜のようなフィールド絶縁膜６が形
成される。また、この熱酸化の際、イオン打ち込みされ
た前記ｐ型及びｎ型不純物が拡散されると共に電気的に
活性化される。この結果、第３図に示すように、前記ｎ
ウェル２中に後述のドレイン領域１５の一部を構成する
例えばｐ−型の低不純物濃度部１５ａが活性領域中に、
しかもフィールド絶縁膜６よりも深く形成されると共に
、前記フィールド絶縁膜６の下方にｐ型のチャネルスト
ッパ領域７及びｎ型のチャネルストッパ領域８がそれぞ
れ形成される。
して熱酸化を行う。これにより、第３図に示すように、
前記絶縁膜４で覆われていない部分における半導体基板
１の表面にＳｉＯ２膜のようなフィールド絶縁膜６が形
成される。また、この熱酸化の際、イオン打ち込みされ
た前記ｐ型及びｎ型不純物が拡散されると共に電気的に
活性化される。この結果、第３図に示すように、前記ｎ
ウェル２中に後述のドレイン領域１５の一部を構成する
例えばｐ−型の低不純物濃度部１５ａが活性領域中に、
しかもフィールド絶縁膜６よりも深く形成されると共に
、前記フィールド絶縁膜６の下方にｐ型のチャネルスト
ッパ領域７及びｎ型のチャネルストッパ領域８がそれぞ
れ形成される。
次に、前記絶縁膜４をエツチング除去し、さらに前記絶
縁膜３をエツチング除去して一旦半導体基板１の表面を
露出させた後、この半導体基板１を再酸化して、第４図
に示すように、例えばＳｉＯ２膜のようなゲート絶縁膜
９を形成する。次に、例えばＣＶＤにより全面に例えば
多結晶シリコン膜を形成し１次いでこの多結晶シリコン
膜に例えばリンのような不純物を例えば熱拡散やイオン
打ち込みによりドープして低抵抗化した後、この多結晶
シリコン膜を所定形状にパターンニングしてゲート電極
１０を形成する。次に、ｎウェル２側の表面を例えばフ
ォトレジスト（図示せず）で覆った状態で前記ゲートｆ
ｆ電極１０をマスクとして前記半導体基板１中に例えば
ヒ素のようなｎ型不純物をイオン打ち込みすることによ
り、例えばｎ゛型のソース領域１１及びドレイン領域１
２を形成する。なお、これらのゲート電極１０．ソース
領域１１及びドレイン領域１２により、ＬＳＩの内部回
路用のｎチャネルＭＩＳＦＥＴ１３が構成される。次に
、所定のマスクを用いて前記半導体基板１中に例えばホ
ウ素のようなＰ型不純物をイオン打ち込みすることによ
り１例えばＰ′″型のソース領域１４及びドレイン領域
１５を形成する。この場合、ドレイン領域１５は、前記
ゲート絶縁膜ｔｓに対してオフセット状態に形成する。
縁膜３をエツチング除去して一旦半導体基板１の表面を
露出させた後、この半導体基板１を再酸化して、第４図
に示すように、例えばＳｉＯ２膜のようなゲート絶縁膜
９を形成する。次に、例えばＣＶＤにより全面に例えば
多結晶シリコン膜を形成し１次いでこの多結晶シリコン
膜に例えばリンのような不純物を例えば熱拡散やイオン
打ち込みによりドープして低抵抗化した後、この多結晶
シリコン膜を所定形状にパターンニングしてゲート電極
１０を形成する。次に、ｎウェル２側の表面を例えばフ
ォトレジスト（図示せず）で覆った状態で前記ゲートｆ
ｆ電極１０をマスクとして前記半導体基板１中に例えば
ヒ素のようなｎ型不純物をイオン打ち込みすることによ
り、例えばｎ゛型のソース領域１１及びドレイン領域１
２を形成する。なお、これらのゲート電極１０．ソース
領域１１及びドレイン領域１２により、ＬＳＩの内部回
路用のｎチャネルＭＩＳＦＥＴ１３が構成される。次に
、所定のマスクを用いて前記半導体基板１中に例えばホ
ウ素のようなＰ型不純物をイオン打ち込みすることによ
り１例えばＰ′″型のソース領域１４及びドレイン領域
１５を形成する。この場合、ドレイン領域１５は、前記
ゲート絶縁膜ｔｓに対してオフセット状態に形成する。
これらのゲート電極１０．ソース領域１４及びドレイン
領域１５により、マイクロコンピュータＬＳＩの出力用
の高耐圧ｐチャネルエンハンスメント型ＭＩＳＦＥＴ１
６ （例えばＥ／Ｄ型イレインバー５回路動用ＭＩＳＦ
ＥＴ）が構成される。この高耐圧ＰチャネルＭＩＳＦＥ
Ｔ１６においては、ドレイン領域１５をゲート電極１０
とオフセットして形成し、かつ低不純物濃度部１５ａを
形成しているので、ドレイン領域１５近傍の電界が緩和
され、これによって高耐圧化を図ることができ、耐圧を
例えば５０Ｖ程度以上にすることができる。また、活性
領域中に前記低不純物濃度部１５ａを形成しているので
、本発明者が検討した技術における問題、すなわちフィ
ールド絶縁膜６の端部において前記低不純物濃度部１５
ａの濃度が低下する問題を解消することができ、このた
め高電圧動作時にＭＩＳＦＥＴ１６がピンチオフするの
を効果的に防止することができる。従って、ＭＩＳＦＥ
Ｔ１６の出力電圧レベルの低下を防止することができる
。
領域１５により、マイクロコンピュータＬＳＩの出力用
の高耐圧ｐチャネルエンハンスメント型ＭＩＳＦＥＴ１
６ （例えばＥ／Ｄ型イレインバー５回路動用ＭＩＳＦ
ＥＴ）が構成される。この高耐圧ＰチャネルＭＩＳＦＥ
Ｔ１６においては、ドレイン領域１５をゲート電極１０
とオフセットして形成し、かつ低不純物濃度部１５ａを
形成しているので、ドレイン領域１５近傍の電界が緩和
され、これによって高耐圧化を図ることができ、耐圧を
例えば５０Ｖ程度以上にすることができる。また、活性
領域中に前記低不純物濃度部１５ａを形成しているので
、本発明者が検討した技術における問題、すなわちフィ
ールド絶縁膜６の端部において前記低不純物濃度部１５
ａの濃度が低下する問題を解消することができ、このた
め高電圧動作時にＭＩＳＦＥＴ１６がピンチオフするの
を効果的に防止することができる。従って、ＭＩＳＦＥ
Ｔ１６の出力電圧レベルの低下を防止することができる
。
また、上述の実施例によれば、フォトレジスト５をマス
クとして絶縁膜３．４を介してイオン打ち込みを行うこ
とにより前記低不純物濃度部１５ａを形成することがで
きるので、製造プロセスが簡単であり、しかも制御性が
良好である。従って、高耐圧ｐチャネルＭＩＳＦＥＴ１
６を安定に形成することができる。
クとして絶縁膜３．４を介してイオン打ち込みを行うこ
とにより前記低不純物濃度部１５ａを形成することがで
きるので、製造プロセスが簡単であり、しかも制御性が
良好である。従って、高耐圧ｐチャネルＭＩＳＦＥＴ１
６を安定に形成することができる。
以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、本発明は、高耐圧Ｍ Ｉ Ｓ ＦＥＴを有する
各種半導体集積回路装置に適用することができる。
各種半導体集積回路装置に適用することができる。
本願において開示される発明のうち１代表的なものによ
って得ら九る効果を簡単に説明すれば、下記のとおりで
ある。
って得ら九る効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、高電圧動作時に高耐圧ＭＩＳＦＥＴがピンチ
オフするのを防止することができる。
オフするのを防止することができる。
第１図〜第４図は１本発明の一実施例によるマイクロコ
ンピュータＬＳＩの製造方法を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２・・・ｎウェル、３．４
・・・絶縁膜、５・・・フォトレジスト、６・・・フィ
ールド絶縁膜、１０・・・ゲート電極、１１．１４・・
・ソース領域、１２．１５・・・ドレイン領域、１３・
・・ｎチャネルＭ Ｉ Ｓ ＦＥＴ、１６・・・高耐圧
ＰチャネルＭＩＳＦＥＴである。
ンピュータＬＳＩの製造方法を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２・・・ｎウェル、３．４
・・・絶縁膜、５・・・フォトレジスト、６・・・フィ
ールド絶縁膜、１０・・・ゲート電極、１１．１４・・
・ソース領域、１２．１５・・・ドレイン領域、１３・
・・ｎチャネルＭ Ｉ Ｓ ＦＥＴ、１６・・・高耐圧
ＰチャネルＭＩＳＦＥＴである。
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域に低不純物濃度部が設けられている高
耐圧ＭＩＳＦＥＴを有する半導体集積回路装置の製造方
法であって、半導体基板上に酸化防止用の絶縁膜を選択
的に形成する工程と、前記絶縁膜を介して前記半導体基
板中に不純物を選択的に導入する工程と、前記絶縁膜を
マスクとして前記半導体基板を熱酸化することによりフ
ィールド絶縁膜を形成すると共に、前記不純物を拡散さ
せて前記ドレイン領域の前記低不純物濃度部を形成する
工程とを具備することを特徴とする半導体集積回路装置
の製造方法。 ２、前記高耐圧ＭＩＳＦＥＴがｐチャネルＭＩＳＦＥＴ
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置の製造方法。 ３、前記高耐圧ＭＩＳＦＥＴがｎウェル中に設けられて
いることを特徴とする特許請求の範囲第２項記載の半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167996A JPS6325977A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167996A JPS6325977A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325977A true JPS6325977A (ja) | 1988-02-03 |
Family
ID=15859866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167996A Pending JPS6325977A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325977A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182483A (ja) * | 2012-05-11 | 2012-09-20 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US10450006B2 (en) | 2011-02-11 | 2019-10-22 | Polaris Industries Inc. | Side-by-side all terrain vehicle |
| US11273881B2 (en) | 2012-10-11 | 2022-03-15 | Polaris Industries Inc. | Side-by-side vehicle |
| US11607920B2 (en) | 2012-09-20 | 2023-03-21 | Polaris Industries Inc. | Vehicle |
| US11780326B2 (en) | 2012-09-20 | 2023-10-10 | Polaris Industries Inc. | Utility vehicle |
| US12017702B2 (en) | 2013-03-15 | 2024-06-25 | Polaris Industries Inc. | Utility vehicle |
-
1986
- 1986-07-18 JP JP61167996A patent/JPS6325977A/ja active Pending
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