JPH08273388A - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
- Publication number
- JPH08273388A JPH08273388A JP7075721A JP7572195A JPH08273388A JP H08273388 A JPH08273388 A JP H08273388A JP 7075721 A JP7075721 A JP 7075721A JP 7572195 A JP7572195 A JP 7572195A JP H08273388 A JPH08273388 A JP H08273388A
- Authority
- JP
- Japan
- Prior art keywords
- hold
- voltage
- circuit
- input signal
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】並列動作型のサンプル・ホールド回路におい
て、従来と同等の高速性を維持し、低コスト化および低
消費電力化する。 【構成】サンプリング周期を設定する制御信号φ１およ
びその反転信号φ２により交互に差動入力信号端子Ｖｉ
ｎ+ ，Ｖｉｎ- からサンプリング入力された入力信号を
それぞれホールドする２組の相等しい差動容量であるホ
ールド容量１，２およびホールド容量３，４と、これら
ホールド容量１，２およびホールド容量３，４にそれぞ
れホールド中の電圧を反転信号φ２または制御信号φ１
により切り換えて入力しホールド電圧を差動出力信号端
子Ｖｏｕｔ- ，Ｖｏｕｔ+ に出力する演算増幅回路２０
と、ホールド容量１，２およびホールド容量３，４の端
子接続を制御信号φ１，φ２により制御する複数のスイ
ッチとから構成される。
て、従来と同等の高速性を維持し、低コスト化および低
消費電力化する。 【構成】サンプリング周期を設定する制御信号φ１およ
びその反転信号φ２により交互に差動入力信号端子Ｖｉ
ｎ+ ，Ｖｉｎ- からサンプリング入力された入力信号を
それぞれホールドする２組の相等しい差動容量であるホ
ールド容量１，２およびホールド容量３，４と、これら
ホールド容量１，２およびホールド容量３，４にそれぞ
れホールド中の電圧を反転信号φ２または制御信号φ１
により切り換えて入力しホールド電圧を差動出力信号端
子Ｖｏｕｔ- ，Ｖｏｕｔ+ に出力する演算増幅回路２０
と、ホールド容量１，２およびホールド容量３，４の端
子接続を制御信号φ１，φ２により制御する複数のスイ
ッチとから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、サンプル・ホールド回
路に関し、特に並列動作型のサンプル・ホールド回路に
関する。
路に関し、特に並列動作型のサンプル・ホールド回路に
関する。
【０００２】
【従来の技術】従来、この種の並列動作型のサンプル・
ホールド回路は、全体として、単独構成のサンプル・ホ
ールド回路の動作速度を超えた速度で動作させるため用
いられている。例えば、図５は従来の並列動作型のサン
プル・ホールド回路の回路図である。
ホールド回路は、全体として、単独構成のサンプル・ホ
ールド回路の動作速度を超えた速度で動作させるため用
いられている。例えば、図５は従来の並列動作型のサン
プル・ホールド回路の回路図である。
【０００３】図５を参照すると、この従来の並列動作型
のサンプル・ホールド回路は、公知のオフセット・キャ
ンセル付きのサンプル・ホールド回路４０，４１と、サ
ンプル・ホールド回路４０，４１と差動入力信号端子Ｖ
ｉｎ+ ，Ｖｉｎ- との接続を制御信号φ１，φ２により
切り換えるスイッチ３１と、サンプル・ホールド回路４
０，４１と差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ と
の接続を制御信号φ２，φ１により切り換えるスイッチ
３２とからなる。
のサンプル・ホールド回路は、公知のオフセット・キャ
ンセル付きのサンプル・ホールド回路４０，４１と、サ
ンプル・ホールド回路４０，４１と差動入力信号端子Ｖ
ｉｎ+ ，Ｖｉｎ- との接続を制御信号φ１，φ２により
切り換えるスイッチ３１と、サンプル・ホールド回路４
０，４１と差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ と
の接続を制御信号φ２，φ１により切り換えるスイッチ
３２とからなる。
【０００４】次に、図５およびその回路動作の１例を示
すタイミング・チャートである図６を参照して、この従
来の並列動作型のサンプル・ホールド回路の動作につい
て説明する。
すタイミング・チャートである図６を参照して、この従
来の並列動作型のサンプル・ホールド回路の動作につい
て説明する。
【０００５】この並列動作型のサンプル・ホールド回路
に含まれるスイッチは全て制御信号φ１，φ２によりオ
ン・オフが制御される。ここで、制御信号φ１は、サン
プリング周期が設定されたサンプル・ホールド回路の制
御信号である。制御信号φ２は、制御信号φ１の反転信
号である。以下、各スイッチに図示された制御信号φ１
またはφ２がハイレベルであるとき、そのスイッチがオ
ン状態であるとして説明する。
に含まれるスイッチは全て制御信号φ１，φ２によりオ
ン・オフが制御される。ここで、制御信号φ１は、サン
プリング周期が設定されたサンプル・ホールド回路の制
御信号である。制御信号φ２は、制御信号φ１の反転信
号である。以下、各スイッチに図示された制御信号φ１
またはφ２がハイレベルであるとき、そのスイッチがオ
ン状態であるとして説明する。
【０００６】いま、制御信号φ１がハイレベルになる
と、サンプル・ホールド回路４０は、演算増幅回路２１
を全帰還接続とし、等しいホールド容量１，２の一方の
端子の各々を差動入力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接
続し、入力信号電圧をホールド容量１，２にサンプリン
グするサンプリング状態となる。このとき同時に、演算
増幅回路２１のオフセット電圧もホールド容量１，２に
蓄えられることは明らかである。一方、サンプル・ホー
ルド回路４１は、等しいホールド容量３，４を演算増幅
回路２２の帰還素子として接続し、ホールド容量３，４
に蓄えられていた電荷に応じた電圧をホールド出力する
ホールド状態となる。同時に、このホールド出力はスイ
ッチ３２を介して差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕ
ｔ+ に導出される。
と、サンプル・ホールド回路４０は、演算増幅回路２１
を全帰還接続とし、等しいホールド容量１，２の一方の
端子の各々を差動入力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接
続し、入力信号電圧をホールド容量１，２にサンプリン
グするサンプリング状態となる。このとき同時に、演算
増幅回路２１のオフセット電圧もホールド容量１，２に
蓄えられることは明らかである。一方、サンプル・ホー
ルド回路４１は、等しいホールド容量３，４を演算増幅
回路２２の帰還素子として接続し、ホールド容量３，４
に蓄えられていた電荷に応じた電圧をホールド出力する
ホールド状態となる。同時に、このホールド出力はスイ
ッチ３２を介して差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕ
ｔ+ に導出される。
【０００７】次に、制御信号φ２がハイレベルになる
と、サンプル・ホールド回路４０はホールド状態とな
り、ホールド出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏ
ｕｔ+ に導出される。このときの出力信号は、差動出力
のためオフセット電圧をキャンセルし、制御信号φ１が
ハイレベルであるときにサンプリングした入力信号に精
確に一致する。一方、サンプル・ホールド回路４１はサ
ンプリング状態となる。
と、サンプル・ホールド回路４０はホールド状態とな
り、ホールド出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏ
ｕｔ+ に導出される。このときの出力信号は、差動出力
のためオフセット電圧をキャンセルし、制御信号φ１が
ハイレベルであるときにサンプリングした入力信号に精
確に一致する。一方、サンプル・ホールド回路４１はサ
ンプリング状態となる。
【０００８】これらの一連の動作は、図６に示すタイミ
ング・チャートで分かるように、サンプル・ホールド回
路４０，４１の互いのサンプリング動作とホールド動作
が同時刻に行われていて、いわゆる並列動作となってい
る。結局、全体としてはサンプル・ホールド回路を単独
で用いた場合の２倍の動作速度となる。
ング・チャートで分かるように、サンプル・ホールド回
路４０，４１の互いのサンプリング動作とホールド動作
が同時刻に行われていて、いわゆる並列動作となってい
る。結局、全体としてはサンプル・ホールド回路を単独
で用いた場合の２倍の動作速度となる。
【０００９】
【発明が解決しようとする課題】上述した図５に示した
従来の並列動作型のサンプル・ホールド回路は、２組の
オフセット・キャンセル型のサンプル・ホールド回路を
用いているため、回路構成が複雑になり、集積回路のチ
ップ面積および消費電力を増加させる。仮にオフセット
・キャンセルをしない場合、各演算増幅回路のオフセッ
ト電圧は個々にばらつくため、回路が切り換わる毎にオ
フセット電圧が変化し、出力に雑音が重畳されたように
観測される。すなわち、従来の並列動作型のサンプル・
ホールド回路は、オフセット・キャンセル機能は必須と
なり、回路構成が複雑になる。
従来の並列動作型のサンプル・ホールド回路は、２組の
オフセット・キャンセル型のサンプル・ホールド回路を
用いているため、回路構成が複雑になり、集積回路のチ
ップ面積および消費電力を増加させる。仮にオフセット
・キャンセルをしない場合、各演算増幅回路のオフセッ
ト電圧は個々にばらつくため、回路が切り換わる毎にオ
フセット電圧が変化し、出力に雑音が重畳されたように
観測される。すなわち、従来の並列動作型のサンプル・
ホールド回路は、オフセット・キャンセル機能は必須と
なり、回路構成が複雑になる。
【００１０】また、２個の演算増幅回路の利得や周波数
特性などのダイナミックな特性の不整合が歪になるとい
う欠点がある。
特性などのダイナミックな特性の不整合が歪になるとい
う欠点がある。
【００１１】従って、本発明の目的は、並列動作型のサ
ンプル・ホールド回路において、従来と同等の高速性を
維持し、低コスト化および低消費電力化することにあ
る。
ンプル・ホールド回路において、従来と同等の高速性を
維持し、低コスト化および低消費電力化することにあ
る。
【００１２】
【課題を解決するための手段】そのため、本発明による
サンプル・ホールド回路は、サンプリング周期を設定す
る制御信号およびその反転信号により交互に入力信号端
子からサンプリング入力された入力信号電圧をそれぞれ
ホールドする２つのホールド容量と、これら２つのホー
ルド容量にそれぞれホールド中の電圧を前記反転信号ま
たは前記制御信号により切り換えて入力しホールド電圧
を出力信号端子に出力する演算増幅回路とを備える。
サンプル・ホールド回路は、サンプリング周期を設定す
る制御信号およびその反転信号により交互に入力信号端
子からサンプリング入力された入力信号電圧をそれぞれ
ホールドする２つのホールド容量と、これら２つのホー
ルド容量にそれぞれホールド中の電圧を前記反転信号ま
たは前記制御信号により切り換えて入力しホールド電圧
を出力信号端子に出力する演算増幅回路とを備える。
【００１３】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１４】図１は、本発明のサンプル・ホールド回路
の第１の実施例を示す回路図である。
の第１の実施例を示す回路図である。
【００１５】図１を参照すると、本実施例のサンプル・
ホールド回路は、サンプリング周期を設定する制御信号
φ１およびその反転信号φ２により交互に差動入力信号
端子Ｖｉｎ+ ，Ｖｉｎ- からサンプリング入力された入
力信号電圧をそれぞれホールドする２組の相等しい差動
容量であるホールド容量１，２およびホールド容量３，
４と、これらホールド容量１，２およびホールド容量
３，４にそれぞれホールド中の電圧を反転信号φ２また
は制御信号φ１により切り換えて入力しホールド電圧を
差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ に出力する演
算増幅回路２０と、ホールド容量１，２およびホールド
容量３，４の端子接続を制御信号φ１，φ２により切り
換える複数のスイッチとから構成されている。
ホールド回路は、サンプリング周期を設定する制御信号
φ１およびその反転信号φ２により交互に差動入力信号
端子Ｖｉｎ+ ，Ｖｉｎ- からサンプリング入力された入
力信号電圧をそれぞれホールドする２組の相等しい差動
容量であるホールド容量１，２およびホールド容量３，
４と、これらホールド容量１，２およびホールド容量
３，４にそれぞれホールド中の電圧を反転信号φ２また
は制御信号φ１により切り換えて入力しホールド電圧を
差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ に出力する演
算増幅回路２０と、ホールド容量１，２およびホールド
容量３，４の端子接続を制御信号φ１，φ２により切り
換える複数のスイッチとから構成されている。
【００１６】次に、図１およびその回路動作の１例を示
すタイミング・チャートである図２を参照して、本実施
例の動作について説明する。
すタイミング・チャートである図２を参照して、本実施
例の動作について説明する。
【００１７】いま、制御信号φ１がハイレベルになる
と、ホールド容量１，２は、一方の端子を各々、差動入
力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端
子を基準電源Ｖｂに接続して、入力信号電圧をサンプリ
ングするサンプリング状態となる。一方、演算増幅回路
２０は、ホールド容量３、４を帰還素子として接続し、
ホールド容量１，２に蓄えられた電荷に応じた差動電圧
をホールド出力するホールド状態となる。このホールド
出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+に導出
されている。
と、ホールド容量１，２は、一方の端子を各々、差動入
力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端
子を基準電源Ｖｂに接続して、入力信号電圧をサンプリ
ングするサンプリング状態となる。一方、演算増幅回路
２０は、ホールド容量３、４を帰還素子として接続し、
ホールド容量１，２に蓄えられた電荷に応じた差動電圧
をホールド出力するホールド状態となる。このホールド
出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+に導出
されている。
【００１８】次に制御信号φ２がハイレベルになると、
演算増幅回路２０は、ホールド容量１，２を帰還素子と
して接続し、制御信号φ１がハイレベルであるときにサ
ンプリングした入力信号電圧をホールド出力するホール
ド状態となる。このホールド出力は差動出力信号端子Ｖ
ｏｕｔ- ，Ｖｏｕｔ+ に導出されている。一方、ホール
ド容量３，４は、一方の端子を各々、差動入力信号端子
Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端子を基準電
源Ｖｂに接続して、入力信号電圧をサンプリングするサ
ンプリング状態となる。
演算増幅回路２０は、ホールド容量１，２を帰還素子と
して接続し、制御信号φ１がハイレベルであるときにサ
ンプリングした入力信号電圧をホールド出力するホール
ド状態となる。このホールド出力は差動出力信号端子Ｖ
ｏｕｔ- ，Ｖｏｕｔ+ に導出されている。一方、ホール
ド容量３，４は、一方の端子を各々、差動入力信号端子
Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端子を基準電
源Ｖｂに接続して、入力信号電圧をサンプリングするサ
ンプリング状態となる。
【００１９】これらの一連の動作は、図２に示すタイミ
ング・チャートで分かるように、ホールド容量１，２と
ホールド容量３，４の互いのサンプリング状態とホール
ド状態が同時刻で重なっていて、いわゆる並列動作とな
っている。また演算増幅回路２０は常にホールド状態と
なっているので、結局、全体としてはホールド容量が単
独で用いられた場合の２倍の動作速度となる。これは図
５の従来例と同等の速度である。一方、演算増幅回路が
１個のみであり、かつ演算増幅回路の要求速度も従来例
と同じであるので、集積回路のチップ面積および消費電
力は従来例のほぼ半分となる。
ング・チャートで分かるように、ホールド容量１，２と
ホールド容量３，４の互いのサンプリング状態とホール
ド状態が同時刻で重なっていて、いわゆる並列動作とな
っている。また演算増幅回路２０は常にホールド状態と
なっているので、結局、全体としてはホールド容量が単
独で用いられた場合の２倍の動作速度となる。これは図
５の従来例と同等の速度である。一方、演算増幅回路が
１個のみであり、かつ演算増幅回路の要求速度も従来例
と同じであるので、集積回路のチップ面積および消費電
力は従来例のほぼ半分となる。
【００２０】図３は、本発明のサンプル・ホールド回路
の第２の実施例を示す回路図である。
の第２の実施例を示す回路図である。
【００２１】図３を参照すると、本実施例のサンプル・
ホールド回路は、図１に示した第１の実施例のサンプル
・ホールド回路と、この回路の各ホールド容量８，７，
９，１０と対に追加接続された追加ホールド容量５，
６，１２，１１と、リファレンス電圧入力端子Ｖｒｔ，
Ｖｒｂと、追加ホールド容量５，６，１２，１１の端子
接続を制御信号φ１，φ２により切り換える複数のスイ
ッチと、スイッチ３０とから構成されている。
ホールド回路は、図１に示した第１の実施例のサンプル
・ホールド回路と、この回路の各ホールド容量８，７，
９，１０と対に追加接続された追加ホールド容量５，
６，１２，１１と、リファレンス電圧入力端子Ｖｒｔ，
Ｖｒｂと、追加ホールド容量５，６，１２，１１の端子
接続を制御信号φ１，φ２により切り換える複数のスイ
ッチと、スイッチ３０とから構成されている。
【００２２】次に、図３およびその回路動作の１例を示
すタイミング・チャートである図４を参照して、本実施
例の動作について説明する。
すタイミング・チャートである図４を参照して、本実施
例の動作について説明する。
【００２３】いま、制御信号φ１がハイレベルになる
と、ホールド容量８，７および追加ホールド容量５，６
は、一方の端子を各々、差動入力信号端子Ｖｉｎ+ ，Ｖ
ｉｎ-に接続し、他の一方の端子を基準電源Ｖｂに接続
して、入力信号電圧をサンプリングするサンプリング状
態となる。一方、演算増幅回路２０は、ホールド容量
９，１０を帰還素子として接続する。同時に、スイッチ
３０により選択されている基準電源Ｖｒｔ，Ｖｒｂまた
は互いにショートの３通りの中の１つに、追加ホールド
容量１２，１１の他の一方の電極端子を接続する。その
ため、演算増幅回路２０は、ホールド容量９，１０およ
び追加ホールド容量１２，１１に蓄えられていた電荷の
再配分により変換された電圧を入力し、ホールド出力す
るホールド状態となる。このホールド出力は差動出力信
号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ に導出される。
と、ホールド容量８，７および追加ホールド容量５，６
は、一方の端子を各々、差動入力信号端子Ｖｉｎ+ ，Ｖ
ｉｎ-に接続し、他の一方の端子を基準電源Ｖｂに接続
して、入力信号電圧をサンプリングするサンプリング状
態となる。一方、演算増幅回路２０は、ホールド容量
９，１０を帰還素子として接続する。同時に、スイッチ
３０により選択されている基準電源Ｖｒｔ，Ｖｒｂまた
は互いにショートの３通りの中の１つに、追加ホールド
容量１２，１１の他の一方の電極端子を接続する。その
ため、演算増幅回路２０は、ホールド容量９，１０およ
び追加ホールド容量１２，１１に蓄えられていた電荷の
再配分により変換された電圧を入力し、ホールド出力す
るホールド状態となる。このホールド出力は差動出力信
号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ に導出される。
【００２４】すなわち、本実施例のサンプル・ホールド
回路は、差動入力信号端子Ｖｉｎ+，Ｖｉｎ- からサン
プリングされた入力信号電圧と、リファレンス電圧入力
端子Ｖｒｔ，Ｖｒｂにおけるリファレンス電圧とを入力
として、スイッチ３０により選択された変換を実行し、
差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ にホールド出
力する変換機能をもつ。
回路は、差動入力信号端子Ｖｉｎ+，Ｖｉｎ- からサン
プリングされた入力信号電圧と、リファレンス電圧入力
端子Ｖｒｔ，Ｖｒｂにおけるリファレンス電圧とを入力
として、スイッチ３０により選択された変換を実行し、
差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+ にホールド出
力する変換機能をもつ。
【００２５】次に制御信号φ２がハイレベルになると、
演算増幅回路２０は、ホールド容量８，７を帰還素子と
して接続する。同時に、スイッチ３０により選択されて
いる基準電源Ｖｒｔ，Ｖｒｂまたは互いにショートの３
通りの中の１つに、追加ホールド容量５，６の他の一方
の電極端子を接続する。そのため、演算増幅回路２０
は、ホールド容量８，７および追加ホールド容量５，６
に蓄えられていた電荷の再配分により変換された電圧を
入力し、ホールド出力するホールド状態となる。このホ
ールド出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+
に導出される。一方、ホールド容量９，１０および追加
ホールド容量１２，１１は、一方の端子を各々、差動入
力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端
子を基準電源Ｖｂに接続して、入力信号電圧をサンプリ
ングするサンプリング状態となる。
演算増幅回路２０は、ホールド容量８，７を帰還素子と
して接続する。同時に、スイッチ３０により選択されて
いる基準電源Ｖｒｔ，Ｖｒｂまたは互いにショートの３
通りの中の１つに、追加ホールド容量５，６の他の一方
の電極端子を接続する。そのため、演算増幅回路２０
は、ホールド容量８，７および追加ホールド容量５，６
に蓄えられていた電荷の再配分により変換された電圧を
入力し、ホールド出力するホールド状態となる。このホ
ールド出力は差動出力信号端子Ｖｏｕｔ- ，Ｖｏｕｔ+
に導出される。一方、ホールド容量９，１０および追加
ホールド容量１２，１１は、一方の端子を各々、差動入
力信号端子Ｖｉｎ+ ，Ｖｉｎ- に接続し、他の一方の端
子を基準電源Ｖｂに接続して、入力信号電圧をサンプリ
ングするサンプリング状態となる。
【００２６】これらサンプリングおよびホールドの一連
の動作は、図４に示すタイミング・チャートで分かるよ
うに、ホールド容量５〜８およびホールド容量９〜１２
の互いのサンプリング状態とホールド状態が同時刻で重
なっていて、いわゆる並列動作となり、演算増幅回路２
０は常にホールド状態となっている。結局、サンプル・
ホールド回路全体としては、ホールド容量が単独で用い
られた場合の２倍の動作速度となる。
の動作は、図４に示すタイミング・チャートで分かるよ
うに、ホールド容量５〜８およびホールド容量９〜１２
の互いのサンプリング状態とホールド状態が同時刻で重
なっていて、いわゆる並列動作となり、演算増幅回路２
０は常にホールド状態となっている。結局、サンプル・
ホールド回路全体としては、ホールド容量が単独で用い
られた場合の２倍の動作速度となる。
【００２７】なお、本発明によるサンプル・ホールド回
路は、図３に示した実施例以外に、追加ホールド容量お
よびリファレンス入力電圧の構成を変更することによ
り、他の変換機能をもつサンプル・ホールド回路に適用
できる。
路は、図３に示した実施例以外に、追加ホールド容量お
よびリファレンス入力電圧の構成を変更することによ
り、他の変換機能をもつサンプル・ホールド回路に適用
できる。
【００２８】
【発明の効果】以上説明したように、本発明によるサン
プル・ホールド回路は、従来例に対しオフセット・キャ
ンセル機能を持たないが、演算増幅回路が１個のみであ
るので、出力端子に現れるオフセット電圧は常に一定で
あり、交流的な雑音としては観測されない。このため、
信号成分のみを正しく伝送する必要のある用途に対して
障害は全く無く、演算増幅回路の個数が半分となり、か
つ演算増幅回路の要求速度も変わらないので、集積回路
のチップ面積および消費電力がほぼ半分となる著しい改
善効果が得られる。
プル・ホールド回路は、従来例に対しオフセット・キャ
ンセル機能を持たないが、演算増幅回路が１個のみであ
るので、出力端子に現れるオフセット電圧は常に一定で
あり、交流的な雑音としては観測されない。このため、
信号成分のみを正しく伝送する必要のある用途に対して
障害は全く無く、演算増幅回路の個数が半分となり、か
つ演算増幅回路の要求速度も変わらないので、集積回路
のチップ面積および消費電力がほぼ半分となる著しい改
善効果が得られる。
【００２９】また、同様に、複数の演算増幅回路の利得
や周波数特性などのダイナミックな特性の整合をとる必
要がないので、精度も向上するという効果を有する。
や周波数特性などのダイナミックな特性の整合をとる必
要がないので、精度も向上するという効果を有する。
【図１】本発明のサンプル・ホールド回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】図１の回路動作の１例を示すタイミング・チャ
ートである。
ートである。
【図３】本発明のサンプル・ホールド回路の第２の実施
例を示す回路図である。
例を示す回路図である。
【図４】図３の回路動作の１例を示すタイミング・チャ
ートである。
ートである。
【図５】従来のサンプル・ホールド回路の１例を示す回
路図である。
路図である。
【図６】図５の回路動作の１例を示すタイミング・チャ
ートである。
ートである。
１〜１２ ホールド容量 ２０〜２２ 演算増幅回路 ３０〜３２ スイッチ ４０，４１ オフセット・キャンセル付きのサンプル
・ホールド回路
・ホールド回路
Claims (2)
- 【請求項１】 サンプリング周期を設定する制御信号お
よびその反転信号により交互に入力信号端子からサンプ
リング入力された入力信号電圧をそれぞれホールドする
２つのホールド容量と、これら２つのホールド容量にそ
れぞれホールド中の電圧を前記反転信号または前記制御
信号により切り換えて入力しホールド電圧を出力信号端
子に出力する演算増幅回路とを備えることを特徴とする
サンプル・ホールド回路。 - 【請求項２】 前記入力信号端子および前記出力信号端
子が差動入力信号端子および差動出力信号端子である差
動対回路からなる請求項１記載のサンプル・ホールド回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075721A JP2708007B2 (ja) | 1995-03-31 | 1995-03-31 | サンプル・ホールド回路 |
| US08/620,790 US5698999A (en) | 1995-03-31 | 1996-03-28 | Sampling and holding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075721A JP2708007B2 (ja) | 1995-03-31 | 1995-03-31 | サンプル・ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273388A true JPH08273388A (ja) | 1996-10-18 |
| JP2708007B2 JP2708007B2 (ja) | 1998-02-04 |
Family
ID=13584420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075721A Expired - Fee Related JP2708007B2 (ja) | 1995-03-31 | 1995-03-31 | サンプル・ホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5698999A (ja) |
| JP (1) | JP2708007B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305448A (ja) * | 2001-04-04 | 2002-10-18 | Sony Corp | サンプルホールド回路と該回路を用いたａｄ変換器 |
| JP2003510933A (ja) * | 1999-09-28 | 2003-03-18 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 種々の電荷サンプリング回路 |
| JP2008072406A (ja) * | 2006-09-14 | 2008-03-27 | Renesas Technology Corp | Ａ／ｄ変換器およびそれを使用した受信装置 |
| JP2008529415A (ja) * | 2005-01-26 | 2008-07-31 | アナログ・デバイシズ・インコーポレーテッド | サンプルホールド装置 |
| WO2013132567A1 (ja) * | 2012-03-07 | 2013-09-12 | 旭化成エレクトロニクス株式会社 | サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ |
| JP2013229868A (ja) * | 2012-04-25 | 2013-11-07 | Freescale Semiconductor Inc | サンプルホールド回路 |
| JP2013247570A (ja) * | 2012-05-28 | 2013-12-09 | Denso Corp | Ａｄ変換装置 |
| JP2014520412A (ja) * | 2011-03-23 | 2014-08-21 | アナログ ディヴァイスィズ インク | 電荷再分配型デジタル‐アナログ変換器 |
| US8917196B2 (en) | 2012-01-24 | 2014-12-23 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and CODEC |
| JP6009653B2 (ja) * | 2013-03-28 | 2016-10-19 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031399A (en) * | 1998-02-13 | 2000-02-29 | National Semiconductor Corporation | Selectively configurable analog signal sampler |
| US6486711B1 (en) * | 1998-07-15 | 2002-11-26 | Texas Instruments Incorporated | Capacitor-based exponential programmable gain amplifier |
| US6344767B1 (en) * | 2000-01-28 | 2002-02-05 | The Hong Kong University Of Science And Technology | Switched-opamp technique for low-voltage switched capacitor circuits |
| US6313668B1 (en) * | 2000-03-28 | 2001-11-06 | Lsi Logic Corporation | Passive sample and hold in an active switched capacitor circuit |
| US6720799B2 (en) * | 2001-01-11 | 2004-04-13 | Broadcom Corporation | Replica network for linearizing switched capacitor circuits |
| US6850098B2 (en) * | 2001-07-27 | 2005-02-01 | Nanyang Technological University | Method for nulling charge injection in switched networks |
| US6838787B2 (en) * | 2002-01-16 | 2005-01-04 | Eastman Kodak Company | Variable bandwidth correlated doubling sampling circuits for image sensors |
| US7315200B2 (en) * | 2004-03-31 | 2008-01-01 | Silicon Labs Cp, Inc. | Gain control for delta sigma analog-to-digital converter |
| US7423458B2 (en) * | 2006-03-08 | 2008-09-09 | Analog Devices, Inc. | Multiple sampling sample and hold architectures |
| JP5332150B2 (ja) * | 2006-11-30 | 2013-11-06 | セイコーエプソン株式会社 | ソースドライバ、電気光学装置及び電子機器 |
| US7683677B2 (en) * | 2007-08-06 | 2010-03-23 | Mediatek Inc. | Sample-and-hold amplification circuits |
| US8054105B2 (en) * | 2009-12-16 | 2011-11-08 | Himax Media Solution, Inc. | Sample hold circuit and method for sampling and holding signal |
| TWI420828B (zh) * | 2009-12-22 | 2013-12-21 | Himax Media Solutions Inc | 取樣保持電路及其取樣保持訊號的方法 |
| CN102291146B (zh) * | 2011-04-22 | 2013-11-27 | 四川和芯微电子股份有限公司 | 采样保持电路及方法 |
| US8957707B2 (en) * | 2011-11-30 | 2015-02-17 | Egalax—Empia Technology Inc. | Positive/negative sampling and holding circuit |
| EP2974008B1 (en) * | 2013-03-15 | 2021-01-27 | Hae-Seung Lee | Buffer amplifier circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619900A (ja) * | 1984-06-25 | 1986-01-17 | Nippon Gakki Seizo Kk | サンプル・ホ−ルド回路 |
| JPH06275093A (ja) * | 1993-03-25 | 1994-09-30 | Mitsubishi Electric Corp | サンプルホールド装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE207794C (ja) * | ||||
| DE3002041C2 (de) * | 1980-01-21 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Elektrische Filterschaltung unter Verwendung von wenigstens einer simulierten Induktivität, die gesteuerte Schalter, Kondensatoren und Verstärker enthält |
| FR2641924B1 (fr) * | 1988-12-28 | 1991-05-03 | Sgs Thomson Microelectronics | Generateur de forme d'onde de signal analogique |
| CA2027083C (en) * | 1990-10-05 | 1996-05-28 | Kuang-Lu Lee | Fully differential sample and hold adder circuit |
| JP2762868B2 (ja) * | 1992-09-29 | 1998-06-04 | 日本電気株式会社 | 電圧比較回路 |
| US5359294A (en) * | 1993-10-05 | 1994-10-25 | Motorola, Inc. | Charge-balanced switched-capacitor circuit and amplifier circuit using same |
| US5391999A (en) * | 1993-12-02 | 1995-02-21 | Motorola Inc. | Glitchless switched-capacitor biquad low pass filter |
| US5523719A (en) * | 1994-02-15 | 1996-06-04 | Rockwell International Corporation | Component insensitive, analog bandpass filter |
| US5565812A (en) * | 1995-03-23 | 1996-10-15 | Texas Instruments Incorporated | Increased sensitivity signal shaper circuit to recover a data stream coming from a digitally modulated channel |
-
1995
- 1995-03-31 JP JP7075721A patent/JP2708007B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/620,790 patent/US5698999A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619900A (ja) * | 1984-06-25 | 1986-01-17 | Nippon Gakki Seizo Kk | サンプル・ホ−ルド回路 |
| JPH06275093A (ja) * | 1993-03-25 | 1994-09-30 | Mitsubishi Electric Corp | サンプルホールド装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510933A (ja) * | 1999-09-28 | 2003-03-18 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 種々の電荷サンプリング回路 |
| JP4685310B2 (ja) * | 1999-09-28 | 2011-05-18 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 種々の電荷サンプリング回路 |
| JP2002305448A (ja) * | 2001-04-04 | 2002-10-18 | Sony Corp | サンプルホールド回路と該回路を用いたａｄ変換器 |
| JP4569027B2 (ja) * | 2001-04-04 | 2010-10-27 | ソニー株式会社 | サンプルホールド回路と該回路を用いたａｄ変換器 |
| JP2008529415A (ja) * | 2005-01-26 | 2008-07-31 | アナログ・デバイシズ・インコーポレーテッド | サンプルホールド装置 |
| JP2008072406A (ja) * | 2006-09-14 | 2008-03-27 | Renesas Technology Corp | Ａ／ｄ変換器およびそれを使用した受信装置 |
| JP2014520412A (ja) * | 2011-03-23 | 2014-08-21 | アナログ ディヴァイスィズ インク | 電荷再分配型デジタル‐アナログ変換器 |
| US8917196B2 (en) | 2012-01-24 | 2014-12-23 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and CODEC |
| WO2013132567A1 (ja) * | 2012-03-07 | 2013-09-12 | 旭化成エレクトロニクス株式会社 | サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ |
| US8823564B2 (en) | 2012-03-07 | 2014-09-02 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and codec |
| JP5616525B2 (ja) * | 2012-03-07 | 2014-10-29 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| JP2013229868A (ja) * | 2012-04-25 | 2013-11-07 | Freescale Semiconductor Inc | サンプルホールド回路 |
| JP2013247570A (ja) * | 2012-05-28 | 2013-12-09 | Denso Corp | Ａｄ変換装置 |
| JP6009653B2 (ja) * | 2013-03-28 | 2016-10-19 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698999A (en) | 1997-12-16 |
| JP2708007B2 (ja) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2708007B2 (ja) | サンプル・ホールド回路 | |
| JP3216490B2 (ja) | スイッチドキャパシタフィルタ | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| JP2835347B2 (ja) | サンプリンングされたアナログ電流蓄積用回路 | |
| US20020113724A1 (en) | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter | |
| JPH05175737A (ja) | サンプルホールド型位相比較回路 | |
| JP3839027B2 (ja) | Ａｄ変換器 | |
| JPS59126319A (ja) | チヨツパ形コンパレ−タ | |
| JP3222276B2 (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
| JPH01202925A (ja) | アナログ／ディジタル―ディジタル／アナログ共用変換器 | |
| US4746871A (en) | Differential switched capacitor integrator using a single integration capacitor | |
| US7696916B2 (en) | Parallel type analog-to-digital conversion circuit, sampling circuit and comparison amplification circuit | |
| JPH06232706A (ja) | 比較器 | |
| US10461765B2 (en) | Successive approximation type AD converter and sensor device | |
| JP3108281B2 (ja) | デルタシグマ型ａｄ変換回路 | |
| JP3891426B2 (ja) | 集積回路及びａ／ｄ変換回路 | |
| JP3931323B2 (ja) | スイッチトキャパシタアンプ | |
| JP3991350B2 (ja) | スイッチトキャパシタ回路 | |
| JP3037502B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JP3109263B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JPS62231499A (ja) | サンプルホ−ルド回路 | |
| JPH0927731A (ja) | スイッチトキャパシタ乗算器 | |
| JP3144154B2 (ja) | サンプルホールド回路 | |
| JPH05218864A (ja) | アナログ−デジタル変換器 | |
| JPH0660688A (ja) | サンプル・ホールド回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970916 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081017 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091017 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091017 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101017 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101017 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101017 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131017 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |