JP3839027B2

JP3839027B2 - Ａｄ変換器

Info

Publication number: JP3839027B2
Application number: JP2004115334A
Authority: JP
Inventors: 彰湯川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2006-11-01
Anticipated expiration: 2024-04-09
Also published as: CN100542043C; US20050225471A1; CN1681212A; EP1585220A2; US7129882B2; JP2005303591A; EP1585220A3

Description

本発明は、ＡＤ変換器に関し、特に、逐次比較型ＡＤ変換器において用いられるサンプルホールド付き電圧比較器の構成に関する。

従来の逐次比較型ＡＤ変換器の構成を図２に示す。当該ＡＤ変換器は、ＭＯＳ集積回路で実現され、電圧比較器１、逐次比較レジスタ２及びＤＡ変換器３を備えている。電圧比較器１は、入力されたアナログ信号をサンプリングする機能と電圧比較を行なう機能を併せ持っている。電圧比較器１の正入力端子は、サンプリング容量であるコンデンサＣ１と接続され、スイッチＳ１及びコンデンサＣ１を介してＡＤ変換の対象となるアナログ信号ＡＩＮが入力される。また、当該電圧比較器１の正入力端子とコンデンサＣ１との間の接続点は、スイッチＳ６を介して基準電圧ＶＲにバイアスされている。

電圧比較器１の負入力端子は、コンデンサＣ２の一端に接続されるとともに、スイッチＳ５を介して基準電圧ＶＲにバイアスされている。また、コンデンサＣ２の他端はスイッチＳ３、Ｓ４を介して基準電圧ＶＲにバイアスされている。

逐次比較レジスタ２は、電圧比較器１の出力端子と接続され、当該電圧比較器１の出力信号を保持する。ＤＡ変換器３は、逐次比較レジスタ２のデータをアナログ信号に変換する。ＤＡ変換器３の出力端子は、スイッチＳ２及びコンデンサＣ１を介して電圧比較器１の正入力端子に接続されている。

このような構成を有する逐次比較型ＡＤ変換器において用いられる電圧比較器１は、例えば、図３に示されるような構成を有する。即ち、差動増幅器１１、１２、終段増幅器１３を複数段容量結合により接続している。そして、各差動段には基準電圧ＶＲを供給するスイッチＳ５乃至Ｓ１０が接続されている。この回路の基本形は、例えば、非特許文献１に開示されている。

さらに、電圧比較器１において用いられる差動増幅器１１、１２は、例えば、図４に示す構成を有する。即ち、ゲート電極がそれぞれ接地されたトランジスタ１１１、１１２にそれぞれ正入力となるゲート電極を有するトランジスタ１１３と負入力となるゲート電極を有するトランジスタ１１４が直列に接続され、バイアス用のトランジスタ１１５を介して接地されている。また、電圧比較器１における終段増幅器１３は、例えば、図５に示すように、トランジスタ１３１乃至トランジスタ１４０が配線された構成を有する。

続いて、図３に示す従来の電圧比較器１の動作について説明する。当該電圧比較器１は、入力信号をサンプリングする動作と、電圧比較を行なう動作を交互に行なう。図３では、入力信号をサンプリングする際にオン状態にあるスイッチに対してはφ１を付記し、電圧比較を行なう際にオン状態にあるスイッチに対してはφ２を付記している。

まず、入力信号をサンプリングする動作について説明する。このタイミングにおいては、スイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオン状態にある。残りのスイッチＳ２、Ｓ４はオフ状態にある。まず、入力されたアナログ信号は、コンデンサＣ１に蓄えられる。基準となる電圧は、スイッチＳ５、Ｓ６を介して供給される電圧ＶＲとなる。

差動増幅器１１の入力電圧の双方は、基準電圧ＶＲであり、出力電圧は、オフセット電圧を増幅した電圧である。第２段の差動増幅器１２の入力端子は、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８を介して、差動増幅器１１の入力端子に接続されているため、当該差動増幅器１２の入力電圧も基準電圧ＶＲとなる。同様に第２段の差動増幅器１２の出力電圧も第１段の差動増幅器１１と同じように、オフセット電圧を増幅した電圧である。第３段も同様である。このように増幅段が容量結合され、各段とも基準電圧ＶＲが入力されているため、第１段のオフセット電圧が後段に伝わらない。従って、増幅回路全体のオフセット電圧は、最終段、即ち終段増幅器１３のオフセット電圧となる。このため、入力に換算したオフセット電圧は、この例のような３段構成では、前の２段分の利得分の１と見なすことができ、かなり小さくできる。

次に、電圧比較を行なう動作について説明する。この動作期間中は、図３においてφ２を付記したスイッチＳ２、Ｓ４がオン状態となり、その他のスイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオフ状態にある。そして、各差動段（差動増幅器１１、１２、終段増幅器１３）の入力は、スイッチＳ１５乃至Ｓ２０がオフ状態にあるため、基準電圧ＶＲとは切り離される。すると、差動増幅器１１、１２、終段増幅器１３は、入力の変化に応じて増幅を行なう。これにより、比較動作が行われる。
「Potential of MOS Technologies for Analog Integrated Circuits」, IEEE Journal of Solid-State Circuits, Vol. SC-13, No. 3, June 1978

サンプリング終了直前にパルス性の雑音が入る場合がある。この場合には、基準電圧ＶＲがスイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０により差動増幅器１１、１２、終段増幅器１３の各入力に供給されているため、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６との間で時定数を有するので基準電圧ＶＲから各スイッチＳ５乃至Ｓ１０を介して充電される経路は、この雑音に対して追従できない。他方、各差動増幅器１１、１２や終段増幅器１３の応答は十分に速い場合がある。

このような場合に、差動増幅器１１は、基準電圧ＶＲに固定されず、増幅を実行してしまう。そのため、増幅された雑音は、差動増幅器１１より出力され、コンデンサＣ３、Ｃ４に保持される。例えば、電圧振幅と同程度の電圧を生じさせる。そして、このような大きな電圧が生じた状態でサンプリング周期が終了することがある。

差動増幅器１１、１２は、応答を早くするためにオフセット電圧があっても出力電圧が飽和しないように１０倍程度の増幅率に設計され、容量結合して次の差動段に伝達されたときに電源電圧を超えないように出力振幅が電源電圧の半分より小さくなり電圧制限されるよう設計されている。電圧差が大きいまま比較動作に入ると、差動段の出力振幅が制限されているため、この電圧差を解消できず、電圧比較器が０又は１の状態を保持したままに固定されてしまう。その結果、ＡＤ変換器の出力がすべて０又は１のデータを出力してしまう。

このように、従来のＡＤ変換器では、サンプリング終了直前にパルス性の雑音が入ると、ＡＤ変換器の出力が全て１や全て０の出力をしてしまうことになる欠点があった。

本発明の目的は、かかる問題を解消することにあり、サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供することにある。

本発明にかかるＡＤ変換器は、アナログ信号の入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧供給手段から基準電圧が入力される第２の端子を有する電圧比較器と、当該電圧比較器の出力端子と接続された逐次比較レジスタと、当該逐次比較レジスタのデータをアナログ信号に変換し、前記電圧比較器の第１の入力端子に入力するＤＡ変換器を備えた逐次比較型のＡＤ変換器であって、前記電圧比較器は、容量対を介して直列に接続された２以上の差動増幅器と、前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ２１、Ｓ２２）と、前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ５、Ｓ６）と、前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ２３、Ｓ２４）を有し、入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするものである。

さらに、前記差動増幅器間の接続点と前記基準電圧供給手段との間に接続された第４のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ７、Ｓ８、Ｓ９、Ｓ１０）を備え、入力されたアナログ信号をサンプリングする場合には、前記第４のスイッチをオン状態にし、電圧比較を実行する場合には、前記第４のスイッチをオフ状態にしてもよい。

また、入力されたアナログ信号をサンプリングする場合には、前記差動増幅器より出力されたオフセット電圧を当該差動増幅器の出力側に設けられた容量に保持することが好ましい。

さらに、電圧比較を実行する場合には、前記差動増幅器は、入力されたアナログ信号に応じて増幅処理を実行するとよい。

本発明にかかる他のＡＤ変換器は、入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧が入力される第２の端子を有する電圧比較器と、当該電圧比較器の出力端子と接続された逐次比較レジスタと、当該逐次比較レジスタのデータをアナログ信号に変換し、前記電圧比較器の第１の入力端子に入力するＤＡ変換器を備えた逐次比較型のＡＤ変換器であって、前記電圧比較器は、容量対を介して直列に接続された２以上の差動増幅器と、入力されたアナログ信号をサンプリングする場合には、第１段目の差動増幅器の入力端子と、サンプリング容量を非接続状態にする手段を有するものである。

本発明にかかるサンプルホールド付き電圧比較器は、逐次比較型ＡＤ変換器において用いられ、入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧が入力される第２の端子を有するサンプルホールド付き電圧比較器であって、容量対を介して直列に接続された２以上の差動増幅器と、前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチと、前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチと、前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチを有し、入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするものである。

本発明によれば、サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供することができる。

本発明にかかる逐次比較型ＡＤ変換器の全体構成は、図２に示される通りである。当該ＡＤ変換器は、ＭＯＳ集積回路で実現され、電圧比較器１、逐次比較レジスタ２及びＤＡ変換器３を備えている。電圧比較器１は、入力されたアナログ信号をサンプリングする機能と電圧比較を行なう機能を併せ持っている。電圧比較器１の正入力端子は、サンプリング容量であるコンデンサＣ１と接続され、スイッチＳ１及びコンデンサＣ１を介してＡＤ変換の対象となるアナログ信号ＡＩＮが入力される。また、当該電圧比較器１の正入力端子とコンデンサＣ１との間の接続点は、スイッチＳ６を介して基準電圧ＶＲにバイアスされている。

このような構成を有する逐次比較型ＡＤ変換器において用いられる電圧比較器１は、図１に示されるような構成を有する。即ち、差動増幅器１１、１２、終段増幅器１３を複数段容量結合により接続している。即ち、差動増幅器１１と差動増幅器１２は、容量対であるコンデンサＣ３、Ｃ４により容量結合され、差動増幅器１２と終段増幅器１３は、容量対であるコンデンサＣ５、Ｃ６により容量結合されている。

そして、各差動段には基準電圧ＶＲを供給するスイッチＳ５乃至Ｓ１０が接続されている。より詳細には、コンデンサＣ１とスイッチＳ２１間の接続端子は、スイッチＳ６を介して基準電圧ＶＲの供給端子と接続されている。尚、基準電圧は図示しない基準電圧供給手段から供給されている。また、コンデンサＣ２とスイッチＳ２２の間の接続点も、スイッチＳ５を介して基準電圧ＶＲの供給端子と接続されている。同様に、スイッチＳ２１と差動増幅器１１の正入力端子間の接続点も、スイッチＳ２４を介して電圧ＶＲの供給端子と接続され、スイッチＳ２２と差動増幅器１１の負入力端子間の接続点も電圧ＶＲの供給端子と接続されている。さらに、コンデンサＣ３と差動増幅器１２の正入力端子間の接続点及びコンデンサＣ４と差動増幅器１２の負入力端子間の接続点はそれぞれスイッチＳ８、スイッチＳ７を介して電圧ＶＲの供給端子と接続されている。そして、コンデンサＣ５と終段増幅器１３の正入力端子間の接続点及びコンデンサＣ６と終段増幅器１３の負入力端子間の接続点はそれぞれスイッチＳ１０、スイッチＳ９を介して電圧ＶＲの供給端子と接続されている。

電圧比較器１において用いられる差動増幅器１１、１２は、例えば、図４に示す構成を有する。また、電圧比較器１における終段増幅器１３は、例えば、図５に示す構成を有する。

続いて、図１に示す本発明にかかる電圧比較器１の動作について説明する。当該電圧比較器１は、入力信号をサンプリングする動作と、電圧比較を行なう動作を交互に行なう。図１では、入力信号をサンプリングする際にオン状態にあるスイッチに対してはφ１を付記し、電圧比較を行なう際にオン状態にあるスイッチに対してはφ２を付記している。

まず、入力信号をサンプリングする動作について説明する。図１に示す電圧比較器１では、スイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ２３、Ｓ２４がオン状態にある。残りのスイッチＳ２、Ｓ４、Ｓ２１、Ｓ２２はオフ状態にある。

まず、入力されたアナログ信号は、コンデンサＣ１に蓄えられる。コンデンサＣ２には、オン状態にあるスイッチ２を介して供給された基準電圧ＶＲによって充電される。差動増幅器１１の負入力端子のそれぞれの間にも基準電圧ＶＲが供給される。

差動増幅器１１の入力電圧の双方は、オン状態にあるスイッチＳ２３及びＳ２４を介して基準電圧ＶＲが供給されるため基準電圧ＶＲであり、出力電圧は、オフセット電圧を増幅した電圧である。第２段の差動増幅器１２の入力端子は、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８を介して、差動増幅器１１の入力端子に接続されているため、当該差動増幅器１２の入力電圧も電圧ＶＲとなる。同様に第２段の差動増幅器１２の出力電圧も第１段の差動増幅器１１と同じように、オフセット電圧を増幅した電圧である。第３段も同様である。このように増幅段が容量結合され、各段とも基準電圧ＶＲが入力されているため、第１段のオフセット電圧が後段に伝わらない。従って、増幅回路全体のオフセット電圧は、最終段、即ち終段増幅器１３のオフセット電圧となる。このため、入力に換算したオフセット電圧は、この例のような３段構成では、前の２段分の利得分の１と見なすことができ、かなり小さくできる。

次に、電圧比較を行なう動作について説明する。この動作期間中は、図１においてφ２を付記したスイッチＳ２、Ｓ４がオン状態となり、その他のスイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオフ状態にある。このタイミングにおいては、図２に示す逐次変換型ＡＤ変換器は、スイッチＳ１がオフ状態にあり、スイッチＳ２がオン状態にある。そして、各差動段（差動増幅器１１、１２、終段増幅器１３）の入力は、スイッチＳ１５乃至Ｓ２０がオフ状態にあるため、基準電圧ＶＲとは切り離される。すると、差動増幅器１１、１２、終段増幅器１３は、入力の変化に応じて増幅を行なう。これにより、比較動作が行われる。

ここで、サンプリング終了直前にパルス性の雑音（ノイズ）が入った場合について説明する。この場合には、基準電圧ＶＲがスイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０により差動増幅器１１、１２、終段増幅器１３の各入力に供給されているため、サンプリング容量であるコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６との間で時定数を有するので電圧ＶＲから各スイッチＳ５乃至Ｓ１０を介して充電される経路は、この雑音に対して追従できない。

他方、各差動増幅器１１、１２や終段増幅器１３の応答は十分に速い場合があるが、本発明においては、差動増幅器１１の正入力端子とコンデンサＣ１間に設けられたスイッチＳ２１がオフ状態あるため、パルス性の雑音は、差動増幅器１１に対して伝達されない。パルス性の雑音はコンデンサＣ１とスイッチＳ２１間の接続点からオン状態にあるスイッチＳ６を経て、オン状態にあるスイッチＳ２３及びＳ２４を経て差動増幅器１１の正入力端子及び負入力端子のそれぞれに入力される。しかしながら、差動増幅器１１の正入力端子と負入力端子には略同様の振幅を有する雑音が入力されるに過ぎないため、正入力端子と負入力端子間の信号差は顕著でないため、差動増幅器１１からの出力信号に当該雑音は殆ど現れない。

同様にして、差動増幅器１２及び終段増幅器１３に対してもそれぞれスイッチＳ７、Ｓ８、Ｓ９、Ｓ１０を介してパルス性の雑音が入力されるが、それぞれの出力信号に当該雑音は殆ど現れない。従って、電圧比較器が０又は１の状態を保持したままに固定されてしまうという障害が発生せず、ＡＤ変換器の出力もすべて０又は１のデータを出力することはない。

尚、上述の例では、差動増幅器１１、１２は２段構成を有するが３段構成であってもよい。

本発明によるＡＤ変換器の電圧比較器の構成を示す回路図である。ＡＤ変換器の構成を示す回路図である。従来のＡＤ変換器の電圧比較器の構成を示す回路図である。ＡＤ変換器の電圧比較器における差動増幅回路の構成を示す回路図である。ＡＤ変換器の電圧比較器における終段増幅器の構成を示す回路図である。

符号の説明

１電圧比較器
２逐次比較レジスタ
３ＤＡ変換器
１１差動増幅器
１２差動増幅器
１３終段増幅器
Ｃ１〜Ｃ６コンデンサ
Ｓ１〜Ｓ２４スイッチ

Claims

アナログ信号の入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧供給手段から基準電圧が入力される第２の端子を有する電圧比較器と、
当該電圧比較器の出力端子と接続された逐次比較レジスタと、
当該逐次比較レジスタのデータをアナログ信号に変換し、前記電圧比較器の第１の入力端子に入力するＤＡ変換器を備えた逐次比較型のＡＤ変換器であって、
前記電圧比較器は、
容量対を介して直列に接続された２以上の差動増幅器と、
前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチと、
前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチと、
前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチを有し、
入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、
電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするＡＤ変換器。
前記差動増幅器間の接続点と前記基準電圧供給手段との間に接続された第４のスイッチを備え、入力されたアナログ信号をサンプリングする場合には、前記第４のスイッチをオン状態にし、電圧比較を実行する場合には、前記第４のスイッチをオフ状態にする請求項１記載のＡＤ変換器。
入力されたアナログ信号をサンプリングする場合には、前記差動増幅器より出力されたオフセット電圧を当該差動増幅器の出力側に設けられた容量に保持することを特徴とする請求項１記載のＡＤ変換器。
電圧比較を実行する場合には、前記差動増幅器は、入力されたアナログ信号に応じて増幅処理を実行する請求項１記載のＡＤ変換器。
逐次比較型ＡＤ変換器において用いられ、入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧が入力される第２の端子を有するサンプルホールド付き電圧比較器であって、
容量対を介して直列に接続された２以上の差動増幅器と、
前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチと、
前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチと、
前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチを有し、
入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、
電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするサンプルホールド付き電圧比較器。