JP3037502B2 - スイッチトキャパシタサンプルホールド遅延回路 - Google Patents
スイッチトキャパシタサンプルホールド遅延回路Info
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Description
【0001】
【産業上の利用分野】本発明は通信、信号処理、計測、
制御システムで用いられるスイッチトキャパシタサンプ
ルホールド遅延回路に関する。
制御システムで用いられるスイッチトキャパシタサンプ
ルホールド遅延回路に関する。
【0002】
【従来の技術】図3は従来のスイッチトキャパシタ(以
下SCと略す。)サンプルホールド遅延回路の構成を示
し、図4はこの回路のスイッチ駆動用クロックφ1 ,φ
2 のタイミングチャートと入力電圧Viの波形および出
力電圧Voの波形を示している。ただし、図4における
tは時刻、Tsはサンプリング周期、nは任意の整数で
ある。図3において、101は入力信号が印加される入
力端子、102,103は図4に示すクロックφ1 がオ
ンの時点で導通状態となるスイッチ、104はスイッチ
102,103を通して入力電圧Viと出力電圧Voの
差の電圧Vi−Voを充電するための容量値Cのキャパ
シタ、105,106はクロックφ2 がオンの時点で導
通状態となり、キャパシタ104に充電されていた電荷
C(Vi−Vo)を放電させるためのスイッチ、107
はキャパシタ104からの放電電荷を積分用キャパシタ
108に取り込み、最終出力電圧Voを発生するための
オペアンプ、108はクロックφ2 がオンの時点でキャ
パシタ104からの放電電圧C(Vi−Vo)を取り込
み、今まで充電されていた出力電圧Voを打ち消し、新
たに1/2サンプル周期前の入力電圧Viを充電するた
めのキャパシタ、109はオペアンプ107の出力電圧
を検出するための出力端子である。
下SCと略す。)サンプルホールド遅延回路の構成を示
し、図4はこの回路のスイッチ駆動用クロックφ1 ,φ
2 のタイミングチャートと入力電圧Viの波形および出
力電圧Voの波形を示している。ただし、図4における
tは時刻、Tsはサンプリング周期、nは任意の整数で
ある。図3において、101は入力信号が印加される入
力端子、102,103は図4に示すクロックφ1 がオ
ンの時点で導通状態となるスイッチ、104はスイッチ
102,103を通して入力電圧Viと出力電圧Voの
差の電圧Vi−Voを充電するための容量値Cのキャパ
シタ、105,106はクロックφ2 がオンの時点で導
通状態となり、キャパシタ104に充電されていた電荷
C(Vi−Vo)を放電させるためのスイッチ、107
はキャパシタ104からの放電電荷を積分用キャパシタ
108に取り込み、最終出力電圧Voを発生するための
オペアンプ、108はクロックφ2 がオンの時点でキャ
パシタ104からの放電電圧C(Vi−Vo)を取り込
み、今まで充電されていた出力電圧Voを打ち消し、新
たに1/2サンプル周期前の入力電圧Viを充電するた
めのキャパシタ、109はオペアンプ107の出力電圧
を検出するための出力端子である。
【0003】次に上記従来例の動作について説明する。
図4において、クロックφ1 がオンである時刻t=(n
−1)Tsでは、図3に示すキャパシタ104にはC
(Vi(n−1)−Vo(n−1))の電荷が充電され
る。次にクロックφ2 がオンである時刻t={n−(1
/2)}Tsでは、キャパシタ104の電荷がキャパシ
タ108に放電され、キャパシタ108の電荷は、 CVo{n−(1/2)}=CVo(n−1)+C{Vi(n−1) −Vo(n−1} =CVi(n−1) ・・・(1) となり、出力電圧Vo{n−(1/2)}は、 Vo{n−(1/2)}=Vi(n−1) ・・・(2) となる。この結果、図4に示すように、1/2サンプル
周期(Ts/2)の遅延が得られる。なお、クロックφ
2 がオンの期間以外では、キャパシタ108への電荷の
流入がないため、出力電圧Voはホールドされる。
図4において、クロックφ1 がオンである時刻t=(n
−1)Tsでは、図3に示すキャパシタ104にはC
(Vi(n−1)−Vo(n−1))の電荷が充電され
る。次にクロックφ2 がオンである時刻t={n−(1
/2)}Tsでは、キャパシタ104の電荷がキャパシ
タ108に放電され、キャパシタ108の電荷は、 CVo{n−(1/2)}=CVo(n−1)+C{Vi(n−1) −Vo(n−1} =CVi(n−1) ・・・(1) となり、出力電圧Vo{n−(1/2)}は、 Vo{n−(1/2)}=Vi(n−1) ・・・(2) となる。この結果、図4に示すように、1/2サンプル
周期(Ts/2)の遅延が得られる。なお、クロックφ
2 がオンの期間以外では、キャパシタ108への電荷の
流入がないため、出力電圧Voはホールドされる。
【0004】このように、上記従来のSCサンプルホー
ルド遅延回路でも、1/2サンプル周期のサンプルホー
ルド遅延が得られ、この回路を多段縦続接続することで
長時間遅延が実現される。
ルド遅延回路でも、1/2サンプル周期のサンプルホー
ルド遅延が得られ、この回路を多段縦続接続することで
長時間遅延が実現される。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来のSCサンプルホールド遅延回路では、1/2サンプ
ル周期の遅延しか得られないため、長時間の遅延を実現
するためには、この回路を縦続接続する段数が多くな
り、使用するオペアンプの数も増え、回路規模と消費電
力が増加してしまうという問題があった。
来のSCサンプルホールド遅延回路では、1/2サンプ
ル周期の遅延しか得られないため、長時間の遅延を実現
するためには、この回路を縦続接続する段数が多くな
り、使用するオペアンプの数も増え、回路規模と消費電
力が増加してしまうという問題があった。
【0006】本発明は、このような従来の問題を解決す
るものであり、1個のオペアンプを用いた構成で、従来
の2倍である1サンプル周期の遅延が得られるように
し、長時間の遅延を実現する際にも縦続接続の必要段数
を減らし、回路規模と消費電力の低減を図ることのでき
る優れたSCサンプルホールド遅延回路を提供すること
を目的とする。
るものであり、1個のオペアンプを用いた構成で、従来
の2倍である1サンプル周期の遅延が得られるように
し、長時間の遅延を実現する際にも縦続接続の必要段数
を減らし、回路規模と消費電力の低減を図ることのでき
る優れたSCサンプルホールド遅延回路を提供すること
を目的とする。
【0007】
【課題を解決するための手段】本発明は、上記目的を達
成するために、サンプリング周波数に等しく互いに重な
り合わない第1および第2のクロックで制御され、第1
のクロックがオンの時点でそれぞれ導通状態となる第1
および第2のスイッチと、この第1および第2のスイッ
チを通して入力電圧Viと出力電圧Voの差の電圧Vi
−Voが充電される容量値2Cの第1のキャパシタと、
第1のクロックがオンの時点で導通状態となる第3のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値2Cの第2のキャパシタと、
第2のクロックがオンの時点で導通状態となり、接地
点、第1のキャパシタ、第2のキャパシタ、接地点とい
う形の直列接続状態を作り、第1および第2のキャパシ
タにそれぞれ±C(Vi−Vo)の電荷を充電させるた
めの第4および第5のスイッチと、再び第1のクロック
がオンの時点で第2のキャパシタからの放電電荷C(V
i−Vo)を取り込み、今まで充電していたオペアンプ
の出力電圧Voを打ち消し、新たに1サンプル周期前の
入力電圧Viを充電するための積分用キャパシタである
容量値Cの第3のキャパシタと、この第3のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたものである。
成するために、サンプリング周波数に等しく互いに重な
り合わない第1および第2のクロックで制御され、第1
のクロックがオンの時点でそれぞれ導通状態となる第1
および第2のスイッチと、この第1および第2のスイッ
チを通して入力電圧Viと出力電圧Voの差の電圧Vi
−Voが充電される容量値2Cの第1のキャパシタと、
第1のクロックがオンの時点で導通状態となる第3のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値2Cの第2のキャパシタと、
第2のクロックがオンの時点で導通状態となり、接地
点、第1のキャパシタ、第2のキャパシタ、接地点とい
う形の直列接続状態を作り、第1および第2のキャパシ
タにそれぞれ±C(Vi−Vo)の電荷を充電させるた
めの第4および第5のスイッチと、再び第1のクロック
がオンの時点で第2のキャパシタからの放電電荷C(V
i−Vo)を取り込み、今まで充電していたオペアンプ
の出力電圧Voを打ち消し、新たに1サンプル周期前の
入力電圧Viを充電するための積分用キャパシタである
容量値Cの第3のキャパシタと、この第3のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたものである。
【0008】
【作用】したがって、本発明によれば、第1のクロック
がオンの時点で入力電圧Viと出力電圧Voの差の電圧
を第1のキャパシタに取り込み、第2のクロックがオン
の時点で、この第1のキャパシタに充電された電荷を、
従来のように則、出力に関わる積分用キャパシタに放電
するのではなく、この時点で、一度第2のキャパシタに
転送し、再び第1のクロックがオンの時点で、第2のキ
ャパシタに充電されていた電荷を出力に関わる積分用キ
ャパシタに転送することにより、入力信号を取り込んで
1サンプル周期後にその信号を出力することができ、従
来の遅延量の2倍である1サンプル周期のサンプルホー
ルド遅延が得られ、長時間の遅延を実現する上でも、従
来のサンプルホールド遅延回路を縦続接続するよりも少
ない段数を縦続接続することで所望の遅延量を実現し、
回路規模と消費電力の低減を図ることができるという効
果を有する。
がオンの時点で入力電圧Viと出力電圧Voの差の電圧
を第1のキャパシタに取り込み、第2のクロックがオン
の時点で、この第1のキャパシタに充電された電荷を、
従来のように則、出力に関わる積分用キャパシタに放電
するのではなく、この時点で、一度第2のキャパシタに
転送し、再び第1のクロックがオンの時点で、第2のキ
ャパシタに充電されていた電荷を出力に関わる積分用キ
ャパシタに転送することにより、入力信号を取り込んで
1サンプル周期後にその信号を出力することができ、従
来の遅延量の2倍である1サンプル周期のサンプルホー
ルド遅延が得られ、長時間の遅延を実現する上でも、従
来のサンプルホールド遅延回路を縦続接続するよりも少
ない段数を縦続接続することで所望の遅延量を実現し、
回路規模と消費電力の低減を図ることができるという効
果を有する。
【0009】
【実施例】図1は本発明の一実施例におけるSCサンプ
ルホールド遅延回路の構成を示し、図2はこの回路にお
けるサンプリング周波数に等しく互いに重なり合わない
第1および第2のスイッチ駆動用クロックφ1 ,φ2 の
タイミングチャートを入力電圧Viの波形および出力電
圧Voの波形を示している。ただし図2におけるtは時
刻、Tsはサンプリング周期、nは任意の整数である。
図1において、1は入力信号が印加される入力端子、2
および3は図2に示す第1のクロックφ1 がオンの時点
で導通状態となる第1および第2のスイッチ、4は第1
および第2のスイッチ2,3を通して、入力電圧Viと
出力電圧Voの差の電圧Vi−Voを充電する容量値2
Cの第1のキャパシタ、5は第1のクロックφ1 がオン
の時点で導通状態となる第3のスイッチ6を通して充電
されていた電荷を放電して0となる容量値2Cの第2の
キャパシタ、7および8は第2のクロックφ2 がオンの
時点で導通状態となり、接地点、第1のキャパシタ4、
第2のキャパシタ5、接地点という形の直列接続状態を
作り、第1および第2のキャパシタ4,5にそれぞれ±
C(Vi−Vo)の電荷を充電させるための第4および
第5のスイッチ、9は再び第1のクロックφ1 がオンの
時点で第2のキャパシタ5からの放電電荷C(Vi−V
o)を取り込み、今まで充電されていたオペアンプ10
の出力電圧Voを打ち消し、新たに1サンプル周期前の
入力電圧Viを充電するための積分用キャパシタである
容量値Cの第3のキャパシタ、10は第3のキャパシタ
9の充電電圧を出力するためのオペアンプ、11はオペ
アンプ10の出力電圧Voを検出するための出力端子で
ある。
ルホールド遅延回路の構成を示し、図2はこの回路にお
けるサンプリング周波数に等しく互いに重なり合わない
第1および第2のスイッチ駆動用クロックφ1 ,φ2 の
タイミングチャートを入力電圧Viの波形および出力電
圧Voの波形を示している。ただし図2におけるtは時
刻、Tsはサンプリング周期、nは任意の整数である。
図1において、1は入力信号が印加される入力端子、2
および3は図2に示す第1のクロックφ1 がオンの時点
で導通状態となる第1および第2のスイッチ、4は第1
および第2のスイッチ2,3を通して、入力電圧Viと
出力電圧Voの差の電圧Vi−Voを充電する容量値2
Cの第1のキャパシタ、5は第1のクロックφ1 がオン
の時点で導通状態となる第3のスイッチ6を通して充電
されていた電荷を放電して0となる容量値2Cの第2の
キャパシタ、7および8は第2のクロックφ2 がオンの
時点で導通状態となり、接地点、第1のキャパシタ4、
第2のキャパシタ5、接地点という形の直列接続状態を
作り、第1および第2のキャパシタ4,5にそれぞれ±
C(Vi−Vo)の電荷を充電させるための第4および
第5のスイッチ、9は再び第1のクロックφ1 がオンの
時点で第2のキャパシタ5からの放電電荷C(Vi−V
o)を取り込み、今まで充電されていたオペアンプ10
の出力電圧Voを打ち消し、新たに1サンプル周期前の
入力電圧Viを充電するための積分用キャパシタである
容量値Cの第3のキャパシタ、10は第3のキャパシタ
9の充電電圧を出力するためのオペアンプ、11はオペ
アンプ10の出力電圧Voを検出するための出力端子で
ある。
【0010】次に上記実施例の動作について図1に基づ
いて、図2を参照しながら説明する。図2において、第
1のクロックφ1 がオンである時刻t=(n−1)Ts
では、図1に示す第1のキャパシタ4には2C{Vi
(n−1)−Vo(n−1)}なる電荷が充電される。
また第2のキャパシタ5の電荷は放電されて0となる。
さらに第3のキャパシタ9には、CVo(n−1)なる
電荷が充電される。次に第2のクロックφ2 がオンであ
る時刻t={n−(1/2)}Tsでは、第1および第
2のキャパシタ4,5は直列接続となり、この2つのキ
ャパシタ4,5の間で電荷の移動が生じ、その結果、第
1のキャパシタ4には、C{Vi(n−1)−Vo(n
−1)}なる電荷が充電され、第2のキャパシタ5に
は、−C{Vi(n−1)−Vo(n−1)}なる電荷
が充電される。一方第3のキャパシタ9には、この時点
で電荷の流入がないため、電荷はCVo(n−1)がそ
のまま保持され、出力電圧もVo(n−1)がホールド
されている。そして、再び第1のクロックφ1 がオンと
なる時刻t=nTsでは、第2のキャパシタ5の電荷が
第3のキャパシタ9に放電され、第3のキャパシタ9の
電荷は、 CVo(n)=CVo(n−1)+C{Vi(n−1)−Vo(n−1)} =CVi(n−1) ・・・(3) となり、出力電圧Vo(n)は、 Vo(n)=Vi(n−1) ・・・(4) となる。この結果、図2に示すように、1サンプル周期
(Ts)の遅延が得られる。なお前記したように、第1
のクロックφ1 がオンの期間以外では、第3のキャパシ
タ9への電荷の流入がないため、出力電圧Voはホール
ドされる。
いて、図2を参照しながら説明する。図2において、第
1のクロックφ1 がオンである時刻t=(n−1)Ts
では、図1に示す第1のキャパシタ4には2C{Vi
(n−1)−Vo(n−1)}なる電荷が充電される。
また第2のキャパシタ5の電荷は放電されて0となる。
さらに第3のキャパシタ9には、CVo(n−1)なる
電荷が充電される。次に第2のクロックφ2 がオンであ
る時刻t={n−(1/2)}Tsでは、第1および第
2のキャパシタ4,5は直列接続となり、この2つのキ
ャパシタ4,5の間で電荷の移動が生じ、その結果、第
1のキャパシタ4には、C{Vi(n−1)−Vo(n
−1)}なる電荷が充電され、第2のキャパシタ5に
は、−C{Vi(n−1)−Vo(n−1)}なる電荷
が充電される。一方第3のキャパシタ9には、この時点
で電荷の流入がないため、電荷はCVo(n−1)がそ
のまま保持され、出力電圧もVo(n−1)がホールド
されている。そして、再び第1のクロックφ1 がオンと
なる時刻t=nTsでは、第2のキャパシタ5の電荷が
第3のキャパシタ9に放電され、第3のキャパシタ9の
電荷は、 CVo(n)=CVo(n−1)+C{Vi(n−1)−Vo(n−1)} =CVi(n−1) ・・・(3) となり、出力電圧Vo(n)は、 Vo(n)=Vi(n−1) ・・・(4) となる。この結果、図2に示すように、1サンプル周期
(Ts)の遅延が得られる。なお前記したように、第1
のクロックφ1 がオンの期間以外では、第3のキャパシ
タ9への電荷の流入がないため、出力電圧Voはホール
ドされる。
【0011】このように、上記実施例によれば、入力か
ら出力にかけての電荷の転送を、従来とは異なり2つの
キャパシタ4,5を用いて順次行なっているため、遅延
量も従来の2倍の1サンプル周期の遅延が得られる。こ
の結果、長時間の遅延を実現する際には、従来のサンプ
ルホールド回路よりも少ない段数を縦続接続することに
より、所望の遅延量が得られ、回路規模と消費電力の低
減を図ることができるという効果を有する。
ら出力にかけての電荷の転送を、従来とは異なり2つの
キャパシタ4,5を用いて順次行なっているため、遅延
量も従来の2倍の1サンプル周期の遅延が得られる。こ
の結果、長時間の遅延を実現する際には、従来のサンプ
ルホールド回路よりも少ない段数を縦続接続することに
より、所望の遅延量が得られ、回路規模と消費電力の低
減を図ることができるという効果を有する。
【0012】
【発明の効果】本発明は、上記実施例から明らかなよう
に、オペアンプを1個用いた構成でも従来のSCサンプ
ルホールド遅延回路の遅延量の2倍である1サンプル周
期の遅延を実現することができ、その結果、長時間の遅
延を実現する際にも、従来のSCサンプルホールド遅延
回路よりも少ない段数を縦続接続するだけで所望の遅延
量が得られ、回路規模も消費電力の低減を図ることがで
きるという効果を有する。
に、オペアンプを1個用いた構成でも従来のSCサンプ
ルホールド遅延回路の遅延量の2倍である1サンプル周
期の遅延を実現することができ、その結果、長時間の遅
延を実現する際にも、従来のSCサンプルホールド遅延
回路よりも少ない段数を縦続接続するだけで所望の遅延
量が得られ、回路規模も消費電力の低減を図ることがで
きるという効果を有する。
【図1】本発明の一実施例におけるスイッチトキャパシ
タサンプルホールド遅延回路の回路図
タサンプルホールド遅延回路の回路図
【図2】同回路のスイッチ駆動用クロックのタイミング
チャートと入力電圧および出力電圧の波形図
チャートと入力電圧および出力電圧の波形図
【図3】従来のスイッチトキャパシタサンプルホールド
遅延回路の回路図
遅延回路の回路図
【図4】同回路のスイッチ駆動用クロックのタイミング
チャートと入力電圧および出力電圧の波形図
チャートと入力電圧および出力電圧の波形図
1 入力端子 2 第1のスイッチ 3 第2のスイッチ 4 第1のキャパシタ 5 第2のキャパシタ 6 第3のスイッチ 7 第4のスイッチ 8 第5のスイッチ 9 第3のキャパシタ 10 オペアンプ 11 出力端子
Claims (1)
- 【請求項1】 サンプリング周波数に等しく互いに重な
り合わない第1および第2のクロックで制御され、第1
のクロックがオンの時点でそれぞれ導通状態となる第1
および第2のスイッチと、この第1および第2のスイッ
チを通して入力電圧Viと出力電圧Voの差の電圧Vi
−Voが充電される容量値2Cの第1のキャパシタと、
第1のクロックがオンの時点で導通状態となる第3のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値2Cの第2のキャパシタと、
第2のクロックがオンの時点で導通状態となり、接地
点、第1のキャパシタ、第2のキャパシタ、接地点とい
う形の直列接続状態を作り、第1および第2のキャパシ
タにそれぞれ±C(Vi−Vo)の電荷を充電させるた
めの第4および第5のスイッチと、再び第1のクロック
がオンの時点で第2のキャパシタからの放電電荷C(V
i−Vo)を取り込み、今まで充電していたオペアンプ
の出力電圧Voを打ち消し、新たに1サンプル周期前の
入力電圧Viを充電するための積分用キャパシタである
容量値Cの第3のキャパシタと、この第3のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたスイッチトキャパシタサンプルホールド遅延回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4085402A JP3037502B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4085402A JP3037502B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05290596A JPH05290596A (ja) | 1993-11-05 |
JP3037502B2 true JP3037502B2 (ja) | 2000-04-24 |
Family
ID=13857796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4085402A Expired - Fee Related JP3037502B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3037502B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103384152B (zh) * | 2012-05-03 | 2016-11-23 | 联发科技(新加坡)私人有限公司 | 模数转换器、模数转换方法及集成电路芯片 |
CN112088466B (zh) * | 2018-05-14 | 2024-04-26 | 三菱电机株式会社 | 有源相控阵天线 |
CN115940932B (zh) * | 2021-08-19 | 2023-11-21 | 辉芒微电子(深圳)股份有限公司 | 多路信号加法电路以及多路信号加法的实现方法 |
-
1992
- 1992-04-07 JP JP4085402A patent/JP3037502B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05290596A (ja) | 1993-11-05 |
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