JPH01202925A - アナログ／ディジタル―ディジタル／アナログ共用変換器 - Google Patents
アナログ／ディジタル―ディジタル／アナログ共用変換器Info
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- JPH01202925A JPH01202925A JP63028472A JP2847288A JPH01202925A JP H01202925 A JPH01202925 A JP H01202925A JP 63028472 A JP63028472 A JP 63028472A JP 2847288 A JP2847288 A JP 2847288A JP H01202925 A JPH01202925 A JP H01202925A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、モノリシック集積回路（以下、モノリシック
ＩＣという）において、アナログ信号をディジタル信号
に変換すると共に、ディジタル信号をアナログ信号に変
換するアナログ／ディジタル−ディジタル／アナログ共
用変換器に関するものである。
ＩＣという）において、アナログ信号をディジタル信号
に変換すると共に、ディジタル信号をアナログ信号に変
換するアナログ／ディジタル−ディジタル／アナログ共
用変換器に関するものである。
（従来の技術）
従来、アナログ７／デイジタル変換器（以下、Ａ／Ｄ変
換器という）とディジタル／アナログ変換器（以下、Ｄ
／Ａ変換器という）とは、別個の回路で構成され、集績
回路（以下、ＩＣという）化に適するように種々の改良
か行われている。
換器という）とディジタル／アナログ変換器（以下、Ｄ
／Ａ変換器という）とは、別個の回路で構成され、集績
回路（以下、ＩＣという）化に適するように種々の改良
か行われている。
例えば、Ａ／Ｄ変換器としては、米山著ｒＡ／Ｄコンバ
ータ入門」１版（昭５８−．９−２５）オーム社、Ｐ、
９９−１０９、及び特願昭５９−１５１４１０号明細書
に記載される逐次比較方式の電荷比較型Ａ／Ｄ変換器が
ある。
ータ入門」１版（昭５８−．９−２５）オーム社、Ｐ、
９９−１０９、及び特願昭５９−１５１４１０号明細書
に記載される逐次比較方式の電荷比較型Ａ／Ｄ変換器が
ある。
特願昭５９−１５１４１０号明細書に記載された逐次比
較方式の電荷比較型Ａ／Ｄ変換器は、重み付けされた複
数の容量からなる容量アレイを備え、その容量アレイに
接続されたスイッチアレイを切換え、コンパレータによ
って該容量アレイの電圧値をアナログ出力と比較し、そ
の比較結果を逐次比較レジスタに取込み、その逐次比較
レジスタによってアナログ入力に等しいスイッチアレイ
のスイッチ接続状態を作り、その逐次比較レジスタの出
力をラッチ回路を通してディジタル信号の形で出力する
ようになっていた。
較方式の電荷比較型Ａ／Ｄ変換器は、重み付けされた複
数の容量からなる容量アレイを備え、その容量アレイに
接続されたスイッチアレイを切換え、コンパレータによ
って該容量アレイの電圧値をアナログ出力と比較し、そ
の比較結果を逐次比較レジスタに取込み、その逐次比較
レジスタによってアナログ入力に等しいスイッチアレイ
のスイッチ接続状態を作り、その逐次比較レジスタの出
力をラッチ回路を通してディジタル信号の形で出力する
ようになっていた。
この種のＡ／Ｄ変換器では、容量アレイの形成面積を小
さくでき、それによってチップ面積の縮小化が可能にな
るという利点を有している。
さくでき、それによってチップ面積の縮小化が可能にな
るという利点を有している。
（発明が解決しようとする課題）
しかしながら、」二記構成のＡ／Ｄ変換器では、Ａ／Ｄ
変換のみを行うなめ、Ｄ／Ａ変換を必要とする場合には
同一基板上に別途Ｄ／Ａ変換器を形成しなければならず
、それによってＩＣチップサイズが大きくなって高集積
化によるチップサイズの縮小化が困難であるという問題
点があった。
変換のみを行うなめ、Ｄ／Ａ変換を必要とする場合には
同一基板上に別途Ｄ／Ａ変換器を形成しなければならず
、それによってＩＣチップサイズが大きくなって高集積
化によるチップサイズの縮小化が困難であるという問題
点があった。
本発明は前記従来技術が持っていた課題として、Ａ／Ｄ
変換器及びＤ／Ａ変換器のチップサイズの縮小化が困難
である点について解決したＡ／Ｉ）−Ｄ／Ａ共用変ｊｆ
Ａ器を提供するものである。
変換器及びＤ／Ａ変換器のチップサイズの縮小化が困難
である点について解決したＡ／Ｉ）−Ｄ／Ａ共用変ｊｆ
Ａ器を提供するものである。
（課題を解決するだめの手段）
本発明は前記課題を解決するなめに、Ａ／Ｄ −Ｄ／Ａ
共用変換器を少なくとも、重み付けされた複数の容量を
有しそれらの容量の一端がノードに共通接続された容量
アレイと、アナログ入力端子に供給されるアナログ入力
、及び複数の基準電圧のうちのいずれか１つを切換え入
力して前記各容量の他端に与える複数のスイッチからな
るスイッチアレイと、外部信号により入力極性が切換え
られる反転入力端子及び非反転入力端子を有し、それら
２つの入力端子にそれぞれ入力される前記ノードの電圧
と複数の基準電圧のうちの１つとを比較する極性変換付
きのコンパレータと、前記コンパレータの出力側に接続
されたアナログ出力端子と、前記コンパレータの出力を
制御信号によって順次取込む逐次比較レジスタと、ディ
ジタル入力端子から供給されるディジタル入力と前記逐
次比較レジスタの出力のいずれか一方を前記外部信号に
よって選択的に入力しそれを一時保持するセレクタ付き
ラッチ回路と、前記ラッチ回路の出力側に接続されたデ
ィジタル出力端子と、前記ラッチ回路の出力に基づき前
記複数のスイッチを切換え動作させるためのスイッチ切
換信号及び前記制御信号を出力するタイミング発生回路
とで、構成したものである。
共用変換器を少なくとも、重み付けされた複数の容量を
有しそれらの容量の一端がノードに共通接続された容量
アレイと、アナログ入力端子に供給されるアナログ入力
、及び複数の基準電圧のうちのいずれか１つを切換え入
力して前記各容量の他端に与える複数のスイッチからな
るスイッチアレイと、外部信号により入力極性が切換え
られる反転入力端子及び非反転入力端子を有し、それら
２つの入力端子にそれぞれ入力される前記ノードの電圧
と複数の基準電圧のうちの１つとを比較する極性変換付
きのコンパレータと、前記コンパレータの出力側に接続
されたアナログ出力端子と、前記コンパレータの出力を
制御信号によって順次取込む逐次比較レジスタと、ディ
ジタル入力端子から供給されるディジタル入力と前記逐
次比較レジスタの出力のいずれか一方を前記外部信号に
よって選択的に入力しそれを一時保持するセレクタ付き
ラッチ回路と、前記ラッチ回路の出力側に接続されたデ
ィジタル出力端子と、前記ラッチ回路の出力に基づき前
記複数のスイッチを切換え動作させるためのスイッチ切
換信号及び前記制御信号を出力するタイミング発生回路
とで、構成したものである。
（作用）
本発明によれば、以上のようにＡ ／ Ｄ −Ｄ ／
Ａ共用変換器を構成したので、逐次比較レジスタから出
力される信号により、ラッチ回路及びタイミング発生回
路を通してスイッチアレイの各スイッチを切換え、容量
アレイの共通接続ノード上の電圧と基準電圧とをコンパ
レータで比較すれば、アナログ入力に対応するディジタ
ル信号をテ゛イジタル出力端子から得られる。また、外
部信号によりコンパレータ及びラッチ回路の動作モード
を切換えれば、ラッチ回路はテ゛イジタル入力をラッチ
し、そのラッチデータにより、タイミング発生回路を通
してスイッチアレイの各スイッチが切換えられる。そし
て容量アレイの共通接続ノード上の電圧は、コンパレー
タでインピーダンス変換され、ディジタル入力に対応す
るアナログ出力がアナログ出力端子から送出される。こ
れにより、Ａ／Ｄ変換処理とＤ／Ａ変換処理が行え、部
品点数の減少によるチップサイズの縮小化が図れる。従
って前記問題点を除去できるのである。
Ａ共用変換器を構成したので、逐次比較レジスタから出
力される信号により、ラッチ回路及びタイミング発生回
路を通してスイッチアレイの各スイッチを切換え、容量
アレイの共通接続ノード上の電圧と基準電圧とをコンパ
レータで比較すれば、アナログ入力に対応するディジタ
ル信号をテ゛イジタル出力端子から得られる。また、外
部信号によりコンパレータ及びラッチ回路の動作モード
を切換えれば、ラッチ回路はテ゛イジタル入力をラッチ
し、そのラッチデータにより、タイミング発生回路を通
してスイッチアレイの各スイッチが切換えられる。そし
て容量アレイの共通接続ノード上の電圧は、コンパレー
タでインピーダンス変換され、ディジタル入力に対応す
るアナログ出力がアナログ出力端子から送出される。こ
れにより、Ａ／Ｄ変換処理とＤ／Ａ変換処理が行え、部
品点数の減少によるチップサイズの縮小化が図れる。従
って前記問題点を除去できるのである。
（実施例）
第１図は本発明の実施例を示す８ビットＡ／Ｄ−Ｄ／Ａ
共用変換器の構成ブロック図である。
共用変換器の構成ブロック図である。
このＡ／Ｄ−Ｄ／Ａ共用変換器は単一電源で構成され、
アナログ入力Ａｉｎ用の入力端子１、アナログ出力Ａｏ
ｕｔ用の出力端子２、ディジタル入力Ｄｉｎ用の入力端
子３、ディジタル出力Ｄ ＯＩＪ を用の出力端子４、
外部信号であるＡＤ動作とＤＡ動作の切換信号ＡＤ／Ｄ
Ａを入力するための端子５−１．５−２、クロック信号
φ用の端子６、及び同期信号ＳＹ用の端子７を有してい
る。
アナログ入力Ａｉｎ用の入力端子１、アナログ出力Ａｏ
ｕｔ用の出力端子２、ディジタル入力Ｄｉｎ用の入力端
子３、ディジタル出力Ｄ ＯＩＪ を用の出力端子４、
外部信号であるＡＤ動作とＤＡ動作の切換信号ＡＤ／Ｄ
Ａを入力するための端子５−１．５−２、クロック信号
φ用の端子６、及び同期信号ＳＹ用の端子７を有してい
る。
また、重み付けされた複数の容量１０−０〜１〇−６を
有しそれらの容量１０−０〜１０−６の一端がノードＮ
１に共通接続された容量アレイが設けられ、その各界ｊ
ｔｌＯ−０〜１０−６の他端に、複数の切換用スイッチ
１１−０〜１１−６からなるスイッチアレイが接続され
ている。容量アレイにおいて、容量１０−０．１０−１
は容量値Ｃｘ（＝１．５ｐＦ＞ 、容ｊｔｌＯ−２は容
量値２Ｃｘ、容量１０−３は容量値４Ｃｘ、容量１ｏ−
４は容量値８Ｃｘ、容量１０−５は容量値１６Ｃｘ、容
１、１０−６は容量値３２Ｃｘの重みが付いている。
有しそれらの容量１０−０〜１０−６の一端がノードＮ
１に共通接続された容量アレイが設けられ、その各界ｊ
ｔｌＯ−０〜１０−６の他端に、複数の切換用スイッチ
１１−０〜１１−６からなるスイッチアレイが接続され
ている。容量アレイにおいて、容量１０−０．１０−１
は容量値Ｃｘ（＝１．５ｐＦ＞ 、容ｊｔｌＯ−２は容
量値２Ｃｘ、容量１０−３は容量値４Ｃｘ、容量１ｏ−
４は容量値８Ｃｘ、容量１０−５は容量値１６Ｃｘ、容
１、１０−６は容量値３２Ｃｘの重みが付いている。
スイッチアレイの各スイッチ１１−０〜１１−６は、そ
れぞれ可動端子ａと固定端子す、ｃを有し、それらの端
子間がスイッチ切換信号２３ａ〜２３ｇによってそれぞ
れ切換えられる構造になっており、その各可動端子ａが
各界ｆｆ１ｌ Ｏ−０〜１０−６の他端にそれぞれ接続
され、さらにスイッチ１１−１〜１１〜６の固定端子す
がノードＮ５に共通接続されると共に、そのスイッチ１
１−１〜１１−６の固定端子ＣがノードＮ６に共通接続
されている。なお、第１図中の符号Ｎ２．Ｎ３、Ｎ４は
、スイッチ１１−０．１１−１．１１−６の可動端子ａ
側のノードである。
れぞれ可動端子ａと固定端子す、ｃを有し、それらの端
子間がスイッチ切換信号２３ａ〜２３ｇによってそれぞ
れ切換えられる構造になっており、その各可動端子ａが
各界ｆｆ１ｌ Ｏ−０〜１０−６の他端にそれぞれ接続
され、さらにスイッチ１１−１〜１１〜６の固定端子す
がノードＮ５に共通接続されると共に、そのスイッチ１
１−１〜１１−６の固定端子ＣがノードＮ６に共通接続
されている。なお、第１図中の符号Ｎ２．Ｎ３、Ｎ４は
、スイッチ１１−０．１１−１．１１−６の可動端子ａ
側のノードである。
ノードＮｌ、’Ｎ６間には、スイッチ切換信号２３ｈに
よりオン、オフするスイッチ１２が接続されている。さ
らに、可動端子ａと固定端子す。
よりオン、オフするスイッチ１２が接続されている。さ
らに、可動端子ａと固定端子す。
ｃ、ｄとの間の接続状態がスイッチ切換信号２３ｉ、２
３ｊ、２３ｊによりそれぞれ切換えられるスイッチ１３
．１４．１６と、可動端子ａと固定端子す、ｃとの間の
接続状態がスイッチ切換信号２３ｋにより、切換えられ
るスイッチ１５と、分圧抵抗で構成され基準電圧ＶＲを
分圧した電圧３／４・ＶＲ１１／２・ＶＲ１１／４・Ｖ
Ｒを出力する基準電圧発生回路１７とが設けられている
。
３ｊ、２３ｊによりそれぞれ切換えられるスイッチ１３
．１４．１６と、可動端子ａと固定端子す、ｃとの間の
接続状態がスイッチ切換信号２３ｋにより、切換えられ
るスイッチ１５と、分圧抵抗で構成され基準電圧ＶＲを
分圧した電圧３／４・ＶＲ１１／２・ＶＲ１１／４・Ｖ
Ｒを出力する基準電圧発生回路１７とが設けられている
。
スイッチ１３の固定端子す、ｃ、ｄはグランドＧＮＤ、
ノードＮ６、ノードＮ７にそれぞれ接続され、スイッチ
１４，１５．１６の各可動端子ａはスイッチ１１−０の
固定端子ｂ、スイッチ１１−〇の固定端子Ｃ、ノードＮ
５にそれぞれ接続されている。スイッチ１４の固定端子
す、ｃ、ｄは入力端子１、グランドＧＮＤ、電圧３／４
・ＶＲにそれぞれ接続され、スイッチ１５の固定端子す
。
ノードＮ６、ノードＮ７にそれぞれ接続され、スイッチ
１４，１５．１６の各可動端子ａはスイッチ１１−０の
固定端子ｂ、スイッチ１１−〇の固定端子Ｃ、ノードＮ
５にそれぞれ接続されている。スイッチ１４の固定端子
す、ｃ、ｄは入力端子１、グランドＧＮＤ、電圧３／４
・ＶＲにそれぞれ接続され、スイッチ１５の固定端子す
。
Ｃは電圧１／４− ＶＲ，１／２ ・ＶＲにそれぞれ接
続され、スイッチ１６の固定端子す、ｃ、ｄは入力端子
１、グランドＧＮＤ、基準電圧ＶＲにそれぞれ接続され
ている。電圧１／２・ＶＲはノードＮ６にも接続されて
いる。
続され、スイッチ１６の固定端子す、ｃ、ｄは入力端子
１、グランドＧＮＤ、基準電圧ＶＲにそれぞれ接続され
ている。電圧１／２・ＶＲはノードＮ６にも接続されて
いる。
ノードＮ１は極性変換付きのコンパレータ２゜の一方の
入力端子Ｘに接続され、そのコンパレータ２０の他方の
入力端子Ｙがスイッチ１３の可動端子ａに接続されると
共に、出力端子ＺがノードＮ７及び出力端子２に接続さ
れ、さらにＡＤ／ＤＡ端子が端子５−１に接続されてい
る。このコンパレータ２０は、ＡＤ／ＤＡ端子に供給さ
れる切換信号ＡＤ／ＤＡが論理“１′”の時は、ＡＤ動
作モードとなって入力端子Ｘが反転入力端子、及び入力
端子Ｙが非反転入力端子となり、切換信号ＡＤ／ＤＡが
論理“０°°の時は、ＤＡ動作モードとなって入力端子
Ｘ、Ｙが前記とは逆の極性になる。
入力端子Ｘに接続され、そのコンパレータ２０の他方の
入力端子Ｙがスイッチ１３の可動端子ａに接続されると
共に、出力端子ＺがノードＮ７及び出力端子２に接続さ
れ、さらにＡＤ／ＤＡ端子が端子５−１に接続されてい
る。このコンパレータ２０は、ＡＤ／ＤＡ端子に供給さ
れる切換信号ＡＤ／ＤＡが論理“１′”の時は、ＡＤ動
作モードとなって入力端子Ｘが反転入力端子、及び入力
端子Ｙが非反転入力端子となり、切換信号ＡＤ／ＤＡが
論理“０°°の時は、ＤＡ動作モードとなって入力端子
Ｘ、Ｙが前記とは逆の極性になる。
出力端子２は逐次比較レジスタ２１の入力側に接続され
、その逐次比較レジスタ２１の出力側が入力端子３と共
にセレクタ付きのラッチ回路２２の入力側に接続され、
さらにそのラッチ回路２２の出力側が出力端子４及びタ
イミング発生回路２３の入力側に接続されている。逐次
比較レジスタ２１は、タイミング発生回路２３から出力
される制御信号２３ｇに基づき、コンパレータ２０の出
力を順次取込み、それを出力２１Ｓの形で送出する回路
である。セレクタ付きのラッチ回路２２は、端子５−２
から入力される切換信号ＡＤ／ＤＡが＋＋ １ ＋＋の
時はＡＤ動作モードとなり、出力２１Ｓをラッチしてそ
れをディジタル出力Ｄｏｕｔの形で出力端子４及びタイ
ミング発生回路２３へ与え、切換信号ＡＤ／ＤＡが“０
″の時はＤＡ動作モードとなり、ディジタル人力Ｄｉｎ
をラッチしてそれをタイミング発生回路２３へ与える回
路である。タイミング発生回ｉ￥８２３は、切換信号Ａ
Ｄ／ＤＡ、クロック信号φ、同期信号ＳＹ、及び゛ラッ
チ回路２２の出力を入力し、スイッチ１１−０〜１１−
６．１２〜１６を切換えるためのスイッチ切換信号２３
ａ〜２３ｋを出力すると共に、逐次比較レジスタ２１に
対する制御信号２３ｆＪを出力する回路である。
、その逐次比較レジスタ２１の出力側が入力端子３と共
にセレクタ付きのラッチ回路２２の入力側に接続され、
さらにそのラッチ回路２２の出力側が出力端子４及びタ
イミング発生回路２３の入力側に接続されている。逐次
比較レジスタ２１は、タイミング発生回路２３から出力
される制御信号２３ｇに基づき、コンパレータ２０の出
力を順次取込み、それを出力２１Ｓの形で送出する回路
である。セレクタ付きのラッチ回路２２は、端子５−２
から入力される切換信号ＡＤ／ＤＡが＋＋ １ ＋＋の
時はＡＤ動作モードとなり、出力２１Ｓをラッチしてそ
れをディジタル出力Ｄｏｕｔの形で出力端子４及びタイ
ミング発生回路２３へ与え、切換信号ＡＤ／ＤＡが“０
″の時はＤＡ動作モードとなり、ディジタル人力Ｄｉｎ
をラッチしてそれをタイミング発生回路２３へ与える回
路である。タイミング発生回ｉ￥８２３は、切換信号Ａ
Ｄ／ＤＡ、クロック信号φ、同期信号ＳＹ、及び゛ラッ
チ回路２２の出力を入力し、スイッチ１１−０〜１１−
６．１２〜１６を切換えるためのスイッチ切換信号２３
ａ〜２３ｋを出力すると共に、逐次比較レジスタ２１に
対する制御信号２３ｆＪを出力する回路である。
第２図は第１図のコンパレータ２０の構成例を示す回路
図である。
図である。
このコンパレータ２０は、ＡＤ／ＤＡ端子から入力され
る切換信号ＡＤ／ＤＡに基づきスイッチ切換信号３０ａ
〜３０ｄを出力するスイッチ制御回路３０と、電源電圧
Ｖｄｄに接続された定電流源３１とを備え、さらにその
定電流源３１とグランドＧＮＤとの間には、Ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯ３という）３２及び
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ８という
）３４とｌ）ＭＯ８３３及びＮＩＶＩＯ３３５とが、並
列に接続されている。ＰＭＯ３３２，３３のゲートには
入力端子Ｘ、Ｙがそれぞれ接続され、さらにＰＭＯ３３
２とＮＭＯ３３４間のノードＮＩＯと、ＰＭＯ８３３と
ＮＭＯ８３５間のノードＮｉｌとの間には、スイッチ３
６．３７とスイッチ３８゜３つとが並列に接続されてい
る。スイッチ３６゜３７間には出力端子Ｚが接続され、
さらにスイッチ３８．３９間のノードＮ１２にはＮＭＯ
８３４゜３５のゲートが接続されている。スイッチ３６
〜３９は、スイッチ切換信号３０ａ〜３０ｄによってそ
れぞれオン、オフ動作する。
る切換信号ＡＤ／ＤＡに基づきスイッチ切換信号３０ａ
〜３０ｄを出力するスイッチ制御回路３０と、電源電圧
Ｖｄｄに接続された定電流源３１とを備え、さらにその
定電流源３１とグランドＧＮＤとの間には、Ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯ３という）３２及び
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ８という
）３４とｌ）ＭＯ８３３及びＮＩＶＩＯ３３５とが、並
列に接続されている。ＰＭＯ３３２，３３のゲートには
入力端子Ｘ、Ｙがそれぞれ接続され、さらにＰＭＯ３３
２とＮＭＯ３３４間のノードＮＩＯと、ＰＭＯ８３３と
ＮＭＯ８３５間のノードＮｉｌとの間には、スイッチ３
６．３７とスイッチ３８゜３つとが並列に接続されてい
る。スイッチ３６゜３７間には出力端子Ｚが接続され、
さらにスイッチ３８．３９間のノードＮ１２にはＮＭＯ
８３４゜３５のゲートが接続されている。スイッチ３６
〜３９は、スイッチ切換信号３０ａ〜３０ｄによってそ
れぞれオン、オフ動作する。
このコンパレータ２０において、切換信号ＡＤ／ＤＡが
１１１１＋の場合、スイッチ切換信号３０ａ〜３０ｄに
よってスイッチ３７．３８がオンすると共にスイッチ３
６．３９がオフし、入力端子Ｘが反転入力端子、入力端
子Ｙが非反転入力端子となり、入力端子Ｘ、Ｙ上の電圧
差に応じた比較信号が出力端子Ｚから出力される。また
、切換信号ＡＤ／ＤＡが“０″の場合、スイッチ切換信
号３０ａ〜３０ｄによってスイッチ３６．３９がオンす
ると共にスイッチ３７．３８がオフし、入力端子Ｘが非
反転入力端子、入力端子Ｙが反転入力端子となってボル
テージフォロア型増幅器が構成され、インピーダンス変
換器として動作する。
１１１１＋の場合、スイッチ切換信号３０ａ〜３０ｄに
よってスイッチ３７．３８がオンすると共にスイッチ３
６．３９がオフし、入力端子Ｘが反転入力端子、入力端
子Ｙが非反転入力端子となり、入力端子Ｘ、Ｙ上の電圧
差に応じた比較信号が出力端子Ｚから出力される。また
、切換信号ＡＤ／ＤＡが“０″の場合、スイッチ切換信
号３０ａ〜３０ｄによってスイッチ３６．３９がオンす
ると共にスイッチ３７．３８がオフし、入力端子Ｘが非
反転入力端子、入力端子Ｙが反転入力端子となってボル
テージフォロア型増幅器が構成され、インピーダンス変
換器として動作する。
以上のように構成されるＡＤ−ＤＡ共用変換器において
、（１’）Ａ／Ｄ変換動作と、（２）Ｄ／Ａ変換動作と
を第３図〜第５図を参！原しつつ説明する。なお、第３
図は第１図のＡ／Ｄ変換動作を示すタイムチャート、第
４図は第１図のＤ／Ａ変換動作を示す初期状態図、及び
第５図は第１図のＤ／Ａ変換動作を示すタイムチャー１
・である。
、（１’）Ａ／Ｄ変換動作と、（２）Ｄ／Ａ変換動作と
を第３図〜第５図を参！原しつつ説明する。なお、第３
図は第１図のＡ／Ｄ変換動作を示すタイムチャート、第
４図は第１図のＤ／Ａ変換動作を示す初期状態図、及び
第５図は第１図のＤ／Ａ変換動作を示すタイムチャー１
・である。
（１）Ａ／Ｄ変換動作
第１図において、端子５−１．５−２に供給される切換
信号ＡＤ／ＤＡが゛１パになると、コンパレータ２０及
びラッチ回路２２は、Ａ／Ｄ変換モードとなる。なお、
第１図のスイッチ１１−０〜１１−６．１２〜１６は、
Ａ／Ｄ変換による初期状態を示している。この状態では
、ノードＮ１にはスイッチ１２を介して電圧１／２・Ｖ
Ｒが印加され、容ｆｆ１１００〜１０−６の他端にはス
イッチ１１−０〜１１−６．１４．１６を介して入力端
子１からアナログ入力Ａｉｎが供給される。
信号ＡＤ／ＤＡが゛１パになると、コンパレータ２０及
びラッチ回路２２は、Ａ／Ｄ変換モードとなる。なお、
第１図のスイッチ１１−０〜１１−６．１２〜１６は、
Ａ／Ｄ変換による初期状態を示している。この状態では
、ノードＮ１にはスイッチ１２を介して電圧１／２・Ｖ
Ｒが印加され、容ｆｆ１１００〜１０−６の他端にはス
イッチ１１−０〜１１−６．１４．１６を介して入力端
子１からアナログ入力Ａｉｎが供給される。
スイッチ１２をオフ状態にした後、スイッチ１４．１６
の可動端子ａを固定端子Ｃ側へ切換えるとスイッチ１１
−０〜１１−６を通して容量１０−０〜１０−６の他端
がグランドＧＮＤに接続され、ノードＮ１の電圧が（１
／２・ＶＲ−Ａｉｎ）となる。同時にスイッチ１３の可
動端子ａを固定端子す側に切換え、コンパレータ２０の
入力端子ＹをグランドＧＮＤに接続する。するとコン′
、（レータ２０は、アナログ入力Ａｉｎをサンプリング
してグランドＧＮＤ電位と比較し、ＭＳＢ（最上位ビッ
ト）の比較結果を出力端子Ｚから出力して逐次比較レジ
スタ２１へ与える。
の可動端子ａを固定端子Ｃ側へ切換えるとスイッチ１１
−０〜１１−６を通して容量１０−０〜１０−６の他端
がグランドＧＮＤに接続され、ノードＮ１の電圧が（１
／２・ＶＲ−Ａｉｎ）となる。同時にスイッチ１３の可
動端子ａを固定端子す側に切換え、コンパレータ２０の
入力端子ＹをグランドＧＮＤに接続する。するとコン′
、（レータ２０は、アナログ入力Ａｉｎをサンプリング
してグランドＧＮＤ電位と比較し、ＭＳＢ（最上位ビッ
ト）の比較結果を出力端子Ｚから出力して逐次比較レジ
スタ２１へ与える。
逐次比較レジスタ２１は、ＭＳＢの比較結果が１＋ ０
ＩＩの時、ラッチ回路２２及びタイミング発生回路２
３を介してスイッチ切換信号２３ｉにより、スイッチ１
３の可動端子ａを固体端子Ｃ側にもどしてコンパレータ
２０の入力端子Ｙを電位１／２・ＶＲにする。反対にＭ
ＳＢの比較結果が゛は″。
ＩＩの時、ラッチ回路２２及びタイミング発生回路２
３を介してスイッチ切換信号２３ｉにより、スイッチ１
３の可動端子ａを固体端子Ｃ側にもどしてコンパレータ
２０の入力端子Ｙを電位１／２・ＶＲにする。反対にＭ
ＳＢの比較結果が゛は″。
の時は、逐次比較レジスタ２１はスイッチ１３の可動端
子ａをのまま固定端子す側に接続して入力端子Ｙをグラ
ンドＧＮＤ電位とする。次に、逐次比較レジスタ２１は
、ラッチ回路２２及びタイミング発生回路２３を介して
スイッチ切換信号２３ｇにより、スイッチ１１−６の可
動端子ａを固定端子Ｃ側に切換えて容量１０−６の他端
に電圧１／２・ＶＲを印加する。これにより、ノードＮ
１の電位は（１／２− ＶＲ−Ａｉｎ＋１／４ ＝ＶＲ
）となる。この結果、コンパレータ２０の出力端子２に
は２ビツト目（２３Ｂ）の状態が得られる。以下同様に
、スイッチ１１−５．１１−４゜１１−３．１１−２．
１１−１を順次切換え、逐次比較して３ビツト（３ＳＢ
）〜７ビツト（７ＳＢ）の結果を求める。そして８ビツ
ト目（最下位ビット［、ＳＢ）も同様に、スイッチ１１
−０の可動端子ａを固定端子Ｃ側に切換えて容量１０−
０の他端に電圧１／４・ＶＲ，を印加する。この時ノー
ドＮ１の電位は１／１２８・ＶＲ，が加えられ、コンパ
レータ２０の出力端子Ｚに８ビツト目（ＬＳＢ）の比較
結果が得られる。これら２３Ｂ〜ＬＳＢの逐次比較シー
ケンス動作は、ＭＳＢの値にかかわらず、一定のシーケ
ンス動作であり、次のようにして実行される。
子ａをのまま固定端子す側に接続して入力端子Ｙをグラ
ンドＧＮＤ電位とする。次に、逐次比較レジスタ２１は
、ラッチ回路２２及びタイミング発生回路２３を介して
スイッチ切換信号２３ｇにより、スイッチ１１−６の可
動端子ａを固定端子Ｃ側に切換えて容量１０−６の他端
に電圧１／２・ＶＲを印加する。これにより、ノードＮ
１の電位は（１／２− ＶＲ−Ａｉｎ＋１／４ ＝ＶＲ
）となる。この結果、コンパレータ２０の出力端子２に
は２ビツト目（２３Ｂ）の状態が得られる。以下同様に
、スイッチ１１−５．１１−４゜１１−３．１１−２．
１１−１を順次切換え、逐次比較して３ビツト（３ＳＢ
）〜７ビツト（７ＳＢ）の結果を求める。そして８ビツ
ト目（最下位ビット［、ＳＢ）も同様に、スイッチ１１
−０の可動端子ａを固定端子Ｃ側に切換えて容量１０−
０の他端に電圧１／４・ＶＲ，を印加する。この時ノー
ドＮ１の電位は１／１２８・ＶＲ，が加えられ、コンパ
レータ２０の出力端子Ｚに８ビツト目（ＬＳＢ）の比較
結果が得られる。これら２３Ｂ〜ＬＳＢの逐次比較シー
ケンス動作は、ＭＳＢの値にかかわらず、一定のシーケ
ンス動作であり、次のようにして実行される。
第３図に示すクロック信号φ、同期信号ＳＹ、及び“′
１′°の切換信号Ａ Ｄ／Ｄ Ａを端子６，７゜５−１
を介してタイミング発生回路２３に入力すると、このタ
イミング発生回路２３は第３図に示すスイッチ切換信号
２３ｈ、２３ｊ、２３ｉ、及び逐時比較動作に必要なタ
イミング信号である制御信号２３．Ｑを出力する、スイ
ッチ切換信号２３ｈ、２３ｊ、２３ｉによってスイッチ
１２゜１４．１６．１３がそれぞれ切換えられ、第３図
のノードＮ１の電圧（コンパレータ２０の入力端子Ｘの
電圧）とコンパレータ２０の入力端子Ｙの電圧とが、そ
のコンパレータ２０で比較される。
１′°の切換信号Ａ Ｄ／Ｄ Ａを端子６，７゜５−１
を介してタイミング発生回路２３に入力すると、このタ
イミング発生回路２３は第３図に示すスイッチ切換信号
２３ｈ、２３ｊ、２３ｉ、及び逐時比較動作に必要なタ
イミング信号である制御信号２３．Ｑを出力する、スイ
ッチ切換信号２３ｈ、２３ｊ、２３ｉによってスイッチ
１２゜１４．１６．１３がそれぞれ切換えられ、第３図
のノードＮ１の電圧（コンパレータ２０の入力端子Ｘの
電圧）とコンパレータ２０の入力端子Ｙの電圧とが、そ
のコンパレータ２０で比較される。
逐次比較レジスタ２１は、制御信号２３．０を受けてコ
ンパレータ２０の出力を取込み、それを出力２１８の形
でラッチ回路２２に転送し、さらにそのラッチ回路２２
の出力をタイミング発生回路２３に戻す。同様にして、
タイミング発生回路２３から第３図に示すスイッチ切換
信号２３ｇ〜２３ｂ、２３ｂが順次出力されてスイッチ
１１−６〜１１−１．１１−０が順次切換わり、第３図
に示すようにノードＮ４〜Ｎ３．Ｎ２の電圧変化に対応
してノードＮ１の電圧が変化していく。このノードＮ１
の電圧は、コンパレータ２０によって入力端子Ｙの電圧
と比較され、その比較結果が逐次比較レジスタ２１に順
次取込まれ、ラッチ回路２２を通して出力端子４及びタ
イミング発生回路２３へ転送される。これにより、出力
端子４にはラッチ回路２２の出力、つまりアナログ入力
Ａｉｎに対応するディジクル出力Ｄｏｕｔが得られる。
ンパレータ２０の出力を取込み、それを出力２１８の形
でラッチ回路２２に転送し、さらにそのラッチ回路２２
の出力をタイミング発生回路２３に戻す。同様にして、
タイミング発生回路２３から第３図に示すスイッチ切換
信号２３ｇ〜２３ｂ、２３ｂが順次出力されてスイッチ
１１−６〜１１−１．１１−０が順次切換わり、第３図
に示すようにノードＮ４〜Ｎ３．Ｎ２の電圧変化に対応
してノードＮ１の電圧が変化していく。このノードＮ１
の電圧は、コンパレータ２０によって入力端子Ｙの電圧
と比較され、その比較結果が逐次比較レジスタ２１に順
次取込まれ、ラッチ回路２２を通して出力端子４及びタ
イミング発生回路２３へ転送される。これにより、出力
端子４にはラッチ回路２２の出力、つまりアナログ入力
Ａｉｎに対応するディジクル出力Ｄｏｕｔが得られる。
（２＞Ｄ／Ａ変換動作
Ｄ／Ａ変換処理の初期状態を示す第４図において、端子
５−１．５−２に供給される切換信号ＡＤ／ＤＡがＩＩ
Ｏ１１ニなルト、コンパレータ２゜及びラッチ回路２
２はＤ／Ａ変換モードとなる。
５−１．５−２に供給される切換信号ＡＤ／ＤＡがＩＩ
Ｏ１１ニなルト、コンパレータ２゜及びラッチ回路２
２はＤ／Ａ変換モードとなる。
即ち、コンパレータ２０は入力端子Ｘが非反転入力端子
、入力端子Ｙが反転入力端子となり、スイッチ１３の可
動端子ａが固定端子ｄに接続され、その入力端子Ｙがノ
ードＮ７を介して出力端子２に接続される。これにより
、コンパレータ２ｏはボルテージフォロア型アンプを構
成してインピーダンス変換器として動作する。スイッチ
１１−０〜１１−６．１５のすべての可動端子ａは固定
端子Ｃに接続され、各界、１１０−０〜１０−６の他端
には電圧１／２・ＶＲが印加される。
、入力端子Ｙが反転入力端子となり、スイッチ１３の可
動端子ａが固定端子ｄに接続され、その入力端子Ｙがノ
ードＮ７を介して出力端子２に接続される。これにより
、コンパレータ２ｏはボルテージフォロア型アンプを構
成してインピーダンス変換器として動作する。スイッチ
１１−０〜１１−６．１５のすべての可動端子ａは固定
端子Ｃに接続され、各界、１１０−０〜１０−６の他端
には電圧１／２・ＶＲが印加される。
先ず、スイッチ１２をオフ状態からオフ状態にし、ノー
ドＮ１とＮ６を同電位にして各容量１０−０〜１０−６
の両端を接続し、その容量１０−０〜１０−６が保持し
ていｆＪ：電荷を放電する。但し、この放電動作は、Ｄ
／Ａ変換処理の第１のサンプル時のみ行い、他のサンプ
ル時ては実行されない。ラッチ回路２２は′０″の切換
信号ＡＤ／ＤＡにより入力端子３と接続され、その入力
端子３から供給されるディジタル入力Ｄｊｎを各サンプ
ル毎に取込み、それを保持してディジタル出力Ｄ ＯＩ
Ｊ ｔの形でタイミング発生回路２３へ与える。タイミ
ング発生口１＠２３は、ディジタル出力Ｄｏｕｔを受け
てスイッチ切換信号２３ａ〜２３ｋ、及び制御信号２３
．Ｏを出力する。
ドＮ１とＮ６を同電位にして各容量１０−０〜１０−６
の両端を接続し、その容量１０−０〜１０−６が保持し
ていｆＪ：電荷を放電する。但し、この放電動作は、Ｄ
／Ａ変換処理の第１のサンプル時のみ行い、他のサンプ
ル時ては実行されない。ラッチ回路２２は′０″の切換
信号ＡＤ／ＤＡにより入力端子３と接続され、その入力
端子３から供給されるディジタル入力Ｄｊｎを各サンプ
ル毎に取込み、それを保持してディジタル出力Ｄ ＯＩ
Ｊ ｔの形でタイミング発生回路２３へ与える。タイミ
ング発生口１＠２３は、ディジタル出力Ｄｏｕｔを受け
てスイッチ切換信号２３ａ〜２３ｋ、及び制御信号２３
．Ｏを出力する。
ディジタル出力Ｄｉｎのデータフォーマットがストレー
ト・バイナリにおいて、そのディジタル人力ＤｉｎのＭ
ＳＢが１′′の時の動作を説明する。スイッチ切換信号
２３ ｊはスイッチ１４゜１６の可動端子ａを固定端子
ｄ側に切換えて電圧３／４・ＶＲ，ＶＲとそれぞれ接続
する。スイッチ切換信号２３ａ〜２３ｇはスイッチ１１
−０〜１１−６を制御して、ディジタル入力Ｄｉｎのｎ
ＳＢ （ｎ＝ｃ）−６）が１１１ ＋＋となるスイッチ
１１−０〜１１−６の可動接続ａを固定端子す側に切換
え接続する。この際、スイッチ切換信号２３には、スイ
ッチ１５の可動端子ａと固定端子Ｃとの接続状態をその
まま保持する。同じくスイッチ切換信号２３ａ〜２３ｇ
は、ディジタル人力Ｄｉｎのｎ５Ｂ（ｎ＝ｏ 〜６）が
１１０１＋なるスイッチ１１−０〜１１−６の可動端子
ａをそのまま固定端子Ｃ側に接続する。以上のような設
定によって、容量１０−１〜１０−６の一端に電圧Ｖｆ
ｌあるいは１／２・ＶＲを、容量１０−０の一端に電圧
３／４・ＶＲあるいは１／２・ＶＲを印加することにな
る。
ト・バイナリにおいて、そのディジタル人力ＤｉｎのＭ
ＳＢが１′′の時の動作を説明する。スイッチ切換信号
２３ ｊはスイッチ１４゜１６の可動端子ａを固定端子
ｄ側に切換えて電圧３／４・ＶＲ，ＶＲとそれぞれ接続
する。スイッチ切換信号２３ａ〜２３ｇはスイッチ１１
−０〜１１−６を制御して、ディジタル入力Ｄｉｎのｎ
ＳＢ （ｎ＝ｃ）−６）が１１１ ＋＋となるスイッチ
１１−０〜１１−６の可動接続ａを固定端子す側に切換
え接続する。この際、スイッチ切換信号２３には、スイ
ッチ１５の可動端子ａと固定端子Ｃとの接続状態をその
まま保持する。同じくスイッチ切換信号２３ａ〜２３ｇ
は、ディジタル人力Ｄｉｎのｎ５Ｂ（ｎ＝ｏ 〜６）が
１１０１＋なるスイッチ１１−０〜１１−６の可動端子
ａをそのまま固定端子Ｃ側に接続する。以上のような設
定によって、容量１０−１〜１０−６の一端に電圧Ｖｆ
ｌあるいは１／２・ＶＲを、容量１０−０の一端に電圧
３／４・ＶＲあるいは１／２・ＶＲを印加することにな
る。
ディジタル入力Ｄｉｎのデータフォーマットがス１〜レ
ート・バイナリにおいて、そのディジタル入力Ｄｉｎの
ＭＳＢがＩＩ Ｏ＋＋の時の動作を説明する。スイッチ
切換信号２３ｊはスイッチ１４．１６の可動端子ａをそ
のまま固定端子Ｃに接続し、スイッチ切換信号２３には
スイッチ１５の可動端子ａを固定端子す側に切換え接続
する。また、スイッチ切換信号２３ａ〜２３ｇはスイッ
チ１１−０〜１１−６を制御して、ディジタル入力Ｄｉ
ｎのｎ５Ｂ（ｎ＝ｃ）−６＞が＋＋ １ ＋＋ならその
スイッチ１１−０〜１１−６の可動端子ａをそのまま固
定端子Ｃ側に接続し、同じ＜ｎＳ［３（ｎ＝ｏ〜６）が
” ｏ ”ならそのスイッチ１１−０〜１に６の可動端
子ａを固定端子す側に切換え接続する。以上のような設
定によって、容ｉ１０ １〜１０−６の一端にグランド
ＧＮＤ電位あるいは電圧１／２・ＶＲを、容量１０−０
の一端にグランドＧＮＤ電位あるいは電圧１／４・ＶＲ
を印加することになる。
ート・バイナリにおいて、そのディジタル入力Ｄｉｎの
ＭＳＢがＩＩ Ｏ＋＋の時の動作を説明する。スイッチ
切換信号２３ｊはスイッチ１４．１６の可動端子ａをそ
のまま固定端子Ｃに接続し、スイッチ切換信号２３には
スイッチ１５の可動端子ａを固定端子す側に切換え接続
する。また、スイッチ切換信号２３ａ〜２３ｇはスイッ
チ１１−０〜１１−６を制御して、ディジタル入力Ｄｉ
ｎのｎ５Ｂ（ｎ＝ｃ）−６＞が＋＋ １ ＋＋ならその
スイッチ１１−０〜１１−６の可動端子ａをそのまま固
定端子Ｃ側に接続し、同じ＜ｎＳ［３（ｎ＝ｏ〜６）が
” ｏ ”ならそのスイッチ１１−０〜１に６の可動端
子ａを固定端子す側に切換え接続する。以上のような設
定によって、容ｉ１０ １〜１０−６の一端にグランド
ＧＮＤ電位あるいは電圧１／２・ＶＲを、容量１０−０
の一端にグランドＧＮＤ電位あるいは電圧１／４・ＶＲ
を印加することになる。
以上のように重み付けされた容ｊｔｌｏＯ〜１０−６の
他端の電圧を、入力端子３に供給されるディジタル人力
Ｄｉｎに対応して設定することで、その容量１０−０〜
１０−６の一端の共通ノードＮ１の電位は基準電圧ＶＲ
の０／２５６倍〜２５５／２５６倍まで設定できる。こ
のノードＮ］の電位はコンパレータ２０の入ソバ（１子
Ｘに入力され、そのコンパレータ２０て゛インピーダン
ス変換され、出力端子Ｚ、ノードＮ７、及び出力端子２
を通してアナログ出力Ａｏｕｔとして送出される。
他端の電圧を、入力端子３に供給されるディジタル人力
Ｄｉｎに対応して設定することで、その容量１０−０〜
１０−６の一端の共通ノードＮ１の電位は基準電圧ＶＲ
の０／２５６倍〜２５５／２５６倍まで設定できる。こ
のノードＮ］の電位はコンパレータ２０の入ソバ（１子
Ｘに入力され、そのコンパレータ２０て゛インピーダン
ス変換され、出力端子Ｚ、ノードＮ７、及び出力端子２
を通してアナログ出力Ａｏｕｔとして送出される。
ここで、第５図に示すように、ディジタル人力Ｄｉｎの
Ｍ Ｓ Ｂが１１１１＋あるいは’ ０ ”にかかわら
ず、このＤ／Ａ変換処理は同一シーケンスで実行される
。即ち、第５図のクロック信号φ及び同期信号ＳＹがタ
イミング発生回路２３に供給されると、そのタイミング
発生回路２３からスイッチ切換信号２３１〕が出力され
゛ζスイッチ１２がオン状態となる。次いで、タイミン
グ発生回路２３から出力されるスイッチ切換信号２３ｊ
、２３ｋによってスイッチ１４．１５が切換わると共に
、スイッチ切換信号２３ｇ〜２３ｂ、２３ａによってス
イッチ１１−６〜１．１−１．１１−０が切換わり、デ
ィジタル入力Ｄｉｎに対応して容量１〇−〇〜１０−６
の他端の電圧が変化する。従って容量１０−０〜１０−
６の一端の共通ノードＮ１の電位を：ｌンパレータ２０
でインピーダンス変換すれば゛、出力端子２からアナロ
グ出力Ａ ＯＬＪ を得られることになる。
Ｍ Ｓ Ｂが１１１１＋あるいは’ ０ ”にかかわら
ず、このＤ／Ａ変換処理は同一シーケンスで実行される
。即ち、第５図のクロック信号φ及び同期信号ＳＹがタ
イミング発生回路２３に供給されると、そのタイミング
発生回路２３からスイッチ切換信号２３１〕が出力され
゛ζスイッチ１２がオン状態となる。次いで、タイミン
グ発生回路２３から出力されるスイッチ切換信号２３ｊ
、２３ｋによってスイッチ１４．１５が切換わると共に
、スイッチ切換信号２３ｇ〜２３ｂ、２３ａによってス
イッチ１１−６〜１．１−１．１１−０が切換わり、デ
ィジタル入力Ｄｉｎに対応して容量１〇−〇〜１０−６
の他端の電圧が変化する。従って容量１０−０〜１０−
６の一端の共通ノードＮ１の電位を：ｌンパレータ２０
でインピーダンス変換すれば゛、出力端子２からアナロ
グ出力Ａ ＯＬＪ を得られることになる。
本実施例では、次のような利点を有する。
極性変換付きコンパレータ２０、及びセレクタ付きラッ
チ回路２２の動作モードを切換信号ＡＤ／ＤＡで切換え
ることによりζＡ／Ｄ変換処理とＤ／Ａ変換処理が可能
となる。即ち、Ａ／Ｄ変換処理で用いる容量アレイの共
通ノードＮ１に接続されたコンパレータ２０の入力極性
等を切換信号ＡＤ／ＤＡで切換えれば、容量アレイの共
通ノードＮ１に現われるＤ／Ａ変換出力から低インピー
ダンスのアナログ出力Ａｏｕｔを得ることができる。従
って、従来はＭＯＳ ＩＣ等でＡ／Ｄ変換器とＤ／Ａ
変換器とを個別に形成しているためにそれらの形成面積
が大きかったが、本実施例ではＡ／Ｄ変換とＤ／Ａ変換
を共用した変換器構成としたので、その形成面積を従来
のものに比べて例えば６割程度縮小することが可能とな
る。
チ回路２２の動作モードを切換信号ＡＤ／ＤＡで切換え
ることによりζＡ／Ｄ変換処理とＤ／Ａ変換処理が可能
となる。即ち、Ａ／Ｄ変換処理で用いる容量アレイの共
通ノードＮ１に接続されたコンパレータ２０の入力極性
等を切換信号ＡＤ／ＤＡで切換えれば、容量アレイの共
通ノードＮ１に現われるＤ／Ａ変換出力から低インピー
ダンスのアナログ出力Ａｏｕｔを得ることができる。従
って、従来はＭＯＳ ＩＣ等でＡ／Ｄ変換器とＤ／Ａ
変換器とを個別に形成しているためにそれらの形成面積
が大きかったが、本実施例ではＡ／Ｄ変換とＤ／Ａ変換
を共用した変換器構成としたので、その形成面積を従来
のものに比べて例えば６割程度縮小することが可能とな
る。
なお、本発明は図示の実施例に限定されず、例えば変換
器を８ビツト以外のビット数で構成したり、基準電圧と
して使用されるグランドＧＮＤ電位、ＶＲ５３／４・Ｖ
Ｒ１１／２・ＶＲ１１／４・ＶＲを他の電位に置き換え
なり、コンパレータ２０を第２図と異なる回路で構成す
る等、種々の変形可能である。
器を８ビツト以外のビット数で構成したり、基準電圧と
して使用されるグランドＧＮＤ電位、ＶＲ５３／４・Ｖ
Ｒ１１／２・ＶＲ１１／４・ＶＲを他の電位に置き換え
なり、コンパレータ２０を第２図と異なる回路で構成す
る等、種々の変形可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、外部信号
により動作モードが切換え可能なコンパレータ及びラッ
チ回路を設けたので、Ａ／Ｄ変換処理とＤ／Ａ変換処理
が可能となり、部品点数の減少によって従来のＡ／Ｄ変
換器及びＤ／Ａ変換器に比べてＩＣチップサイズを大幅
に縮小できる。
により動作モードが切換え可能なコンパレータ及びラッ
チ回路を設けたので、Ａ／Ｄ変換処理とＤ／Ａ変換処理
が可能となり、部品点数の減少によって従来のＡ／Ｄ変
換器及びＤ／Ａ変換器に比べてＩＣチップサイズを大幅
に縮小できる。
第１図は本発明の実施例を示すＡ／Ｄ−Ｄ／Ａ共用変換
器の構成ブロック図、第２図は第１図のコンパレータの
回路図、第３図は第１図のＡ／Ｄ変換動作を示すタイム
チャート、第４図は第１図のＤ／Ａ変換動作を示す初期
状態図、第５図は第１図のＤ／Ａ変換動作を示すタイム
チャートである。 １．３・・・・・・入力端子、２，４・・・・・・出力
端子、１０−０〜１０−６・・・・・・容量、１１−０
〜１〇−６，１２〜１６・・・・・・スイッチ、１７・
・・・・・基準電圧発生回路、２０・・・・・・コンパ
レータ、２３・・・・・・ラッチ回路、２３・・・・・
・タイミング発生回路、２３ａ〜２３ｋ・・・・・・ス
イッチ切換信号、２３．１１・・・・・・制御信号、Ａ
Ｄ／ＤＡ・・・・・・切換信号、Ａｉｎ・・・・・・ア
ナログ入力、Ａｏｕｔ・・・・・・アナログ出力、Ｄｉ
ｎ・・・・・・ディジタル入力、Ｄｏｕｔ・・・・・・
ディジタル出力。 出願人代理人 柿 本 恭 成■記 第１図のコシパレータ 第２図
器の構成ブロック図、第２図は第１図のコンパレータの
回路図、第３図は第１図のＡ／Ｄ変換動作を示すタイム
チャート、第４図は第１図のＤ／Ａ変換動作を示す初期
状態図、第５図は第１図のＤ／Ａ変換動作を示すタイム
チャートである。 １．３・・・・・・入力端子、２，４・・・・・・出力
端子、１０−０〜１０−６・・・・・・容量、１１−０
〜１〇−６，１２〜１６・・・・・・スイッチ、１７・
・・・・・基準電圧発生回路、２０・・・・・・コンパ
レータ、２３・・・・・・ラッチ回路、２３・・・・・
・タイミング発生回路、２３ａ〜２３ｋ・・・・・・ス
イッチ切換信号、２３．１１・・・・・・制御信号、Ａ
Ｄ／ＤＡ・・・・・・切換信号、Ａｉｎ・・・・・・ア
ナログ入力、Ａｏｕｔ・・・・・・アナログ出力、Ｄｉ
ｎ・・・・・・ディジタル入力、Ｄｏｕｔ・・・・・・
ディジタル出力。 出願人代理人 柿 本 恭 成■記 第１図のコシパレータ 第２図
Claims (1)
- 【特許請求の範囲】 重み付けされた複数の容量を有しそれらの容量の一端が
ノードに共通接続された容量アレイと、アナログ入力端
子に供給されるアナログ入力、及び複数の基準電圧のう
ちのいずれか１つを切換え入力して前記各容量の他端に
与える複数のスイッチからなるスイッチアレイと、 外部信号により入力極性が切換えられる反転入力端子及
び非反転入力端子を有し、それら２つの入力端子にそれ
ぞれ入力される前記ノードの電圧と複数の基準電圧のう
ちの１つとを比較する極性変換付きのコンパレータと、 前記コンパレータの出力側に接続されたアナログ出力端
子と、 前記コンパレータの出力を制御信号によって順次取込む
逐次比較レジスタと、 ディジタル入力端子から供給されるディジタル入力と前
記逐次比較レジスタの出力のいずれか一方を前記外部信
号によって選択的に入力しそれを一時保持するセレクタ
付きラッチ回路と、 前記ラッチ回路の出力側に接続されたディジタル出力端
子と、 前記ラッチ回路の出力に基づき前記複数のスイッチを切
換え動作させるためのスイッチ切換信号及び前記制御信
号を出力するタイミング発生回路とを、 備えたことを特徴とするアナログ／ディジタル−ディジ
タル／アナログ共用変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028472A JPH01202925A (ja) | 1988-02-09 | 1988-02-09 | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028472A JPH01202925A (ja) | 1988-02-09 | 1988-02-09 | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202925A true JPH01202925A (ja) | 1989-08-15 |
Family
ID=12249593
Family Applications (1)
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| JP63028472A Pending JPH01202925A (ja) | 1988-02-09 | 1988-02-09 | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
Country Status (2)
| Country | Link |
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1989
- 1989-02-01 US US07/305,383 patent/US4908620A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4908620A (en) | 1990-03-13 |
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