JP4685310B2 - 種々の電荷サンプリング回路 - Google Patents
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Description
(発明の分野)
現在、アナログ・ディジタル(A/D)変換には電圧サンプリングが用いられている。電圧サンプラには、信号源とコンデンサとの間にサンプリング・スイッチが設けられている。2つのサンプリング時刻の間、コンデンサ電圧は信号電圧を正確に追跡する。サンプリング時刻にスイッチを切ってコンデンサ電圧を保持する。信号の周波数が増加すると、この2つのプロセスは非常に困難になる。所定の精度では、熱雑音とスイッチング雑音によって最小許容容量が規定され、追跡速度によって最大許容容量またはスイッチ抵抗が規定される。この最大が最小より小さいと不可能になる。また、クロックのジターと有限のターンオフ速度(非ゼロのサンプリング隙間)のためにサンプリングのタイミングが不正確になる。実際のところ、電圧サンプリング回路の帯域幅は信号の帯域幅よりかなり大きくなければならない。このため、高周波無線信号を直接サンプリングすることが非常に困難である。サブサンプリングを行えばサンプリング速度は減少するが、サンプリング回路の帯域幅は減少しないし、クロックのジターを小さくしまたサンプリング隙間を小さくしたいという要求も減らない。
【0002】
(発明の概要)
本発明の目的は、上に述べた問題を解決するための改善されたサンプリング回路とアナログ信号のサンプリング方法を提供することである。
前記目的を達成する本発明の電荷サンプリング(CS)回路は制御信号発生器を備え、サンプリング段階で制御信号発生器からのサンプリング信号に応じて電荷サンプリング回路へのアナログ入力信号を制御して積分器で積分する。すなわち、アナログ入力信号の電流を積分して積分電荷を生成して、サンプリング段階の終わりに比例電圧または電流サンプルを信号出力に生成する。
【0003】
本発明の更に特定の目的は、帯域通過サンプリングのための方法とサンプリング回路を提供することである。
この目的を達成する帯域通過サンプリング(BPCS)回路は制御信号発生器を備え、重みおよびサンプリング(weighting-and-sampling)(W&S)段階で制御信号発生器からのW&S信号に応じて、差動アナログ信号の第1の端と第2の端を制御してW&S要素で重みを付ける。この場合、前記W&S信号がW&S段階にあるときだけアナログ信号の電流は前記W&S要素を通過し、前記制御信号発生器はW&S段階でW&S要素の出力信号を制御して積分器で積分する。すなわち、W&S要素の出力信号の電流を積分して積分電荷を生成して、W&S段階の終わりに比例電圧または電流サンプルを信号出力に生成する。
【0004】
本発明の別の特定の目的は、2ステップBPCS回路を提供することである。これを達成する本発明の2ステップBPCS回路は、第1のサンプリング速度で信号サンプルを生成する本発明の第1のBPCS回路と、第1のサンプリング速度に等しいクロック信号の周波数で時間的に対称に第1のBPCS回路からの信号をその信号出力または出力対でチョッピングするチョッピング回路と、チョッピング回路からの信号を差動的に増幅する差動出力増幅器とを備える。ここで、前記第2のBPCSの第1の信号入力と第2の信号入力は前記増幅器(41)の信号出力対に接続して、信号サンプルを第2のサンプリング速度で信号出力または出力対に生成する。
【0005】
本発明の更に別の特定の目的は、フロントエンド・サンプリング無線受信機を提供することである。これを達成する本発明のフロントエンド・サンプリング無線受信機は、クロック周波数の2倍以下の帯域幅で無線信号を受信して濾波する低域フィルタと、濾波された信号から差動的に増幅された無線信号を生成する低雑音増幅器と、Iクロック信号をその信号出力に生成するローカル発振器と、ローカル発振器に接続する信号入力を有してIクロック信号に対して振幅は同じで位相はπ/2シフトしたQクロック信号をその信号出力に生成するπ/2位相シフタとを備える。ここで、前記低雑音増幅器の信号出力対の2端を第1のBPCS回路と第2のBPCS回路にそれぞれ接続し、前記Iクロック信号出力を前記第1のBPCS回路のクロック入力に接続し、Qクロック信号出力を第2のBPCS回路のクロック入力に接続して、無線信号のベースバンドIサンプルを第1のBPCS回路の信号出力または出力対に生成し、無線信号のベースバンドQサンプルを前記第2のBPCS回路の信号出力または出力対に生成する。
【0006】
本発明に係る電荷サンプリング回路の利点は、電荷サンプリング回路の帯域幅を信号の帯域幅より非常に大きくする必要がないことである。別の重要な背景は、無線信号では、搬送波周波数がいかに高くても、信号帯域幅(ベースバンド)はDCと搬送波周波数の間の全帯域のごく小部分である、ということである。したがって全帯域を変換する必要がなく、信号を持つ帯域だけでよい。
【0007】
所定の精度において、CS回路またはBPCS回路でサンプリングする信号の周波数は電圧サンプリング回路の周波数より幾分高いかまたは非常に高い。
CS回路またはBPCS回路に用いるサンプリング・コンデンサは電圧サンプリング回路に用いるものより幾分大きいかまたは非常に大きいので、雑音が低く、クロックと充電のフィードスルーが低いという利点を与える。
各BPCS回路は同時にフィルタとミクサとサンプラなので、無線受信機は非常に簡単化される。
【0008】
BPCS回路は無線周波数帯域で直接動作するので、フロントエンド・サンプリングおよびA/D変換を持つ高度にディジタル化された無線受信機が可能になる。
BPCS回路の中心周波数も帯域幅も容易にプログラムすることができる。帯域幅は必要なだけ狭くすることができる。これは無制限のQ値を有することに等しい。
CSおよびBPCS回路は簡単であり、CMOSまたはその他のプロセスで容易に実現することができる。
【0009】
この方法は、簡単で且つ高度にディジタル化された構造を必要とするシステム・オン・チップにとって非常に有用である。
本明細書で用いる「備える」という用語は、機能、全体(integers)、ステップ、構成要素が存在することを述べるものであり、1つ以上の他の機能、全体、ステップ、構成要素またはこれらのグループの存在または追加を妨げるものではないことを強調したい。
【0010】
(図面の詳細な説明)
本発明は、所定の時間窓内でその電流を積分することにより信号をサンプリングする電荷サンプリング(CS)回路または帯域通過電荷サンプリング(BPCS)回路であり、生成される電荷は窓の中心時刻での信号のサンプルを表す。
【0011】
図1Aは、本発明に係る電荷サンプリング(CS)回路1の第1の実施の形態を示す。これは、サンプリング・スイッチ2と、積分器3と、制御信号発生器4を備える。スイッチ2は、信号入力と、信号出力と、制御入力とを有する。アナログ信号がスイッチの信号入力に入る。これは電荷サンプリング回路1の信号入力であり、サンプリング信号は制御信号発生器4から制御入力に与えられる。サンプリング信号がサンプリング段階にあるときだけスイッチが導通する(すなわち、スイッチの信号入力が信号出力に接続する)。積分器3は、信号入力と、信号出力と、制御入力とを有する。スイッチ2の信号出力は積分器3の信号入力に与えられ、制御信号発生器4からのリセット信号は積分器3の制御入力に与えられる。サンプリング段階でCS回路1へのアナログ入力信号の電流を積分し、サンプリング段階の終わりに、積分電荷は比例電圧または電流サンプルをCS回路の信号出力に生成する。リセット信号が始まるリセット段階までこのサンプルは保持され、その間の時間間隔が保持段階である。これらの段階を繰り返すとサンプルのシーケンスが生成され、この信号出力は前記CS回路の信号出力である。前に述べたように、制御信号発生器4は、CS回路のクロック入力であるクロック入力と、スイッチ2の制御入力に接続するサンプリング信号出力と、積分器3の制御入力に接続するリセット信号出力とを有する。
【0012】
この実施の形態では、積分器3は、コンデンサ3−1と、リセット・スイッチ3−2と、オプションの抵抗器3−3を備える。しかし他の実施の形態では、積分器3は異なる構成を有してよい。アナログ信号はサンプリング・スイッチ2の入力に与えられる。上に述べたように、電荷サンプリング・プロセスはリセットとサンプリング(t1からt2)と保持の3連続段階を含む。時間t1からt2はサンプリング窓と定義される。図1Bはその動作波形を示す。リセット段階でリセット・スイッチ3−2だけが導通してコンデンサ3−1をリセットする。サンプリング段階でサンプリング・スイッチ2だけが導通して信号電流をコンデンサ3−1に積分する。時定数は、信号が電圧源から来るとき(これが普通)に直線充電を行うのに十分の大きさを有する。スイッチ2の導通抵抗が非常に小さい場合はオプションの抵抗3−3を追加してよい。保持段階で両スイッチは切断状態であり、更に用いるために積分器3の出力電圧を保持する。1対の相互接続されたCS回路で差動CS回路を形成すると、差動入力信号を用いてまた制御信号発生器4を共用することにより差動出力を与えて、コモン・モードの影響を打ち消す。CS回路または回路対を並列に用いると、サンプリング信号とリセット信号を時間的に交互配置することによりサンプリング速度を高め、また2つのサンプリング点の間の時間間隔をサンプリング窓より小さくすることができる。信号電流はI(t)=ΣIisin(ωit+φi)、i=1,2,...,m、で表すことができる。全積分電荷はQ=ΣQi、ただし、Qi=(Ii/ωi)(cos(ωit1+φi)−cos(ωit2+φi))である。tsがサンプリング窓の中心時刻で、2Δt=(t2-t1)が窓の幅の場合はQ1=(2sin(ωiΔt/ωi)Iisin(ωits+φi)=2Δt(sin(ωiΔt)/(ωiΔt))Iisin(ωits+φi)である。
【0013】
tsでの第i成分の瞬時値Ii(ts)=Iisin(ωits+φi)と比べると、差はki=2Δt(sin(ωiΔt/ωiΔt))であり、サンプリング係数は周波数ωiとΔtに依存する。この係数を用いると、時刻tsで第i周波数成分を正確にサンプリングすることができる。全ての周波数成分をtsでサンプリングするので、コンデンサ上の全電荷は当然tsでの信号サンプルを表す。すなわち、tsは等価サンプリング時点である。図1Cに示すように、CS回路の周波数応答は関数sin(ωiΔt/ωiΔt)に依存する。解像度に関係なく、その3dB帯域幅はΔf3dB=1.4/(2πΔt)(すなわち、450psのサンプリング窓で1GHz)である。しかし電圧サンプリングでは、1GHzで8ビットの解像度を得るためにはサンプリング隙間は1psより小さくなければならない。関数sin(ωiΔt/ωiΔt)は正確に定義されるので周波数の補償は可能である。1つの方法は、サンプリングの前に(ωiΔt)/sin(ωiΔt)の周波数応答を持つネットワークにアナログ信号を通すことである。別の方法は、A/D変換の後にディジタル信号処理プロセッサ(DSP)を用いて周波数応答を補償することである。
【0014】
また、帯域通過電荷サンプリング(BPCS)回路は2個のスイッチと、重みおよびサンプリング(W&S)要素と、積分器と、制御信号発生器とを備える。制御信号発生器は、クロックと、反転クロックと、W&S信号と、リセット信号とを生成する。差動信号の2端を2つのスイッチ入力にそれぞれ与える。クロックと反転クロックによりそれぞれ制御される2個のスイッチは交互に導通する。両スイッチの出力をW&S要素の入力に与え、W&S要素の出力を積分器の入力に与える。これはリセットとサンプリングと保持の3連続段階で動作する。リセット段階ではリセット信号で積分器をリセットする。各サンプリング段階はnクロック・サイクルを含み、その間に信号電流をW&S要素で重みを付けて積分器で積分する。保持段階で積分器の出力を保持する。
【0015】
帯域通過電荷サンプリング(BPCS)回路5を図2Aに示す。これは2個のスイッチ2Aおよび2Bと、重みおよびサンプリング(W&S)要素6と、積分器3と、制御信号発生器7とを備える。制御信号発生器7は、クロックと、反転クロックと、W&S信号と、リセット信号とを生成する。差動アナログ信号の2端をスイッチ2Aおよび2Bの入力にそれぞれ与える。スイッチ2Aおよび2Bはクロックと反転クロックによりそれぞれ制御されて交互に導通する。スイッチ2Aおよび2Bの出力を共にW&S要素6の入力に与える。W&S要素6を通る電流はW&S信号で制御する。W&S要素6の出力を積分器3の入力に与える。各BPCSプロセス毎に、リセットとサンプリングと保持の3連続段階を行う。図2Bは動作波形を示す。リセット段階で積分器をリセットする。各サンプリング段階はnクロック・サイクルを含み、サンプリング窓を形成する。W&S要素を通る信号電流は、サンプリング窓の外ではゼロであり、サンプリング窓の中では重み関数(一定、直線、ガウス、またはその他の関数)に従ってこれに重みを付ける。重み関数はW&S要素6とW&S信号の組み合わせに依存する。図2Bに示す3つのW&S信号は3つの重み関数(一定、直線、ガウス)に対応し、特にW&S要素で用いて電流をW&S信号で線形制御する。保持段階で、更に用いるために積分器3の出力電圧を保持する。
【0016】
差動BPCS回路8を図3に示す。これは図のように接続される4個のスイッチ2A,2B,2C,2Dと、差動W&S(D−W&S)要素9と、差動積分器10と、制御信号発生器7とを備える。図に示す型のD−W&S要素9は2個の並列W&S要素6Aおよび6Bを備え、また図に示す型の差動積分器は2個の並列積分器3Aおよび3Bを備える。D−W&S要素9と差動積分器10は他の型でもよい。差動BPCS回路8は単一端のBPCS回路5と同様に動作するが、異なる点は2つの出力を差動的に生成することである。差動BPCS回路8はコモン・モードの影響を効果的に打ち消し、より正確な結果を得ることができる。
【0017】
図4は並列差動BPCS回路11を示す。これは図のように接続される4個のスイッチ2A,2B,2C,2Dと,多数のD−W&S要素9A,9B,...,9Xと、多数の差動積分器10A,10B,...,10Xと、マルチプレクサ(MUX)12と、制御信号発生器13とを備える。D−W&S要素と差動積分器の各対9A+10A,9B+10B,...,9X+10Xはスイッチ2A,2B,2C,2Dと共に差動BPCS回路8と同様に動作する。これらの対へのW&S信号とリセット信号は制御信号発生器13で生成して均一に時間的に交互配置する。MUX12は制御信号発生器13からの多重化信号により制御され、保持段階で差動積分器10A,10B,...,10Xの出力を多重化して差動出力に与える。全体として、並列BPCS回路は一層高いサンプリング速度を与え、2連続サンプリング点の間の時間間隔をサンプリング窓よりも小さくすることができる。スイッチ2Cおよび2Dを除き、また差動W&S要素と差動積分器を単一端のものに置き換えると、並列単一端BPCS回路になる。
【0018】
BPCS回路の濾波機能を図5に示す。上から順に、周波数はDCから3fcまで増加する。ただし、fcはクロック周波数である。負のクロック位相では同じ信号が逆に接続されることに注意していただきたい。図では信号の符号を変えてこれを表している。nクロック・サイクルの間積分して生成された電荷の正規化された振幅(すなわち、面積の和)を図5にそれぞれ示す。明らかであるが、fcより非常に高いまたは低い周波数を持つ入力信号では、電荷はほとんど完全に互いに打ち消されるので出力はほぼゼロである。fc/4,fc/2,2fc,...,などの周波数の入力信号では、その位相に関わらず電荷は完全に打ち消される。fcに近い周波数の入力信号では、電荷は部分的に打ち消される。fin=fcのときは、fcと同相の場合は電荷は完全に加算され、fcからπ/2の位相の場合(図5に示さず)は電荷は完全に打ち消される。信号の電荷を効果的に積分することができる帯域幅がある。この帯域幅の外では信号の電荷は完全にすなわち実質的に打ち消される。これは明らかに濾波機能である。これは、帯域幅の外の周波数の雑音も打ち消されることを意味する。
【0019】
BPCSの理想的な周波数応答を図6Aに示す。これはサンプリング窓の中の信号電流の数学的に正確な積分に対応する。図6Aでは、n=10のとき一定重みと仮定する。これは、10クロック・サイクルのサンプリング窓の中で電流の重みを一定に保つことを意味する。また図6Aはfin=0からfin=8fcまでの周波数応答を示す。ここで、y軸は全周波数範囲内の最大出力振幅で正規化された種々の周波数の最大出力振幅であり、x軸はfcで正規化された入力周波数である。図から分かるように、fin>2fcの後は同じ周波数応答が繰り返されるが振幅は小さくなる。2(p−1)fc≦fin≦2pfcでは、出力周波数foutは|fin−(2p−1)fc|に等しい。ただしpは整数(≧1)である。fin=(2p−1)fcのとき出力はDC電圧であり、その振幅はfinとfcの位相関係に依存する。所定のpでは、(2p−1)fc−fin1=fin2−(2p−1)fcのとき、入力周波数fin1(<(2p−1)fc)とfin2(>(2p−1)fc)について同じ出力周波数が生成されるが、位相は異なる。図6Bは、fc=1000MHzのとき種々の入力周波数での出力サンプル波形をI相(実線)とQ相(点線)について示す。これは、BPCS回路が同時にフィルタとミクサとサンプラであることを示す。
【0020】
図7Aと図7Bは、n=50とn=500のときの一定重みBPCS回路の理想的な周波数応答をそれぞれ示す。図7Aはn=50のとき、範囲0<fin<2fcと、小さな範囲0.95fc<fin<1.05fcの周波数応答を示す。図7Bはn=500のとき、範囲0<fin<2fcと、小さな範囲0.995fc<fin<1.005fcの周波数応答を示す。図から分かるように、N=50のときΔf3dB=0.018fcであり、N=500のときΔf3dB=0.0018fcである。すなわち、帯域幅はnに逆比例する。遠端の周波数成分の振幅はnの増加と共に減少するが、最大隣接ピークはどちらの場合もほとんど変わらず、−13dB付近である。
【0021】
n=50とn=500のときの直線重みBPCS回路の理想的な周波数応答を図8Aと図8Bにそれぞれ示す。直線重みは、サンプリング段階で電流の重みが最初は直線的に増加し、次に、サンプリング窓の中心に対称に直線的に減少することを意味する。図8Aは、n=50のとき、範囲0<fin<2fcと、小さな範囲0.9fc<fin<1.1fcの周波数応答を示す。図8Bはn=500のとき、範囲0<fin<2fcと、小さな範囲0.99fc<fin<1.01fcの周波数応答を示す。図から分かるように、n=50のときΔf3dB=0.025fcであり、n=500のときΔf3dB=0.0025fcであって、一定重みの場合に比べてやや増加している。遠端の周波数成分の振幅はnの増加と共に急速に減少する。一定重みの場合に比べて、最大隣接ピークは−26dBと−27dBにそれぞれ減少する。
【0022】
図9Aと図9Bは、ガウス重みBPCS回路の理想的な周波数応答を示す。ガウス重みは、サンプリング段階で電流の重みが、サンプリング窓の中心に対称に所定のσでガウス関数exp(−t2/2σ2)に従って変化することを意味する。比Δt/σは重みパラメータである。ただし、Δtはサンプリング窓の半分、σは標準偏差である。図9Aは、範囲0<fin<2fcで、n=75のときΔt/σ=3.5と、n=87のときΔt/σ=4におけるそれぞれの周波数応答を示す。3dB帯域幅は共に0.025fcである。図9Bは、範囲0.9fc<fin<1.1fcで、n=750のときΔt/σ=3.5と、n=870のときΔt/σ=4におけるそれぞれの周波数応答を示す。3dB帯域幅は共に0.0025fcである。遠端の周波数成分と隣接ピークの振幅はガウス重みと共に実質的に減少する。最大隣接ピークは−61dBから−78dBの範囲である。
【0023】
n−MOSトランジスタを用いた差動BPCS回路8のコアの実施の形態14を図10に示す。クロックされるスイッチはn−MOSトランジスタ15A,15B,15C,15Dである。W&S要素はn−MOSトランジスタ16Aと16Bである。リセット・スイッチはn−MOSトランジスタ18Aと18Bである。コンデンサはオンチップMOSコンデンサ17Aと17Bである。クロックは正弦波であるが、準方形波を用いてもよい。実施の形態14は全てのCMOSプロセスで動作する。しかし0.8μmCMOSプロセスのパラメータはHSPICEシミュレーションで用いられる。次の3つの実施の形態は、特定の成分値とW&S信号パラメータを持つ実施の形態14に基づいている。
【0024】
n=10のとき、fc=1000MHzにおける一定重みの実施の形態19を図11Aに示す。クロックされるスイッチはn−MOSトランジスタ20A,20B,20C,20Dである。W&S要素はn−MOSトランジスタ21Aと21Bである。リセット・スイッチはn−MOSトランジスタ23Aと23Bである。これらは全て最小のサイズ、2μm/0.8μm(幅/長さ)を有する。コンデンサはMOSコンデンサ22Aと22Bで、共に40pFである。一定重みW&S信号の幅は、n=10に対応する10nsである。最大差動出力サンプル電圧は約100mVである。図11Bは、fin=900−1100MHzにおける理論的周波数応答を実線で、HSPICEシミュレーションによる周波数応答を点線で示す。シミュレーションによる周波数応答は理論的周波数応答にほぼ従う。両方とも、最大隣接ピークは−13dBで、Δf3dB=18MHzである。
【0025】
n=59のとき、fc=1000MHzにおける直線重みの実施の形態24を図12Aに示す。クロックされるスイッチはn−MOSトランジスタ25A,25B,25C,25Dで、全て大きなサイズの10μm/0.8μmを有する。これにより、信号電流はスイッチではなくW&S要素により左右される。W&S要素はn−MOSトランジスタ21Aと21Bで、2μm/0.8μmである。リセット・スイッチはn−MOSトランジスタ23Aと23Bで、2μm/0.8μmである。コンデンサはMOSコンデンサ22Aと22Bで、共に40pFである。直線重みW&S信号の幅は、n=59に対応する59nsである。最大差動出力サンプル電圧は約100mVである。図12Bは、fin=900−1100MHzにおける理論的周波数応答を実線で、HSPICEシミュレーションによる周波数応答を点線で示す。シミュレーションによる周波数応答は基本的に理論的周波数応答に従う。両方とも、Δf3dB=21MHzである。しかし実施の形態24では、最大隣接ピークは−30dBで、理論的応答のピークより小さい。これは、n−MOSトランジスタ21Aまたは21Bのコンダクタンスが直線W&S信号と共に直線的に変わらないからである。実際の重み関数は直線とガウスの中間である。
【0026】
n=599のとき、fc=1000MHzにおける直線重みの実施の形態26を図13Aに示す。クロックされるスイッチはn−MOSトランジスタ25A,25B,25C,25Dで、10μm/0.8μmである。W&S要素はn−MOSトランジスタ27Aと27Bで、2μm/16μmである。注意すべきであるが、27Aと27Bの長さを16μmの大きさにして、かかる長い充電時間(599ns)中、信号電流とコンデンサ電圧を制限する。リセット・スイッチはn−MOSトランジスタ23Aと23Bで、2μm/0.8μmである。コンデンサはMOSコンデンサ28Aと28Bで、共に20pFである。直線重みW&S信号の幅は、n=599に対応する599nsである。最大差動出力サンプル電圧は約100mVである。図13Bは、fin=990−1010MHzにおける理論的周波数応答を実線で、HSPICEシミュレーションによる周波数応答を点線で示す。シミュレーションによる周波数応答は基本的に理論的周波数応答に従う。両方とも、Δf3dB=2MHzである。上に述べたのと同じ理由から、実施の形態26の最大隣接ピークは−30dBであり、理論的応答のピークより小さい。
【0027】
図14Aと図14Bは、出力の揺れと直線性を改善する能動積分器それぞれを示す。単一端の能動積分器29を図14Aに示す。これは、図のように接続された差動入力単一出力増幅器30と、インバータ35と、コンデンサ31と、スイッチ32,33,34とを備える。能動積分器は信号入力を常に実質的に接地に保って、コンデンサ電圧が信号電流に与える影響を除去する。増幅器30の帯域幅は信号のベースバンドをカバーするだけでよく、搬送波をカバーする必要はない。これは実現可能である。インバータ35はリセット信号を入力として用いて遅れを持つ反転リセット信号を生成してスイッチ33を制御し、リセット信号はスイッチ32と34を制御する。リセット段階でスイッチ32と34は導通してスイッチ33は切れる。コンデンサ31の電圧はリセットされて増幅器30の入力オフセット電圧になる。サンプリング段階でスイッチ32と34は切れてスイッチ33は導通する。コンデンサ31は信号電流により充電される。同時に、増幅器30のオフセット電圧は打ち消される。差動能動積分器36を図14Bに示す。これは差動入力差動出力増幅器37と、2個のコンデンサ31Aと31Bと、インバータ35と、スイッチ32A,32B,33A,33B,34A,34Bとを備える。これは基本的に積分器29と同様に動作するが、異なる点は差動入力信号を用いて差動出力を生成することである。積分器29は図1Aの積分器3の代わりに用いよく、積分器36は図3の積分器10の代わりに用いてよい。
【0028】
図15は2ステップBPCS回路38を示す。これは第1のBPCS回路39と、チョッピング回路40と、増幅器41と、第2のBPCS回路42と、第2のクロックを生成するクロック信号発生器43とを備える。第1のBPCS回路39と第2のBPCS回路42はBPCS回路5,8,11,19,24,26のどの型でもよい。第1のBPCS回路39の2入力に差動アナログ信号の2端をそれぞれ与え、そのクロック入力に第1のクロックを与える。第1のサンプリング速度を持つ信号サンプルを第1のBPCS回路39で生成してチョッピング回路40に与え、第2のクロックで制御してサンプルを時間的に対称にチョッピングする。チョッピング周波数と同じ新しい搬送波周波数を持つチョッピングされた信号をチョッピング回路40から増幅器41に与え、増幅された差動信号を第2のBPCS回路42の2入力にそれぞれ与える。第2のクロックの制御により、第2のBPCS回路42は第2のサンプリング速度を持つ最終サンプル出力を生成する。2ステップBPCS回路38は性能のトレードオフに柔軟性を与える。2ステップBPCS回路38に基づいて、更に多くのステップのBPCS回路を構築することができる。
【0029】
フロントエンド・サンプリング無線受信機構造44を図16に示す。これは、fpass<2fcを持つ低域フィルタ45と、差動出力低雑音増幅器(LNA)46と、2つのBPCS回路47Aと47Bと、90°移相器48と、ローカル発振器49とを備える。アンテナからの無線信号は低域フィルタ45の入力に入る。2fcを超える周波数成分は大幅に減衰する。低域フィルタ45の出力をLNA46に与え、十分大きな振幅を持つ差動出力を生成する。差動出力をBPCS回路47Aと47Bの入力に同時に与える。同時に、ローカル発振器49が生成するIクロック信号をBPCS回路47Aに与え、90°移相器がIクロック信号から生成するQクロック信号をBPCS回路47Bに与える。BPCS回路47Aと47BはIサンプルとQサンプルをそれぞれ生成する。サンプル出力は、直ぐディジタル・データに変換してもよいし、更に処理してもよい。BPCS回路47Aと47BはBPCS回路5,8,11,19,24,26のどれでもよい。これらの回路内の積分器は受動積分器でもよいし能動積分器でもよい。無線受信機構造44はフロントエンドに濾波機能と混合機能とサンプリング機能を同時に有するので、A/D変換の性能要求が緩和され、アナログ・フィルタが不要になり、DSPの機能が高度に利用される。原理的に、任意の狭い帯域幅(すなわち、任意の高いQ値)が可能である。濾波機能の中心周波数は容易にプログラムすることができる。これは広い応用範囲を持つ優れた無線通信機構造である。
【0030】
CSおよびBPCS回路に用いられるサンプリング・コンデンサは電圧サンプリング回路に用いられるものよりはるかに大きいので、雑音が少なく、充電とクロックのフィードスルーが低い。
BPCS回路は同時に、無線周波数で動作するフィルタとミクサとサンプラである。中心周波数と帯域幅と隣接選択性は、クロック周波数と数nとW&S信号波形により設定することできる。これはフロントエンド・サンプリング無線受信機とシステム・オン・チップに特に有用である。
【0031】
理解されるように、この明細書では本発明の多くの特徴と機能を、本発明の機能の詳細と共に示したが、この開示は単なる例であって、特許請求の範囲に規定されている本発明の範囲内で詳細を変更することできる。
【図面の簡単な説明】
【図1A】 本発明に係る電荷サンプリング(CS)回路の第1の実施の形態のブロック図である。
【図1B】 図1Aの電荷サンプリング(CS)回路の動作波形を示す。
【図1C】 図1Aの電荷サンプリング(CS)回路の周波数応答を示す。
【図2A】 本発明に係る帯域通過電荷サンプリング(BPCS)回路の第1の実施の形態のブロック図である。
【図2B】 図2Aの帯域通過電荷サンプリング(BPCS)回路の動作波形を示す。
【図3】 本発明に係る差動BPCS回路の第1の実施の形態のブロック図である。
【図4】 本発明に係る並列差動BPCS回路の第1の実施の形態のブロック図である。
【図5】 本発明に係るBPCS回路の濾波機能を示す。
【図6A】 n=10のときの、本発明に係る一定重みBPCS回路の理想的な周波数応答である。
【図6B】 n=10のときの、本発明に係る一定重みBPCS回路の出力サンプル波形である。
【図7A】 n=50のときの、一定重みBPCS回路の理想的な周波数応答である。
【図7B】 n=500のときの、一定重みBPCS回路の理想的な周波数応答である。
【図8A】 n=50のときの、直線重みBPCS回路の理想的な周波数応答である。
【図8B】 n=500のときの、直線重みBPCS回路の理想的な周波数応答である。
【図9A】 n=75とn=87のときの、ガウス重みBPCS回路の理想的な周波数応答である。
【図9B】 n=750とn=870のときの、ガウス重みBPCS回路の理想的な周波数応答である。
【図10】 図3の差動BPCS回路の、第1の実施の形態の回路図である。
【図11A】 1000MHzにおいて一定重みでn=10のときの、図10に係る回路図を示す。
【図11B】 図11Aの回路の生成された周波数応答を示す。
【図12A】 1000MHzにおいて直線重みでn=59のときの、図10に係る回路図を示す。
【図12B】 図12Aの回路の生成された周波数応答を示す。
【図13A】 1000MHzにおいて直線重みでn=599のときの、図10に係る回路図を示す。
【図13B】 図13Aの回路の生成された周波数応答を示す。
【図14A】 単一端の能動積分器の回路図である。
【図14B】 差動能動積分器の回路図である。
【図15】 2ステップPBCS回路のブロック図である。
【図16】 フロントエンド・サンプリング無線受信機構造のブロック図である。
Claims (19)
- 電荷サンプリング(CS)回路(1)であって、制御信号発生器(4)を備え、サンプリング段階で前記制御信号発生器(4)からのサンプリング信号に応じて前記電荷サンプリング回路(1)へのアナログ入力信号を制御して積分器(3)で積分し、ここで前記アナログ入力信号の電流を積分して積分電荷を生成してサンプリング段階の終わりに比例電圧または電流のサンプルを信号出力に生成し、
前記サンプリング段階は時刻t1から時刻t2までであって、ここで前記サンプルは時刻ts=(t1+t2)/2での前記アナログ信号の瞬時値を表し、一定部分と周波数依存部分(sin(2πfiΔt))/(2πfiΔt)から成る係数だけ前記瞬時値とは異なる、ただし、fiは前記アナログ信号の第i成分の周波数であり、Δt=(t2−t1)/2、すなわち、前記サンプリング段階の幅の半分であることを特徴とする、電荷サンプリング(CS)回路(1)。 - 請求項1記載の電荷サンプリング(CS)回路(1)であって、
アナログ入力信号のための信号入力と、前記積分器(3)の信号入力に接続する信号出力と、前記制御信号発生器(4)のサンプリング信号出力に接続して前記発生器(4)からの前記サンプリング信号がサンプリング段階にあるときだけ前記スイッチを制御して導通させる制御入力とを有するサンプリング・スイッチ(2)を特徴とする、電荷サンプリング(CS)回路(1)。 - 請求項1または2記載の電荷サンプリング回路であって、
前記制御信号発生器(4)は前記積分器(3)を制御して、前記発生器(4)からのリセット信号を前記積分器(3)の制御入力に与えるまで前記サンプルを保持することを特徴とする、電荷サンプリング回路。 - 請求項1乃至3のいずれか1項に記載の第1および第2のCS回路を特徴とする差動電荷サンプリング(CS)回路であって、
ここで前記CS回路の全ての制御信号発生器を共通の制御信号発生器(4)に置き換え、前記第1のCS回路の信号入力は前記差動CS回路の第1のアナログ入力であり、前記第2のCS回路の信号入力は差動アナログ信号用の前記差動CS回路の第2の入力であり、前記第1のCS回路の信号出力と前記第2のCS回路の信号出力は前記差動CS回路の第1の信号出力と第2の信号出力である、差動電荷サンプリング(CS)回路。 - 請求項4記載の差動電荷サンプリング回路であって、
前記第1のCS回路の積分器(3)と前記第2のCS回路の積分器(3)は2入力を持つ単一差動積分器を形成して、前記アナログ信号の差動電流を積分し、前記第1の信号出力と第2の信号出力で差動サンプルを生成することを特徴とする、差動電荷サンプリング(CS)回路。 - 請求項1乃至3のいずれか1項に記載の多数のCS回路を備える並列CS回路であって、
全ての第1の信号入力をまとめて前記並列CS回路の第1のアナログ信号入力として接続し、前記CS回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記CS回路の信号出力にそれぞれ接続する前記数の信号入力と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力とを有して、前記CS回路の出力が保持段階にあるとき前記CS回路の出力を多重化して前記並列CS回路の出力に与え、ここで前記並列CS回路はサンプリング速度を高め、2連続サンプリング点の間の時間間隔を短くし、前記並列CS回路は単一端回路であることを特徴とする、並列CS回路。 - 請求項4または5記載の多数のCS回路を備える並列CS回路であって、
全ての第1の信号入力をまとめて前記並列CS回路の第1のアナログ信号入力として接続して差動アナログ信号の第1の端を受け、全ての第2の信号入力をまとめて前記並列CS回路の第2のアナログ信号入力として接続して前記差動アナログ信号の第2の端を受け、前記CS回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記CS回路の信号出力対にそれぞれ接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力対とを有して、前記CS回路の出力対が保持段階にあるとき前記CS回路の出力対を多重化して前記並列CS回路の出力対に与え、ここで前記並列CS回路はサンプリング速度を高め、2連続サンプリング点の間の時間間隔を短くし、前記並列CS回路は差動回路であることを特徴とする、並列CS回路。 - 請求項6または7記載の並列CS回路であって、
前記制御信号発生器は、クロック入力と、前記数のサンプリング信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを有して、前記CS回路のスイッチの制御入力に接続するサンプリング信号出力で前記数のサンプリング信号をそれぞれ生成し、前記CS回路の積分器の制御入力に接続する前記リセット信号出力で前記数のリセット信号をそれぞれ生成し、前記多重化信号出力で前記数の多重化信号を生成し、前記リセット信号と前記サンプリング信号と前記多重化信号を均一に時間的に交互配置することを特徴とする、並列CS回路。 - 請求項1乃至3,6のいずれか1項に記載のCS回路であって、
アナログ信号を受ける信号入力と、(2πfiΔt)/(sin(2πfiΔt))に比例する周波数応答を持つ信号出力とを有するアナログ周波数補償回路を備え、ここで前記信号出力は前記CSの信号入力に接続することを特徴とする、CS回路。 - 請求項4,5,7のいずれか1項に記載のCS回路であって、
アナログ信号を受ける信号入力対と、(2πfiΔt)/(sin(2πfiΔt))に比例する周波数応答を持つ信号出力対とを有するアナログ周波数補償回路を備え、ここで前記信号出力対は前記CSの第1の信号入力と第2の信号入力に接続することを特徴とする、CS回路。 - 請求項1乃至3,6のいずれか1項に記載のCS回路であって、
(2πfiΔt)/(sin(2πfiΔt))に比例する周波数応答を持ち、前記CS回路の信号出力をディジタル信号に変換するA/D変換器の後に接続するディジタル周波数補償回路を特徴とする、CS回路。 - 請求項4,5,7のいずれか1項に記載のCS回路であって、
(2πfiΔt)/(sin(2πfiΔt))に比例する周波数応答を持ち、前記CS回路の信号出力対をディジタル信号に変換するA/D変換器の後に接続するディジタル周波数補償回路を特徴とする、CS回路。 - 請求項5に記載の第1および第2のBPCS回路(39,42)を備える2ステップBPCS回路であって、
前記第1のBPCS回路(39)内の差動アナログ信号の第1の端と第2の端をそれぞれ受けて、前記第1のBPCS回路の信号出力または出力対で信号サンプルを第1のサンプリング速度で生成する第1の信号入力と第2の信号入力と、
前記第1のBPCS回路(39)からの信号を時間的に対称に前記第1のサンプリング速度に等しいクロック信号の周波数でその信号出力または出力対でチョッピングするチョッピング回路(40)と、
前記チョッピング回路からの信号を差動的にその信号出力対で増幅する差動出力増幅器(41)と、
前記第2のBPCSの第1の信号入力と第2の信号入力は前記増幅器(41)の信号出力対に接続して、信号サンプルを第2のサンプリング速度で信号出力または出力対で生成する、
ことを特徴とする、2ステップBPCS回路。 - 請求項13記載の2ステップBPCS回路であって、
前記第1のBPCS回路(39)が用いる第1のクロック信号を受けるクロック入力を有し、また前記チョッピング回路のクロック入力と前記第2のBPCS回路のクロック入力に同時に与える第2のクロック信号を生成するクロック信号発生器(43)を特徴とする、2ステップBPCS回路。 - 請求項1乃至14のいずれか1項に記載の前記BPCS回路のいずれかの種類におけるビルディング・ブロックの構成であって、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とする、n−MOSトランジスタを備える前記スイッチのn−MOS構成と、
ドレンを互いに接続して信号入力とし、ソースを互いに接続して信号出力とし、前記n−MOSトランジスタのゲートを制御入力とする、n−MOSトランジスタおよびp−MOSトランジスタと、入力を前記n−MOSトランジスタのゲートに接続し、出力を前記p−MOSトランジスタのゲートに接続するインバータと、を備える前記スイッチのCMOS構成と、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とするn−MOSトランジスタを備える前記W&S要素の構成と、
第1の端を信号入力とし、第2の端を接地するコンデンサと、必要に応じて前記信号入力と前記コンデンサの第1の端の間に挿入するオプションの抵抗器と、ドレンとソースを前記コンデンサの第1の端と第2の端にそれぞれ接続し、ゲートを制御入力とするn−MOSトランジスタと、を備える前記積分器の受動構成と、
信号入力と信号出力をそれぞれ前記差動積分器の第1の信号入力と第1の信号出力とする前記積分器の第1の受動構成と、信号入力と信号出力をそれぞれ前記差動積分器の第2の信号入力と第2の信号出力とする前記積分器の第2の受動構成と、を備える前記差動積分器の受動構成と、
正入力を接地し、負入力を前記積分器の信号入力とし、出力を前記積分器の信号出力とする差動入力単一出力増幅器と、第1の端を前記差動入力単一出力増幅器の負入力に接続するコンデンサと、入力を前記積分器の制御入力とするインバータと、信号入力を前記差動入力単一出力増幅器の負入力に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第1のn−MOSまたはCMOS構成と、信号入力を前記コンデンサの第2の端に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を接地する前記スイッチの第2のn−MOSまたはCMOS構成と、信号入力を前記コンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第3のn−MOSまたはCMOS構成と、必要に応じて前記積分器の信号入力と前記差動入力単一出力増幅器の負入力の間に挿入するオプションの抵抗器と、を備える前記積分器の能動構成と、
負入力と、正入力と、正出力と、負出力を前記差動積分器の第1の信号入力と、第2の信号入力と、第1の信号出力と、第2の信号出力とする差動入力差動出力増幅器と、第1の端を前記差動入力差動出力増幅器の負入力に接続する第1のコンデンサと、第1の端を前記差動入力差動出力増幅器の正入力に接続する第2のコンデンサと、入力を前記差動積分器の制御入力とするインバータと、信号入力を前記差動入力差動出力増幅器の負入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する、前記スイッチの第1のn−MOS構成またはCMOS構成と、信号入力を前記第1のコンデンサの第2の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第2のn−MOS構成またはCMOS構成と、信号入力を前記第1のコンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する前記スイッチの第3のn−MOS構成またはCMOS構成と、信号入力を前記差動入力差動出力増幅器の正入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の負入力に接続する前記スイッチの第4のn−MOS構成またはCMOS構成と、信号入力を前記第2のコンデンサの第2の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第5のn−MOS構成またはCMOS構成と、信号入力を前記第2のコンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の負出力に接続する前記スイッチの第6のn−MOS構成またはCMOS構成と、必要に応じて前記差動積分器の第1の信号入力と前記差動入力差動出力増幅器の負入力の間に挿入する第1のオプションの抵抗器と、必要に応じて前記差動積分器の第2の信号入力と前記差動入力差動出力増幅器の正入力の間に挿入する第2のオプションの抵抗器と、を備える前記差動積分器の能動構成と、
を特徴とするビルディング・ブロックの構成。 - 請求項13または14記載の第1および第2のBPCS回路を備えるフロントエンド・サンプリング無線受信装置であって、
前記クロック周波数の2倍以下の帯域幅を持ち、無線信号を受信して濾波する低域フィルタ(45)と、
差動的に増幅された無線信号を前記濾波された信号から生成する低雑音増幅器(46)と、
Iクロック信号をその信号出力に生成するローカル発振器(49)と、
信号入力を前記ローカル発振器(49)に接続して、前記Iクロック信号と同じ振幅でπ/2位相シフトしたQクロック信号をその信号出力に生成するπ/2移相器(48)と、
を備え、
前記低雑音増幅器(46)の信号出力対の2端を前記第1のBPCS回路(47A)と第2のBPCS回路(47B)にそれぞれ接続し、前記Iクロック信号出力を前記第1のBPCS回路(47A)のクロック入力に接続し、前記Qクロック信号出力を前記第2のBPCS回路(47B)のクロック入力に接続して、前記無線信号のベースバンドIサンプルを前記第1のBPCS回路(47A)の信号出力または出力対で生成し、前記無線信号のベースバンドQサンプルを前記第2のBPCS回路(47B)の信号出力または出力対で生成する、
ことを特徴とする、フロントエンド・サンプリング無線受信装置。 - 請求項16記載のフロントエンド・サンプリング無線受信装置であって、
前記第1および第2のBPCS回路(47A,47B)の前記ローカル発振器(49)と前記移相器(48)と前記クロック発生器を組み合わせて、差動Iクロック信号およびQクロック信号を一層効果的にまた正確に生成し、
前記ベースバンドIサンプルおよびQサンプルを、2個の別個のアナログ・ディジタル変換器によりまたは単一の多重化アナログ・ディジタル変換器によりディジタル信号に変換し、
前記ディジタル信号をデジタル信号処理(DSP)ユニットで処理し、
前記フロントエンド・サンプリング無線受信装置は非常に簡単化されたアナログ部を有する優れたアナログ無線受信装置であり、またDSPの能力を高度に利用する、
ことを特徴とする、フロントエンド・サンプリング無線受信装置。 - 電荷サンプリングの方法であって、
サンプリング段階でアナログ入力信号を積分し、すなわち、アナログ入力信号の電流を積分して積分電荷を生成し、
前記サンプリング段階の終わりに前記積分電荷の比例電圧または電流サンプルを生成し、
ここで、前記サンプリング段階が時刻t1から時刻t2までの場合、前記サンプルは時刻ts=(t1+t2)/2での前記アナログ信号の瞬時値を表し、一定部分と周波数依存部分(sin(2πfiΔt))/(2πfiΔt)から成る係数だけ前記瞬時値とは異なる、ただし、fiは前記アナログ信号の第i成分の周波数であり、Δt=(t2−t1)/2、すなわち、前記サンプリング段階の幅の半分である、ステップを特徴とする、電荷サンプリングの方法。 - 請求項18記載の電荷サンプリングの方法であって、
前記アナログ入力信号は差動アナログ信号であり、前記積分電荷の前記比例電圧または電流サンプルは差動信号であることを特徴とする、電荷サンプリングの方法。
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